JP4410101B2

JP4410101B2 - 単一トランジスタを用いる高密度半導体メモリ・セル、メモリ・アレイ、及びそれらを動作させる方法

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Publication number: JP4410101B2
Application number: JP2004517521A
Authority: JP
Inventors: ツィーツォンペン，ジャック; フォン，ディビッド
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Description

本発明は、不揮発プログラマブル半導体メモリ、より詳しくは、トランジスタ・ゲート酸化物の破壊によってプログラムされる単一トランジスタ・メモリ・セル及びかかるセルを内蔵するメモリ・アレイに関する。

不揮発メモリは、電力を遮断した際に記憶されているデータを保持するが、これは、多くの様々な種類の電子装置に望ましいことである。通常入手できる不揮発メモリの一種にプログラマブル読み出し専用メモリ（”ＰＲＯＭ”）があるが、これは、ヒューズ、アンチヒューズ（anti-fuse）、及び論理情報を記憶する浮遊ゲート雪崩注入金属酸化物半導体（”ＦＡＭＯＳ”）トランジスタといった捕捉電荷素子のようなワード線−ビット線交差点素子を利用する。

デジタル・データを記憶するためにキャパシタにおける二酸化珪素層の破壊を利用するＰＲＯＭセルの一種の例が、Reisingerらに付与された米国特許第６，２１５，１４０号に開示されている。Reisingerらによって開示された基本的なＰＲＯＭは、交差点素子（「交差点」という用語は、ビット線とワード線の交点のことを指している）として酸化物キャパシタと接合ダイオードの直列の組み合わせを利用する。損傷の無いキャパシタは論理値０を表し、電気的に破壊されたキャパシタは論理値１を表す。二酸化珪素層の厚さは、望ましい動作仕様を得るために調節される。二酸化珪素は、約１０Ｃ／ｃｍ²（クーロン／ｃｍ²）の破壊電荷を有する。１０ボルトの電圧を１０ｎｍの厚さを有するキャパシタ誘電体に印加した場合（その結果得られる電界強度は１０ｍＶ／ｃｍ）、約１ｍＡ／ｃｍ²の電流が流れる。ゆえに、１０ボルト印加の場合、この電流値は、メモリ・セルをプログラムするための相当な量の時間をもたらす。しかしながら、電気的破壊中に生じる高い電力損失を低減するために、キャパシタ誘電体がより薄くなるように設計することがより有利である。例えば、３〜４ｎｍの厚さを持つキャパシタ誘電体を有するメモリ・セル構造は、約１．５Ｖで動作し得る。１．５Ｖがメモリ・セルからデータを読み出すのに十分であるように、キャパシタ誘電体は、この電圧ではまだ破壊されない。データは、例えば５Ｖで記憶され、この場合には、メモリ・セル構造における１セル・ストランド（strand）は、約１ミリ秒以内でプログラムし得る。その結果、この場合に生じるキャパシタ誘電体のｃｍ²あたりのエネルギー損失は、約５０ワット（１０クーロン＊５Ｖ）になる。望ましい電力損失が約０．５Ｗである場合には、１ギガビットのメモリをプログラムするのに約１００秒を要する。容認できる電力損失がより高くなると、プログラミングは、それに応じてより速く遂行することができる。

ある種の不揮発メモリは、繰り返しプログラムし消去することができ、それには、一般にＥＰＲＯＭとして知られる消去可能プログラマブル読み出し専用半導体メモリ及び一般にＥＥＰＲＯＭとして知られる電気的消去可能プログラマブル読み出し専用半導体メモリが含まれる。ＥＰＲＯＭメモリは、紫外光を利用して消去され様々な電圧を利用してプログラムされる。一方、ＥＥＰＲＯＭメモリは、様々な電圧を利用して消去とプログラムの両者がなされる。ＥＰＲＯＭ及びＥＥＰＲＯＭは、一般に浮遊ゲートとして知られる好適な構造を有し、このゲートは、そこに記憶するデータに応じて充電又は放電される。浮遊ゲート上の電荷は素子の閾値電圧すなわちＶ_Tを確立し、メモリがそこに記憶されているデータを判定すべく読み出されるときにその電圧が検知される。通常は、この種のメモリ・セルにおいてはゲート酸化物の応力（stress）を最小化するための工夫が凝らされている。

金属窒化物酸化物珪素（”ＭＮＯＳ”）素子として知られる素子は、ソースとドレインとの間にある珪素内に位置し、かつ二酸化珪素層、窒化珪素層、及びアルミニウム層を含むゲート構造が上に乗っているチャンネルを有する。ＭＮＯＳ素子は、適切な電圧パルスをゲートに印加することによって二つの閾値電圧状態Ｖ_TH(high)とＶ_TH(low)との間で切り替え可能であり、それにより、電子は、酸化物窒化物ゲート内に捕捉される（Ｖ_TH(high)）か又は酸化物窒化物ゲート外へ出される（Ｖ_TH(low)）。やはり、この種のメモリ・セルにおいてはゲート酸化物の応力を最小化するための工夫が凝らされている。

論理値０及び１を記憶するためにゲート制御ダイオード（gate controlled diode）のゲート上に蓄積された電荷を用いる接合破壊メモリ・セルが、Hoffmanらに付与された米国特許第４，０３７，２４３号に開示されている。電荷は、ゲート制御ダイオードのｐ形電極とゲート電極との間に生成された静電容量を用いてゲート上に蓄積される。電荷の蓄積は、二酸化珪素及び二酸化珪素の代わりの窒化珪素の層から形成されたキャパシタ内の複合誘電体を用いて強化される。ゲート制御ダイオードの電極に消去電圧を印加することによって、酸化物窒化物界面は負電荷で満たされ、それは消去動作が完了した後に保持される。この負の界面電荷によって、ゲート制御ダイオードは、消去電圧が遮断された後でも誘導接合モード（induced junction mode）で動作する。その後ゲート制御ダイオードが読み出されるとき、それはチャンネルの電界誘導接合破壊を示し、飽和電流が流れる。電界誘導接合破壊の電圧は、金属接合破壊の電圧より小さい。また一方、ゲート制御ダイオードの電極に書き込み電圧を印加することによって、二酸化珪素／窒化珪素界面は、正電荷で満たされ、それは書き込み動作が完了した後に保持される。その後ゲート制御ダイオードが読み出されるとき、チャンネルは存在しないので、それは破壊されない。わずかな電流が流れるのみである。異なった電流が検知され、異なった論理状態を示す。

様々な種類の不揮発メモリを製造するために用いられる様々なプロセスの改良は、進歩したＣＭＯＳロジックのプロセスのような広く用いられるプロセスの改良より遅れる傾向がある。例えば、フラッシュＥＥＰＲＯＭ素子のような素子に対するプロセスは、高電圧生成回路、３重ウェル（triple well）、浮遊ゲート、ＯＮＯ層、及びかかる素子に通常は見られる特別なソース接合及びドレイン接合に必要な様々な特別な領域及び構造を作るために、標準的な進歩したＣＭＯＳロジックのプロセスより３０％多いマスク工程を用いる傾向がある。従って、フラッシュ素子に対するプロセスは標準的な進歩したＣＭＯＳロジックのプロセスより１乃至２世代遅れており、ウェハーあたりのコストの基準では約３０％高価になる傾向がある。別の例としては、アンチヒューズに対するプロセスは、様々なアンチヒューズ構造及び高電圧回路を加工するのに適している必要があり、それでやはり標準的な進歩したＣＭＯＳプロセスより約１世代遅れる傾向がある。

一般に、キャパシタ及びトランジスタのような金属酸化物珪素（ＭＯＳ）素子内で用いられる二酸化珪素層の加工には多大な注意が払われる。望ましい素子特性を達成し、それが長期にわたり安定であるように、集積回路の製造又はその後の通常動作の間に二酸化珪素層に応力がかからないことを保証すべく高度な注意が必要である。製造中にどれほどの注意が払われるかの例は、Kurodaに付与された米国特許第５，２４１，２００号に開示されており、この特許は、水加工プロセス中にワード線内に蓄積された電荷を放電するための拡散層及び分流（shunt）の利用を開示している。ゲート接続線としてワード線を用いるトランジスタの特性のばらつき及びゲート絶縁膜の劣化及び破壊を防止すべく、大きい電界をゲート絶縁膜に印加しないことは、この電荷蓄積を避けることによって保証される。

通常の回路動作中にトランジスタの二酸化珪素層に応力がかかるのを避けるために回路設計にどれほどの注意が払われるかの例は、Tamuraらに付与された米国特許第６，２４９，４７２号に開示されている。Tamuraらは、一実施形態においてｐチャンネルＭＯＳトランジスタと直列に、別の実施形態においてｎチャンネルＭＯＳトランジスタと直列に、アンチヒューズを有するアンチヒューズ回路を開示する。通常はアンチヒューズ回路を加工するのに必要な付加的な膜加工プロセスなしでアンチヒューズを加工する一方で、Tamuraらは、別の問題を提示した。アンチヒューズが短絡されると、直列接続されたトランジスタは、トランジスタの二酸化珪素層を破壊するのに十分な高電圧にさらされる。Tamuraらは、第１のトランジスタを破壊電位にさらすのを避けるために回路に別のトランジスタを付加することを開示する。

以上の所見は、従来のメモリ技術のそれぞれには今なお不都合があることを一般に示している。

詳細な説明
ゲート酸化物のまわりに構成されたデータ記憶要素を有する半導体メモリ・セルは、極薄誘電体に応力をかけて破壊（軟破壊又は硬破壊（soft or hard breakdown））に至らせてメモリ・セルの漏れ電流レベルを設定することによって情報を記憶するために用いられる。メモリ・セルは、セルによって引き込まれる電流を検知することによって読み出される。適切な極薄誘電体は、トランジスタ内で用いられる５０Å又はそれ未満の厚さの高品質ゲート酸化物であるが、それは、現在利用可能な進歩したＣＭＯＳロジックのプロセスで一般に得られる。かかる酸化物は、堆積（deposition）によって、珪素活性領域からの酸化物成長によって、又はその組み合わせによって、一般に形成される。その他の適切な誘電体には、酸化物−窒化物−酸化物複合物、複合酸化物等が含まれる。

以下の記載において、本発明の実施形態を完全に理解するために様々な具体的な詳説を与える。しかしながら、一つ以上の特定の詳細物を用いずに、又は別の方法、コンポーネント、材料等を用いて本発明を実施し得ることを当業者は理解するであろう。その他の例においては、本発明の態様を曖昧にするのを避けるために、周知の構造、材料、又は操作を示すことも説明することもない。

本明細書を通して一実施形態あるいは「ある実施形態」を参照することは、その実施形態に関連して記載された特定の特徴、構造、又は特色が本発明の少なくとも一つの実施形態に含まれることを意味する。従って、本明細書を通して様々な場所で「一実施形態において」又は「ある実施形態において」という語句が現れるが、それらは、必ずしも全てが同じ実施形態を参照しているものではない。更に、特定の特徴、構造、又は特色は、一つ以上の実施形態においてあらゆる適切な方法で組み合わせることができる。

本発明は、本発明者によって開発され、本発明と同じ譲受人に譲渡された別種のゲート酸化物破壊に基づくフラッシュ・メモリの設計に関連している。"SEMICONDUCTOR MOMORY CELL AND MEMORY ARRAY USING A BREAKDOWN PHENOMENA IN AN ULTRA-THIN DIELECTRIC"と題する２００１年９月１８日に出願された米国特許出願第０９／９５５，６４１号、"SEMICONDUCTOR MOMORY CELL AND MEMORY ARRAY USING A BREAKDOWN PHENOMENA IN AN ULTRA-THIN DIELECTRIC"と題する２００１年１２月１７日に出願された米国特許出願第１０／０２４，３２７号、"SMART CARD HAVING NON-VOLATILE MEMORY FORMED FROM LOGIC PROCESS"と題する２００１年１０月１７日に出願された米国特許出願第０９／９８２，０３４号、及び"REPROGRAMMABLE NON-VOLATILE OXIDE MEMORY FORMED FROM LOGIC PROCESS"と題する２００１年１０月１７日に出願された米国特許出願第０９／９８２，３１４号に例が示されており、これらのそれぞれは、参照することにより本明細書に援用される。しかしながら、上述のメモリ・セルのそれぞれにおいては、セルのサイズが相対的に大きい。本発明は、より小さいセル・サイズを与え、それにより、高密度を可能とする。

図１は、本発明に従って形成されたメモリ・アレイ１００の例を示す。メモリ・アレイ１００は、４列＊３行のアレイであるが、アレイは任意のサイズにし得ることが理解される。メモリ・アレイ１００は、１２個のメモリ・セル１０２を含んでおり、それぞれは、ＭＯＳトランジスタ１０４から成る。例えば第１行Ｒ₁と第１列Ｃ₁の交差点において、メモリ・セル１０２は、列線Ｃ₁（本明細書において「ビット線」又は「列ビット線」とも称される）に接続されたゲート、行線Ｒ₁（本明細書において「ワード線」又は「行ワード線」とも称される）に接続されたソース、及び隣のメモリ・セル１０２のドレインに接続された浮遊状態にされたドレインを有するＭＯＳトランジスタ１０４を含む。

以下で示すが、プログラミング工程の間、トランジスタ１０２のゲート酸化物を破壊するために選択された列のトランジスタ１０２のゲートに相対的に大きい電圧が（ビット線Ｃ_xを通して、ここでｘ＝１〜ＭでありＭは合計の列数、）印加される。図１に示したその他のメモリ・セル１０２も、一実施形態において、列ビット線Ｃ_xと行ワード線Ｒ_y、ここでｙ＝１〜ＮでありＮは合計の列数、の交差点において同一のトランジスタ１０２から形成される。

単一の多結晶珪素堆積工程のみを用いる多くの従来のＣＭＯＳプロセスを用いて、そのプロセスにいかなるマスク工程も付加することなく、トランジスタを加工することができるので、図１のメモリ・アレイ１００においてデータ記憶素子としてトランジスタ１０２を用いることは好都合である。このことは、多結晶珪素の少なくとも２層を必要とする「浮遊ゲート」型フラッシュ・メモリとは対照的である。更に、最近の技術進歩を用いると、トランジスタのサイズを非常に小さくすることができる。例えば、現在の０．１８ミクロン、０．１３ミクロン、及びより小さい線幅のプロセスは、フラッシュ・メモリの密度をかなり増加させるであろう。

単なる４＊３のメモリ・アレイ１００を示したに過ぎないが、実際には、かかるメモリ・アレイは、例えば進歩した０．１３μｍＣＭＯＳロジックのプロセスを用いて製造すると、約１ギガビット以上のオーダーのメモリ・セルを含む。ＣＭＯＳロジックのプロセスが更に進歩すると、更に大規模なメモリが実現するであろう。実際のメモリ・アレイ１００は、バイト及びページ及び冗長行（図示せず）へ組織化されるが、それは、あらゆる望ましい方法で実行し得る。多くの適切なメモリ組織が、技術上周知である。

図２は、メモリ・アレイ１００の一部の部分的配置図を示しており、図３は、図２の配置図に従ってトランジスタ１０４によって形成されたメモリ・セル１０２に相当する原理的な構造の特徴を示す説明のためのＭＯＳ集積回路３００の断面を示す。図２の配置図は、進歩したＣＭＯＳロジックのプロセスに適している。ＭＯＳという用語は、ドープされた多結晶珪素及びその他の良導体を含むあらゆるゲート材料、並びに二酸化珪素に限定されない様々な異なる種類のゲート誘電体に関連すると一般に理解されており、本明細書においてはこの用語をそのように用いる。例えば、誘電体は、ある時間の電圧の印加で硬破壊又は軟破壊を被る酸化物又は窒化物のようなあらゆる種類の誘電体とすることができる。一実施形態において、約５０オングストローム（０．２５μｍプロセスに対しては５０Å、０．１８μｍプロセスに対しては３０Å、０．１３μｍプロセスに対しては２０Å）の厚さを有する熱成長したゲート酸化珪素を用いる。

メモリ・アレイ１００は、Ｃ₁、Ｃ₂、Ｃ_3、及びＣ₄のような列線がＲ₁、Ｒ₂、及びＲ₃のような行線並びにトランジスタ１０４の拡散したソース及びドレインに直交する格子に配置するのが望ましい。行線Ｒ₁と列線Ｃ₁の交差点にあるトランジスタ１０４は、以下の方法でｐウェル活性領域３０２内に形成される。

極薄ゲート酸化物層３０４は、堆積又は熱酸化のいずれかによって形成される。その後、多結晶珪素層の堆積及びドーピングが続くが、この層は、トランジスタ１０４のゲート３１０としても動作する列ビット線Ｃ₁、Ｃ₂、Ｃ₃、及びＣ₄のためのパターンを含むゲート・マスクを用いてパターン成形される。これとは別に、列ビット線は、列ビット線セグメントを介してトランジスタのゲート３１０に接続される分離構造とすることができる。様々なソース及びドレイン領域は、従来のプロセス工程（インプラント（implant）、スペーサ（spacer）、及びｎ＋ソース／ドレイン・インプラント）によって形成され、ｎ＋ソース領域３０６及びｎ＋ドレイン領域３０８を形成する。重要なことであるが、トランジスタ１０４の多結晶珪素ゲート３１０はｎ＋ソース／ドレイン領域と重なってはならないということに注意されたい。従って、少ドープドレイン構造は、採用しない。以下に示すが、多結晶珪素ゲート３１０がｎ＋ソース／ドレイン領域に重なったり近接したりさせないことによって、プログラミング中に、多結晶珪素ゲートは直接的にｎ＋ソース／ドレイン領域に短絡しないであろう。

更に、ｎ＋ソース領域３０６に対する（行ワード線セグメントとも称される）接触ビア（contact via）が、行線Ｒ_yとの接続を可能とすべく生成される。行線Ｒ_yは、引き続きエッチされる金属蒸着で形成される。更に、層間誘電体（図示せず）が多結晶珪素層上に堆積される。このように、金属の行線Ｒ_yをｎ＋ソース領域３０６に接続する接触ビアは、層間誘電体内に生成される。

図４に示した説明のための電圧を参照して、メモリ・アレイ１００の動作をここで説明する。この電圧は説明のためであって、様々な用途においてあるいは様々なプロセス技術が用いられるときに、様々な電圧を用いる可能性があるということが理解されるであろう。プログラミング中にメモリ・アレイ１００内の様々なメモリ・セルは、図４の線４０１、４０３、４０５、及び４０７で示された４個の可能なプログラミング電圧の組み合わせの内の１個の作用を受ける。読み出し電圧は、線４０９、４１１、４１３、及び４１５で示されている。メモリ・セル１０２がプログラミングのために選択され、Ｒ₁とＣ₁の交差点に位置していると仮定する。選択されたメモリ・セル１０２は、選択された行と選択された列（”ＳＲ／ＳＣ”）にあると称される。線４０１で示したように、（Ｖ_wlすなわち「ワード線上の電圧」と指定された）選択されたワード線Ｒ₁上の電圧は０ボルトであり、（Ｖ_blすなわち「ビット線上の電圧」と指定された）ビット線Ｃ₁上の電圧は８ボルトである。従って、トランジスタ１０４のゲート（ビット線Ｃ₁）とトランジスタ１０４のソース（ワード線Ｒ₁）との間の電圧は、８ボルトである。トランジスタ１０４のゲート酸化物３０４はこの電位差で破壊するように設計されており、この電位差がメモリ・セルをプログラムする。プログラミング中に、電位差はゲート酸化物を破壊し、ゲート酸化物を通して下にある基板に向かい接地に接続されているＮ＋ソース／ドレインによって大半が集められる漏れ電流を生じる。更に、この結果、プログラムされたｎ＋領域５０１（図５参照）が、ｐウェル３０２内でトランジスタ１０４のｎ＋ソース領域３０６とｎ＋ドレイン領域３０８との間に形成される。

印加される電圧の正確な大きさは、ゲート酸化物の厚さ及びその他の要因に依存することが理解される。ゆえに、例えば０．１３ミクロンＣＭＯＳプロセス対してはゲート酸化物は通常はより薄くなり、それにより、選択されたワード線と選択されたビット線との間により低い電位差が必要となる。０．１３ミクロンＣＭＯＳプロセスが用いられる一実施形態において、ビット線Ｃ₁及び選択されないワード線は４．５ボルトの電圧を有し、選択されないビット線Ｒ₁は０ボルトと１．２ボルトの間の電圧を有する。

Ｒ₁とＣ₁が選択された行と列である場合、例えばＲ₁とＣ₂のような選択された行と選択されない列（”ＳＲ／ＵＣ”）の交差点におけるメモリ・セル１０２への影響を考察する。線４０５で示すように、ワード線Ｒ₁上の電圧は０ボルトであり、選択されないビット線Ｃ₂上の電圧は３．３ボルトである。これにより、トランジスタ１０４のゲート酸化物３０４の両端に３．３ボルトの電位差が生じるが、この電位差は、交差点においてトランジスタ１０４のゲート酸化物を破壊するには不十分である。この条件下では、メモリ・セル１０２はプログラムされない。

Ｒ₁とＣ₁が選択された行と列である場合、例えばＲ₂とＣ₁のような選択された列と選択されない行（”ＵＲ／ＳＣ”）の交差点におけるメモリ・セル１０２への影響を考察する。線４０３で示すように、選択されないワード線Ｒ₂上の電圧は８ボルトであり、ビット線Ｃ₁上の電圧は8ボルトである。これにより、トランジスタ１０４のゲート酸化物３０４の両端に０ボルトの電位差が生じる。この条件下では、メモリ・セル１０２はプログラムされない。

Ｒ₁とＣ₁が選択された行と列である場合、例えばＲ₂とＣ₂のような選択されない列と選択されない行（”ＵＲ／ＵＣ”）の交差点におけるメモリ・セル１０２への影響を考察する。線４０７で示すように、選択されないワード線Ｒ₂上の電圧は８ボルトであり、選択されないビット線Ｃ₂上の電圧は３．３ボルトである。これにより、トランジスタ１０４のゲート３０４とＮ＋ソース／ドレインの間には−４．７ボルトの負の電位差が生じる。Ｎ＋ソース／ドレインが正でゲートが負なので、ソース／ドレイン上のより高い電圧はゲートの下を通過せず、そのためこの条件下ではメモリ・セル１０２プログラムされない。更に、選択されないワード線上の電圧は、セルがプログラムされるのを妨げるべく２Ｖ〜６Ｖといった中間的な電圧にバイアスをかけることができる。また一方、プログラムされたセルは、選択されたビット線から選択されないワード線への漏れ電流を生じる。選択されないビット線が浮遊している場合には、漏れ電流はビット線を充電し、それにより、ビット線の電圧は上昇する。選択されないワード線Ｒ_xを８ボルトにバイアスをかけることによって、この漏れを防ぐことができ、それにより、プログラムされたセルを通した選択されたビット線の充電時間を減少させることができる。

ゲート酸化物３０４を破壊することによってメモリ・セル１０２がプログラムされた後で、セル１０２の物理特性は変化する。図５を参照すると、メモリ・セル１０２のトランジスタ１０４がプログラムされている。プログラミング中に、プログラムされたｎ＋領域５０１がトランジスタ１０４のゲートの下に形成される。（プログラミング過程で）電流がゲート酸化物３０４及び堆積物を通して基板（ｐウェル３０２）に貫通すると、プログラムされたｎ＋領域５０１が形成される。

図３で明確に見ることは難しいが、先に注意したように、トランジスタ１０４の多結晶珪素ゲート３１０は、ｎ＋ソース／ドレイン領域３０６及び３０８と垂直に重なってはならない。実際、例えばＣＭＯＳＬＤＤスペーサを用いることによって、ゲート３１０とｎ＋ソース領域３０６及びｎ＋ドレイン領域３０８との間で横に分離することは、プログラミング中の短絡を防ぐのに十分なはずである。図３に示したように、この横の分離は、横距離Ｄとして指定される。一実施形態において、横距離Ｄは、ＣＭＯＳロジック素子内のＬＤＤ誘電体スペーサによって、０．０２ミクロンから０．０８ミクロンの間に設定される。多結晶珪素ゲートがｎ＋ソース／ドレイン領域に重なったり近接したりさせないことによって、プログラミング中に、多結晶珪素ゲートは直接的にｎ＋ソース／ドレイン領域に短絡しないであろう。その代わりに、プログラムされたｎ＋領域５０１が形成される。更に、ゲート３１０とｎ＋領域３０６及び３０８との間での短絡を避ける別の方法を用いることができる。ほんの一例であるが、ｎ＋領域３０６及び３０８の近くのゲート酸化物は、ゲート多結晶エッチの後で多結晶ゲート側壁酸化によって、より厚くすることができる。この別の方法も好適であることが理解される。

図５のプログラムされたメモリ・セルは、図６の概略形で理解される。メモリ・セルをプログラムした結果、２個のゲート制御ダイオード６０１及び６０３が形成される。ゲート制御ダイオード６０１及び６０３は、電流がワード線Ｒ_yからビット線Ｃ_xに流れるのを妨げる。しかしながら、正のゲート・バイアスはＮ＋ソース／ドレイン領域を接続し得るｎ＋反転を引き起こすことができるので、電流は読み出し動作中にビット線Ｃ_xからワード線Ｒ_yに流れ得るであろう。

メモリ・アレイ１００は、以下のような方法で読み出される。１．８ボルトの読み出し選択電圧が選択された列ビット線（”ＳＣ”）上に与えられ、０ボルトの読み出し選択電圧が選択された行ワード線（”ＳＲ”）上に与えられる。これらの電圧は、典型的な０．１８ミクロンＣＭＯＳプロセス対するものであることに注意されたい。より小さくより進歩したＣＭＯＳプロセスに対しては、より低い電圧が通常は用いられるであろう。例えば０．１３ミクロンＣＭＯＳプロセスに対しては、選択された列ビット線上の読み出し選択電圧は、約１．２ボルトとすることができる。

Ｒ₁とＣ₁が選択された行と列（”ＳＣ／ＳＲ”）であり、その交差点でメモリ・セル１０２がプログラムされていると仮定する。線４０９で示すように、１．８ボルト（読み出し選択電圧）がビット線Ｃ₁を介してトランジスタ１０４のゲートに印加され、０ボルトがワード線Ｒ₁を介してソースに印加される。これにより、電流は、ビット線Ｃ₁からトランジスタ１０４のゲート酸化物を通して０に接地されているワード線Ｒ₁に抜け出る。ビット線上の電流を検出することによって、メモリ・セル１０２がプログラムされているか否かを判定することができる。メモリ・セル１０２がプログラムされていない場合は、電流は流れず、それはメモリ・セルがプログラムされていないことを示す。

Ｒ₁とＣ₁が読み出し動作のために選択された行と列である場合、例えばＲ₂とＣ₁のような選択された列と選択されない行（”ＵＲ／ＳＣ”）の交差点におけるメモリ・セル１０２への影響を考察する。線４１１で示すように、１．８ボルトが選択されたビット線Ｃ₁上にあり、１．８ボルトが選択されないワード線Ｒ₂を介してソースに印加される。トランジスタ内に電位差は存在しないので電流は流れず、それはメモリ・セルがプログラムされていないことを示す。選択されないワード線Ｒ₂を１．８ボルトにバイアスをかけることによって、プログラムされたセルを通した選択されたビット線の充電時間を減少させることができる。なぜなら、選択されないワード線が浮遊している場合、プログラムされたセルを通して選択されたビットによってワード線を充電するのにいくらか時間がかかるからである。

Ｒ₁とＣ₁が読み出し動作のために選択された行と列である場合、例えばＲ₁とＣ₂のような選択されない列と選択された行（”ＳＲ／ＵＣ”）の交差点におけるメモリ・セル１０２への影響を考察する。線４１３で示すように、０ボルトが選択されないビット線Ｃ₂上にあり、０ボルトが選択されたワード線Ｒ₁を介してソースに印加される。トランジスタ内に電位差は存在しないので電流は流れず、それはメモリ・セルがプログラムされていないことを示す。

Ｒ₁とＣ₁が読み出し動作のために選択された行と列である場合、例えばＲ₂とＣ₂のような選択されない列と選択されない行（”ＵＲ／ＵＣ”）の交差点におけるメモリ・セル１０２への影響を考察する。線４１５で示すように０ボルトが選択されないビット線Ｃ₂上にあり、１．８ボルトが選択されないワード線Ｒ₂を介してソース上にある。以前にプログラムされたセルに対しても、プログラムされたセルは逆バイアスをかけられたダイオードのように動作するので、選択されないワード線（１．８Ｖ）から選択されないビット線（０Ｖ）に流れる電流は存在せず、それはメモリ・セルがプログラムされていないことを示す。

ゆえに、以上で示したように、読み出しサイクル中に、選択されない行又は選択されない列のいずれかを有する交差点におけるメモリ・セルから電流は引き出されない。

アレイ１００に示したメモリ・セル１０２とは異なる状況で行われた酸化物破壊の様々な研究は、極薄ゲート酸化物を破壊しかつ破壊が制御可能であることを確立するための適切な電圧レベルを示している。極薄ゲート酸化物が電圧誘起された応力の作用を受けるときに、ゲート酸化物に破壊が生じる。ゲート酸化物の本質的な破壊につながる実際の機構はよく理解されていないが、破壊過程は、硬破壊（”ＨＢＤ”）段階が後に続く軟破壊（”ＳＢＤ”）段階を通過する漸進的な過程である。破壊の一つの原因は、酸化物の欠陥箇所であると考えられている。欠陥箇所は、破壊を引き起こすようにのみ働くのかも知れないし、あるいは電荷を捕捉し、それにより、高い局所的電界・電流及び熱暴走につながる正帰還状況を引き起こすのかも知れない。より少ない酸化物欠陥しか生じない改良された製造プロセスは、この種の破壊の発生を減少させる。破壊の別の原因は、無欠陥酸化物においても、やはり熱暴走につながる様々な箇所における電子及び正孔の捕捉であると考えられている。

Rasrasらは、正のゲート・バイアスの下では基板内における電子の衝撃イオン化が基板正孔電流の支配的原因であることを実証するキャリア分離実験を行った。Mahmoud Rasras, Ingrid De Wolf, Guido Groeseneken, Robin Degraeve, Herman e. Maes, Substrate Hole Current Origin after Oxide Breakdown, IEDM 00-537, 2000。チャンネル反転が関連する機構における極薄酸化物に関する一定電圧応力実験が行われ、ＳＢＤ及びＨＢＤの両者がデータを記憶するために利用できること、及びＳＢＤ又はＨＢＤの望ましい程度はゲート酸化物記憶素子に応力をかける時間を制御することによって得られることが確立された。図７は、実験設備の概略的断面表示を示す。極薄ゲート酸化物上への一定電圧応力の効果を図８のグラフに示す。ここで、ｘ軸は秒単位の時間であり、ｙ軸は対数で表したアンペア単位の電流である。図８は、一定電圧応力の下での軟破壊及び硬破壊の前後で測定したゲート及び基板の正孔電流を示す。約１２．５秒間、全電流は実質的に一定であり、Ｉ_gで測定される電子電流によって占められる。漏れは、Fowler-Nordheim（”ＦＮ”）トンネリング及び応力誘起漏れ電流（”ＳＩＬＫ”）によると考えられている。約１２．５秒において、測定される基板正孔電流における大きな飛躍が観測されるが、これは軟破壊（”ＳＢＤ”）の開始を示す。約１２．５秒から約１９秒まで、基板電流に少し変動があるものの、全電流は、この新しいレベルで実質的に一定に保たれる。約１９秒において、電子電流及び基板正孔電流の両者における大きな飛躍が硬破壊（”ＨＢＤ”）の開始を示す。図８は、ＳＢＤ又はＨＢＤの望ましい程度はゲート酸化物記憶素子に応力をかける時間を制御することによって得られることを示している。

Suneらは、極薄二酸化珪素膜におけるＳＢＤ後の伝導を研究した。Jordi Sune, Enrique Miranda, Post Soft Breakdown conduction in SiO2 Gate Oxides, IEDM 00-533, 2000。劣化が進行するときの極薄ゲート酸化物の電流−電圧（”Ｉ−Ｖ”）特性における様々な段階を図９に示す。ここで、ｘ軸はボルト単位の電圧であり、ｙ軸は対数で表したアンペア単位の電流である。図９は、ゲート酸化物記憶素子をプログラムするために広範囲の電圧を利用できること、及びゲート酸化物記憶素子に情報を記憶するためにＳＢＤ又はＨＢＤのいずれかを利用できることを示す。ＳＢＤからＨＢＤへの進展を示す様々な破壊後のＩ−Ｖ特性も含まれる。ＳＢＤ及びＨＢＤにおいて並びにこれら二つの両極端の間の中間的状況において生じる漏れ電流の量は、約２．５ボルト〜６ボルトの範囲において電圧の大きさにほぼ直線的に依存する。

Wuらは、極薄酸化物に対する電圧加速の電圧依存性を研究した。E. Y. Wu et al., Voltage-Dependent Voltage-Acceleration of Oxide Breakdown for Ultra-Thin Oxides, IEDM 00-541, 2000。図１０は、２．３ｎｍから５．０ｎｍまで変化する酸化物の厚さに対してｎチャンネルＦＥＴ（反転）に関して測定された片対数スケールにおける６３％分布での破壊時間対ゲート電圧のグラフである。分布は、一般的に一致して直線的であり、更に、プロセスが制御可能であることを示している。

Mirandaらは、連続破壊の事態を検出した後の３ｎｍの酸化物厚さ及び６．４＊１０^-5ｃｍ²の面積を有するｎＭＯＳＦＥＴ素子のＩ−Ｖ特性を測定した。Miranda et al., "Analytic Modeling of Leakage Current Through Multiple Breakdown Paths in SiO₂ Films", IEEE 39^th Annual International Reliability Physics Symposium, Orlando, FL, 2001, pp 367-379。図１１は、”Ｎ”が伝導チャンネルの個数である直線的形態に相当する結果を示している。結果は、かなり直線的であり、経路が本質的に抵抗性であることを示している。

ほとんどの場合において本明細書に記載したメモリ・セル内で用いられるトランジスタは、例えば０．２５μｍプロセスに対して５０Åのオーダーの、あるいは０．１３μｍプロセスに対して２０Åのオーダーの極薄ゲート酸化物厚さを有する通常の低電圧ロジック・トランジスタである。かかる極薄ゲート酸化物の両端の電圧は、プログラミング中一時的にＶ_ccよりかなり高くし得るが、Ｖ_ccは通常は０．２５μｍプロセスで製造される集積回路に対しては２．５ボルトであり、０．１３μｍプロセスで製造される集積回路に対しては１．２ボルトである。かかる極薄酸化物は、トランジスタの性能に関する重大な劣化なくして通常は４乃至５ボルトまでも耐え得る。

本明細書で説明した本発明及びその応用の記載は、説明のためであって本発明の範囲を限定することを意図するものではない。本明細書に開示した実施形態の変形及び修正が可能であり、実施形態の様々な要素に対する実用的な代替物及びその均等物は、当業者には周知である。例えば、人はある範囲の電圧内で選択すべき正確な電圧について判断力を持っているので、様々な例において説明した様々な電圧は単に説明のために過ぎず、電圧はいずれにしても素子特性に依存する。メモリにおいて一般に用いられる線の種類を述べるために行ワード線及び列ビット線という用語を用いてきたが、その代替物を有するメモリもある。更に、上述のｎチャンネル・トランジスタをｐチャンネル・トランジスタで置き換えることができるように、様々なドーピングの種類は反転してもよい。本発明の範囲及び精神から逸脱することなく、本明細書に開示した実施形態のこれらの及びその他の変形及び修正をなし得る。

本発明に従うメモリ・アレイの一部の概略的回路図である。図１で表されたメモリ・アレイの一部の部分的配置図である。図２に相当するメモリ・アレイの部分に対する集積回路構造の断面図である。図１〜３のメモリ・セルの動作を示す電圧の表である。プログラムされたメモリ・セルの断面図である。プログラムされたメモリ・セルの概略的回路図である。実験設備の断面図である。極薄ゲート酸化物上の一定電圧応力の効果を示すグラフである。劣化が進行するときの極薄ゲート酸化物の電流−電圧特性における様々な段階を示すグラフである。様々な酸化物の厚さに対してｎチャンネル電界効果トランジスタ（反転）に関して測定された片対数スケールにおける６３％分布での破壊時間対ゲート電圧を示すグラフである。連続破壊の事態を検出した後に測定されたｎ形素子の電流−電圧特性を示すグラフである。

Claims

複数の列ビット線及び複数の行ワード線を有するメモリ・アレイにおけるプログラム可能なメモリ・セルであって、
ゲートと、
前記ゲートと基板上との間にあるゲート誘電体と、
前記ゲートに隣接した前記基板内に形成された第１のドープされた半導体領域と、
前記ゲートの下のチャンネル領域と、
を有し、前記ゲートは前記複数の列ビット線の一つから形成される、
トランジスタと、
前記トランジスタの前記第１のドープされた半導体領域に接続され、前記複数の行ワード線の一つに接続される、
行ワード線セグメントと、
を有し、
前記ゲートは、前記第１のドープされた半導体領域と重ならず、
プログラミング後に前記ゲート誘電体が破壊され、
前記メモリ・セルがプログラムされたとき、前記チャンネル領域内の前記基板において形成されたプログラムされドープされた領域を更に含むメモリ・セル。
前記トランジスタの前記ゲート誘電体は、前記チャンネル領域においてより前記第１のドープされた半導体領域の付近においてより厚くなる請求項１に記載のメモリ・セル。
複数の行ワード線、複数の列ビット線、及び行ワード線と列ビット線のそれぞれの交差点おける複数のメモリ・セルで構成されるプログラム可能なメモリ・アレイであって、各メモリ・セルは、
ゲートと、
前記ゲートと基板上との間にあるゲート誘電体と、
前記ゲートに隣接した前記基板内に形成された第１のドープされた半導体領域と、
前記ゲートの下のチャンネル領域と、
を有し、前記ゲートは前記複数の列ビット線の一つから形成される、
トランジスタと、
前記トランジスタの前記第１のドープされた半導体領域に接続され、前記複数の行ワード線の一つに接続される、
行ワード線セグメントと、
を有し、
前記トランジスタの前記ゲートは、前記それぞれのトランジスタの前記第１のドープされた半導体領域と重ならず、
プログラミング後に前記ゲート誘電体が破壊され、
前記メモリ・セルがプログラムされたとき、前記チャンネル領域内の前記基板において形成されたプログラムされドープされた領域を更に含むメモリ・アレイ。
前記トランジスタの前記ゲート誘電体は、前記チャンネル領域においてより前記第１のドープされた半導体領域の付近においてより厚くなる請求項３に記載のメモリ・アレイ。
請求項１に記載のメモリ・セルまたは請求項３に記載のメモリ・アレイの前記メモリ・セルを動作させる方法であって、
前記複数の列ビット線の選択された一つ及び選択されたトランジスタのゲートに第１の電圧を印加することと、
前記複数の行ワード線の選択された一つに第２の電圧を印加することと、
で構成され、
前記第１の電圧及び前記第２の電圧は、前記選択されたトランジスタの前記ゲート誘電体の両端に電位差を生成し、前記選択されたトランジスタの前記チャンネル領域内の前記基板においてプログラムされドープされた領域を形成する、
方法。
前記選択されたトランジスタに相当しない行ワード線上に第３の電圧を印加することを更に含む請求項５に記載の方法。