TWI261918B - High density semiconductor memory cell and memory array using a single transistor - Google Patents

Description

1261918 九、發明說明： 【發明所屬之技術領域】 本發明係有關一非揮發性（η ο n v ο 1 a t i 1 e )可程 式半導體記憶體，特別是有關於一藉由電晶體閘極 氧化層崩潰（breakdown)而程式化之單一電晶體記 憶胞，及一併入前述記憶胞之記憶陣列。 【先前技術】 當電源移除時，非揮發性記憶體仍然保留已儲 存的資料，這是許多不同種類的電子元件所期望能 達到的。可程式唯讀記憶體（P R Ο Μ )是一般可買到的 非揮發性記憶體，其使用了字元線與位元線交叉元 件(wordline-bitline crosspoint element)，如炫絲、 反溶絲（anti-fuses)以及電荷捕捉（trapped charge) 式元件如浮接閘極崩潰入射金屬氧化物半導體電 晶體等，以儲存邏輯資訊。 1^丨5丨1^€1*等人，於美國專利第6,215，140號中 揭露一種使用電容内二氧化矽層崩潰以儲存數位 資料的可程式唯讀記憶體晶胞。由 R e i s i n g e r等人 揭露的基本可程式唯讀記憶體，係使用一串連接合 之氧化物電容（oxide capacitor)與一接面二極體作 為交叉點元件（此處交叉點指一位元線與一字元線 交叉處）。一完整未崩潰之電容表其邏輯值為〇，而 5 1261918 一電崩潰電容表示邏輯值為 1。調整前述二氧化矽 層之厚度以得到期望的操作特徵。前述二氧化矽層 具有一大小約為10庫命/平方公分（Coulomb/cm2) 之崩潰電荷（breakdown charge)。如果一 10伏特電 壓被施加至一厚度為 10奈米（nm)之電容介電層 上（其合成電場強度，resultant field strength為 10 毫伏特/公分），約莫產生 1毫安培/平方公分之電 流。在 1 0 伏特電壓之情況，會因而導致很可觀的 時間來程式化一記憶胞。然而，為了減少在崩潰過 程中發生之高功率損耗（p 0 w e Γ 1 0 s S )，將電容介電 層設計的較薄會比較有利。舉例而言，一記憶胞配 置（memory cell configuration)具有一厚度在 3 到 4 奈米間之電容介電層，可以 1 . 5 伏特之電壓來操 作。前述電容介電層在1.5 伏特電壓下並不發生崩 潰，故1.5 伏特電壓係足以從記憶胞中讀取資料。 儲存資料，舉例而言，在本例中以5 伏特電壓，記 憶胞配置中之一晶胞鍊（c e 1 1 s t r a n d )可以在一毫秒 内被程式化。發生在此例中之能量流失（energy loss)約為每平方公分之電容介電層 50 瓦特 （10 庫侖* 5伏特）。如果所期望的損失功率約莫0.5 瓦 特，那麼程式化十億位元（1 G i g a b i t)之記憶體約需 時1 0 0秒。如果可容忍較高的損失功率，程式化進 行所需時間就更少。 6 1261918 某些種類的非揮發性記憶體是可以重複程式 化跟抹除的，包括一般稱為 EPROM 的可抹除且可 程式唯讀半導體記憶體，跟一般稱為EEPROM的可 電除且可程式唯讀半導體記憶體。上述可抹除且可 程式唯讀記憶體係應用紫外光進行抹除，而施加不 同的電壓來程式化。而可電除且可程式唯讀記憶體 則用不同電壓來進行抹除與程式化。可抹除且可程 式唯讀記憶體與可電除且可程式唯讀記憶體皆有 適合的結構來根據待儲存的資料進行充電與放 電，而這些結構一般稱為浮接閘極（f 1 〇 a t i n g g a t e )。 前述浮接閘極上的電荷建立了元件之啟始電壓 (threshold voltage) Vti ?當記憶體讀取時感應啟始 電壓以決定浮接閘極上儲存的資料。一般而言，在 這幾種記憶胞中，已達到將閘極氧化層所受應力降 至最低的成果。 一種金屬-氮化物-氧化物-矽（Μ N 0 S )元件，具 有一位於矽底材内之通道，前述通道位於源極與汲 極之間且上覆一層由一二氧化矽層、一氮化矽層和 一鋁層構成之閘極結構。前述金屬-氮化物-氧化物-石夕元件在兩個起始電壓狀態 Vth(high)與 Vth(low) 間係可開關的，藉由施加適當之電壓脈衝至前述閘 極，而產生電子被俘獲在前述氧化層-氮化層閘極中 (此時電壓為 Vth(HIGH))或被移出（此時電壓為 7 1261918 V τ Η ( L 0 W ))。再一次’在這幾種記憶胞中又達到將閘 極氧化層所受應力降至最低的成果。 一種接面（j U n c t i ο η )崩潰記憶胞，藉使用一存於 閘控二極體（gate controlled diode)之閘極上的電 荷，來儲存邏輯 0 與邏輯 1 的方法，揭露在由 Hoffman等人提出之美國第4,037,243號專利中。藉 由使用一電容來儲存電荷於前述閘極，而該電容形 成在一閘電極（gate electrode)與一閘控二極體之 P 型電極（p-type electrode)之間。在介電層中使用一 層由二氧化矽與氮化矽形成之複合介電層來取代 二氧化矽，以增強電荷的儲存。當施加一抹除電壓 (erase voltage) 至前述閘控二極體的電極，會使 氧化層·氮化層的介面充滿負電荷，並在抹除操作完 成之後仍得以保持。前述介面負電荷可使該閘控二 極體以一感生之接合模式 （inducedjunction mode) 運作，即使移除該抹除電壓之後。此後，當讀取前 述閘控二極體時，其通道即表現出一電場感生接面 崩 潰 (field-induced junction breakdown of its channel )而出現一飽和電流流動。前述電場感生接 面崩潰電壓係低於一金相接面崩潰電壓 (metallurgical junction breakdown voltage )。然 而，當施加一寫入電壓 （writing voltage) 至前述 閘控二極體之電極時，會使前述二氧化矽/氮化矽介 面充滿正電荷，且該正電荷在寫入操作完成之後仍 8 1261918 得保持。此後當讀取前述閘控二極體時，因 通道存在，閘控二極體並不會產生崩潰而僅 小電流流通。不同電流可被檢測且其代表了 邏輯狀態。 在製造不同種類之各種非揮發性記憶 同製程的改良是趨向落後於廣泛使用之製 良，如先進互補式金氧半導體邏輯製程。例 果要製造高電壓產生電路所需要的各種特 及結構、三阱（t r i p 1 e w e 1 1 )、浮接閘極、輩 層以及一般在這些元件中會看到之特殊源 極接合（source and drain junctions)，如同元 閃式可電除且可程式唯讀半導體記憶體 EEPROM ) ” 之製程，就傾向使用較標準先 式金氧半導體邏輯製程高出30 %的光罩步驟 製造。因此，快閃式元件的製程傾向較標準 補式金氧半導體邏輯製程落後一到兩 (generation)，且每片晶圓的製造成本約貴 左右。另一個例子是反融絲（a n t i f u s e )，前 絲的製程必須適合用於製造各種反融絲元 電位電路，但該製程亦傾向較標準先進互補 半導體邏輯製程落後一或兩個世代。 一般來說，在前述金氧半導體元件中， 為沒有 有一微 不同的 體之不 程的改 如，如 殊區域 L -氮-氧 極和沒 件“快 (flash 進互補 來生產 先進互 個世代 上 3 0 % 述反融 件與高 式金氧 例如電 9 1261918 容與電晶體，二氧化矽層之製造受到高度關注。 種高度關注是必須的，以確保前述二氧化矽層在 體電路的製造與後續的運作中不會受應 (s 11* e s s e d )影響，從而獲得所期望的元件特性且 夠保持長久穩定。由 K u r 〇 d a揭露於美國5，2 4 1 , 2 號專利說明了二氧化矽層在製造過程中如何受 關注。Kuroda揭露了在一晶圓製造製程中使用一 散層與一分流電路（s h u n t )以使前述字元線上的 積電荷放電。避免電荷累積在前述字元線，可確 一大電場不施加於一閘極絕緣薄膜，因此可避免 用字元線作為閘極線路之電晶體其特性改變，及 述閘極絕緣薄膜之衰退與崩潰亦可避免。 由 Tamura等人揭露在美國 6,249,472號專利 說明避免電晶體之二氧化矽層在正常之電路工 中受到應力的電路設計如何受到關注。T a m u r a等 在一實施例中揭露一具有一反融絲與一 P通道金 半導體電晶體串聯之反融絲電路，而另一實施例 為一具有前述反融絲與一 N通道金氧半導體電晶 串聯之反融絲電路。雖然上述之反融絲其製造並 需一般組裝反融絲電路時所需要的額外薄膜 程，但 Tamura等人指出另一問題：當上述反融 短路（shorted out)時，與其串聯的電晶體會暴 在足以使其二氧化矽層崩潰之一高電壓下。不過 們亦揭露一解決方法，藉在電路中加上一額外電 這 積 力 能 00 到 擴 累 保 使 前 作 人 氧 則 體 不 製 絲 露 他 晶 10 1261918 體來避免前述第一電晶體暴露在崩潰電位下。 上述的觀察普遍地指出，仍有許多缺點存在於 每一個先前技術中的t己憶體技術。 【發明内容】 鑑於上述之發明背景中，習知技藝有許多缺 點，本發明之主要目的在於縮短先前技術中，程式 化一記憶胞所需時間，並能避免在程式化過程中損 失高功率。 本發明的另一目的為提供一種較簡易的非揮發 性記憶體元件設計，使其製造步驟得以簡化，以適 合現今互補式金氧半導體元件組裝製程之進展，並 降低製造成本。 本發明的再一目的為克服先前技術中，閘極氧 化層易受到應力而崩潰的問題。 本發明的又一目的為，由於先前技術中的單一記 憶胞體積相對過大，本發明提供一個小很多的記憶 體晶胞，因此能容許較高的記憶胞密度。 根據以上所述之目的，本發明提供了一種在一記 憶陣列中，具有行位元線與列字元線之有用的可程 11 1261918 式1己憶胞，該記憶胞包含一具有一閘極、閘極下與 矽底材上之一閘極介電層的電晶體，一第一與一第 二摻雜半導體區形成於該矽底材内且與該閘極相 鄰，並在空間上隔開以定義一通道區於其間，該通 道區位於該閘極下而該閘極係由該行位元線之一 所形成。一列字元線區段耦合至該電晶體之該第二 摻雜半導體區，且連接至該列字元線之一。 本發明也提供一種操作可程式記憶陣列的方 法，該可程式記憶陣列包含複數之列字元線、複數 之行位元線及位於該行位元線與該列字元線各自 交點上之複數的記憶胞，該記憶胞包含一具有一閘 極、閘極下與矽底材上之一閘極介電層的電晶體， 一第一與一第二摻雜半導體區形成於該矽底材内 且與該閘極相鄰，並在空間上隔開以定義一通道區 於其間，該通道區位於該閘極下而該閘極係由該行 位元線之一所形成。一列字元線區段耦合至該電晶 體之該第二摻雜半導體區，且連接至該列字元線之 一。該操作可程式記憶陣列的方法包含：施力σ —第 一電壓至一選取之行位元線及一選取之電晶體之 閘極，並且施力ϋ 一第二電壓至一選取之列字元線； 其中該第一電壓與該第二電壓，在該電晶體之閘極 介電層兩側形成一電位差，因此一程式化摻雜區即 形成於該矽底材内，且於該選取電晶體之通道區 12 1261918 中。 本發明也提供一種可程式記憶陣列，包含複數 列字元線、複數之行位元線及位於該行位元線與 列字元線各自交點上之複數的記憶胞。該記憶胞 含一具有一閘極、閘極下與矽底材上之一閘極介 層的電晶體，一第一與一第二摻雜半導體區形成 該矽底材内且與該閘極相鄰，並在空間上隔開以 義一通道區於其間，該通道區位於該閘極下而該 極係由該行位元線之一所形成。一列字元線區段 合至該電晶體之該第二摻雜半導體區，且連接至 列字元線之一。 【實施方式】 本發明是一使用單一電晶體之非揮發性記 體晶胞與記憶陣列。該非揮發性記憶體由半導 記憶體晶胞所組成，而半導體記憶胞具有一建 在一超薄介電層（例如閘極氧化層）周圍之資 儲存元件，前述資料儲存元件可將元件内的超 介電層施加應力至崩潰（軟崩潰或者硬崩潰）， 建立前述記憶胞之漏電流位準 （1 e a k a g e c U Γ Γ ( 1 e v e 1 )的方式來儲存資訊。前述記憶胞係透過 測被其晶胞吸收的電流來進行讀取。一個適合 薄膜介電層係一高品質的閘極氧化層，其厚度 約5 0埃或者更小，目前現今的先進互補式金氧 之 該 包 電 於 定 閘 耦 該 憶 體 構 料 薄 以 n t 檢 的 大 半 13 1261918 導體邏輯製程中一般都使用這種超薄氧化層介電 層。上述氧化層一般係由沈積、矽主動區之氧化 層成長，或兩者的組合製程而形成。其他一些適 合的介電層包括氧化物-氮化物-氧化物複合介電 層及化合氧化物等等。 在接下來的描述中，提供了許多的具體的詳 細說明以提供對於本發明之實施例的一完整的了 解。然而，對於一熟知習知技術的人而言，不需 一或更多個具體的細節說明，或者不需其它方 法、元件、構成要素等，都可以實施本發明。在 其它情況，不加以顯示或詳細描述熟知的結構、 原料或操作以避免模糊了本發明不同實施例的觀 整個說明書中所提及之” 一實施例”是意謂 著：關聯著一實施例中所描述的一特殊的特徵、 結構或特性是包括在至少一本發明之實施例中。 因此，在整個說明書不同地方中所出現的”在一 實施例中”之句子不必然是指向相同的實施例。 此外，上述之特殊的特徵、結構或特性也可能以 任何的方式而結合在一或多個實施例中。 14 1261918 本發明係有關其他種類之閘極氧化層崩潰之 快閃記憶體設計，由本發明專利申請人研發及申 請專利。相關例子可見於美國專利第 0 9 / 9 5 5,6 4 1 號，於2001年 9月18曰申請之“在超薄介電層 中使用崩潰現象之半導體記憶胞與記憶陣列”， 美國專利第10/024,327號，於2001年12月17日 之申請“在超薄介電層中使用崩潰現象之半導體 記憶胞與記憶陣歹|J ” ，美國專利第 0 9 / 9 8 2,0 3 4號， 於2001年10月17曰之申請“具有邏輯製程中形 成之非揮發性記憶體的智慧卡 （SMART CARD)” ，以及美國專利第 09/982,314號，於2001 年 10月17曰申請之“邏輯製程中形成之可重複 程式非揮發性氧化層記憶體”等，皆陳列於參考 資料。然而，上述的每一記憶胞其體積相對上較 大，本發明提供一個更為微小的晶胞體積，因此 能容許較高的記憶胞密度。 第一圖顯示一對應於本發明之記憶體陣列 1 0 0的例子。前述記憶體陣列1 0 0雖是一個四行乘 以三列之陣列，但是可瞭解此陣列可為隨心所欲 的大小。該記憶體陣列包含了 1 2個記憶胞 1 0 2， 其中每一記憶胞含有一金屬氧化半導體（MOS)電 晶體 1 0 4。以位於第一列 R 1與第一行C 1交點之記 憶胞1 0 2為例，即包含一閘極連接到一行線C 1(此 15 1261918 處亦可指為一位元線或一行位元線）之金屬氧化 半導體電晶體1 0 4，而其源極連接到一列線R 1 (此 處亦可指為一字元線或一列字元線），而其左側浮 接（1 e f t f 1 〇 a t i n g )之汲極連接至一相鄰記憶胞102 之汲極。 如以下所示，在一實施例中，在程式化階段 時，一相對較大電壓被施加到前述電晶體 1 0 4 之 閘極（係透過位元線Cx施加，此處 X之值從 1到 Μ，Μ代表總行數），將使前述電晶體 1 0 2之閘極 崩潰。第一圖顯示的其他記憶胞1 0 2，亦由同樣的 電晶體 1 0 2 形成而位於行位元線 C χ與列字元線 Ry的交點。y之值從 1到Ν，Ν代表總列數。 在第一圖之記憶體陣列 1 0 0 中，使用電晶體 1 0 2當作資料儲存元件是很有優勢的。因為上述電 晶體可用許多現有之互補式金氧半導體製程來製 造，其中僅用一單一多晶石夕沈積步驟而不用任何 微影製程。這與浮閘式的快閃記憶體相反，因後 者至少需要兩層多晶矽層。再者，隨著現代技術 進展，電晶體的體積可被製造地非常小。舉例而 言，現今之0 . 1 8微米製程、0 . 1 3微米製程及更小 線寬製程可大幅增加前述快閃記憶體之密度。 16 1261918 雖僅顯示一四乘三之記憶陣列1 0 0，但在實務 上，此種記憶體陣列容量大概在十億位元 (gigabit)或者更多的數量，舉例來說當用先進 0 . 1 3 微米互補式金氧半導體邏輯製程製造時。當 未來互補式金氧半導體邏輯製程再進步，將可實 現製造容量更高的記憶陣列。在本實施例中，前 述記憶陣列 1 0 0 實際上被組織成一些位元組、頁 面 （pages) 及備源式列 （redundant rows)(未圖 示），並可以任何所希望的方式來完成。在先前技 藝中已有許多廣為人知的合適的記憶體組織結 構。 第二圖顯示第一圖中，記憶體陣列 1 0 0之局 部佈局示意圖200。第三圖顯示一金氧半導體積體 電路之結構剖面圖3 0 0，該結構剖面圖 3 0 0顯示根 據第二圖的佈局圖中，由電晶體 1 0 4 形成的記憶 胞 1 0 2 之主要結構特徵。第二圖之佈局示意圖非 常適合用在例如說先進互補式金氧半導體邏輯製 程。在此金氧半導體（Μ Ο S ) —詞係一般理解成有 關一切閘極材料，包括摻雜多晶矽與其他良導 體，亦包含各種不同形式的閘極介電質而不限定 於二氧化石夕。舉例而言，前述介電質可為任何一 種介電層，比如氧化物或氮化物，在其上施加一 電壓一段時間後就會經歷軟崩潰（S B D )或硬崩潰 17 1261918 (Η B D )。在一實施例中，使用一厚約 5 0埃之 長閘極氧化矽。（0.25微米製程使用厚度為 ί 之熱成長閘極氧化矽，〇 . 1 8 微米製程使用厚 3 0埃之熱成長閘極氧化矽而0 . 1 3微米製程使 度為20埃之熱成長閘極氧化矽。） 上述較佳的記憶體陣列 1 0 0 排列在一 中，此方格之行線（C 1，C 2，C 3，C 4 )與列線（ R2，R3)乃成直交（orthogonal)，由前述電 1 〇 4擴散出去之源極線與汲極線亦然。在下列 法中，位於行線C 1與列線R丨交點處之前述電 104，係在一 P 井主動區（p-well active regi 3 0 2内形成。 一超薄閘極氧化層 3 0 4 係藉沈積或熱氧 形成。接著進行沈積與多晶矽層之摻雜，該 矽層藉使用一閘極光罩刻劃前述超薄閘極氧 3 0 4之圖案，前述閘極光罩包含前述行位元線 C2， C3， C4之圖案，而這個圖案一樣用於電 1 0 4之閘極3 1 0上。另一種方法是，前述行位 可為獨立結構，透過行位元線區連結至前述 體之閘極3 1 0。不同的源極、汲極區可由現有 程步驟來形成，包括離子植入、間隙壁（spa< 及 η + 源/汲極區植入等方法，即能形成一 η + 熱成 〇埃 度為 用厚 方格 R!， 晶體 的方 晶體 on) 4匕而 多晶 化層 C,， 晶體 元線 電晶 的製 :e r s ) 源極 18 1261918 區 3 Ο 6與一 η + 汲極區 3 Ο 8。值得注意的一點是， 用於前述電晶體 1 0 4之多晶矽閘極 3 1 0不應與前 述 η + 源/沒極區重疊，如此就不會產生一輕度摻 雜之沒極結構 （L D D )。如以下所示，不使前述多 晶矽閘極 3 1 0與前述 η + 源/汲極區產生重疊或接 近，那麼在程式化過程中，多晶矽閘極就不會發 生短路而直接導通到η + 源/沒極區。 更進一步地，形成連接到 η + 源極區3 0 6之接 觸介層 （contact vias， 亦指歹字元線區段 row wordline segment ) 以允許前述 n+ 源極區 306與 一列線Ry連結。前述列線Ry係由一金屬沈積與隨 後之蝕刻步驟所製成。此外，一層間介電層 (interlayer dielectric)(未顯示）沈積於前述多 晶石夕層上。因此，連接前述金屬列線R y至前述η + 源極區 3 0 6 之接觸介層係形成於前述層間介電層 内〇 記憶陣列 1 0 0 之操作方法將解釋如下，可參 考第四圖顯示之電壓示意值。可瞭解的是此電壓 乃非為限定，各種不同電壓皆同樣使用在不同的 應用或製程技術中，而不僅限於第四圖所列電 壓。在程式化過程中，前述記憶陣列 1 0 0 内之不 同記憶胞皆暴露在某種電壓下，該電壓為 4種可 19 1261918 能程式化的電壓組合之一。程式化電壓如第四圖 中的行線 401，403，405與 407所示。讀取電壓 如行線 4 0 9，4 1 1，4 1 3與4 1 5所示。假設選取一記 憶胞1 0 2進行程式化，該記憶胞位在選取列 R !與 選取行 C !之交會點，而以選取列/選取行來代表 (SR/SC)。如第四圖中 401 行所示，選取字元線 R 1的電壓為零（該電壓亦表示為 V w!或字元線電 壓而選取位元線C 1的電壓為 8伏特（亦表不為 Vbi或位元線電壓），因此，施加在前述電晶體之 閘極（即前述選取位元線 C 1 )與前述電晶體之源 極（即前述選取字元線 Ri)上之電壓為 8伏特。 前述電晶體 1 0 4之閘極氧化層 3 0 4係設計成在此 電壓下會崩潰，來程式化此記憶胞。在程式化過 程中，前述 8 伏特電壓會崩潰前述閘極氧化層， 並產生一漏電流穿過前述閘極氧化層並進入下方 的石夕底材，且大部分被收集在 η + 源/汲極區，而 η+ 源/汲極區係為接地。更進一步說明，該操作的 結果是一程式化之 η+ 區 501會形成在前述 Ρ井 中，且位於電晶體 1 0 4之 η +源極區 3 0 6與 η + 没 極區3 0 8之間。 另一點可以領會的是，上述精確的電壓值取 決於前述閘極氧化層的厚度與其他因素。因此， 以0 . 1 3微米互補式金氧半導體製程為例，閘極氧 20 1261918 化層之厚度一般來說較薄，所以在字元線與 線之間需要的電位差亦較低。在一實施例中 一 0 . 1 3微米互補式金氧半導體製程，則位元 與其他未被選取的字元線之間有 4 . 5 伏特 差，而與未選取之位元線Ri有介於0與1.2 間的電位差。 當R !與C !係為選取列與選取行，考慮對 一選取列與一非選取行之交會點（e · g · R !與 之記憶胞 1 0 2 (以 S R / U C表示）的影響。如 行所示，字元線Ri上之電壓為 〇而未選取位 C 2其上電壓為 3 .3伏特。如此在電晶體 104 極氧化層 304兩端產生一 3.3伏特之電位差， 足以崩潰上述閘極氧化層 3 0 4，因此前述記 1 0 2就不會被程式化。 當R i與C !係為選取列與選取行，考慮對 一非選取列與一選取行之交會點（e . g · R 2與 之記憶胞 1 0 2 (以 U R / S C表示）的影響。如 行所示，未選取之字元線R：z上之電壓為 8伏 位元線C 1上之電壓亦為8伏特。如此在電晶楚 之閘極氧化層3 0 4上並不產生電位差，記憶胎 就不會被程式化。 位元 使用 線Ci 電位 伏特 位在 C2 ) 405 元線 之閘 並不 憶胞 位於 C 1 ) 4 0 3 特而 ：104 1 02 21 1261918 當 R ,與C i係為選取列與選取行，考慮對位於 一非選取列與一非選取行之交會點（e。g . R 2與C 2 ) 之記憶胞 1 0 2 (以 U R / U C表示）的影響。如 407 行所示，未選取字元線R2之電壓為 8伏特而未選 取位元線C 2之電壓為 3 · 3伏特。如此在電晶體1 0 4 之閘極氧化層 3 0 4與 η + 源/沒極區上產生一大小 為-4 · 7伏特之負電位差。由於 η + 源/汲極區帶正 電而閘極帶負電，η+ 源/汲極區上較高的電壓並不 會由閘極以下區域通過，故上述之記憶胞 1 0 2 在 此情形中並不被程式化。再者，施加在未選取字 元線上的電壓可偏壓成一中間電位，例如 2伏特 到 6 伏特，可防止記憶胞被程式化。然而已程式 化的記憶胞會產生一漏電流，從前述選取位元線 流到前述未選取字元線。若上述未選取位元線係 浮接的，前述漏電流會將之充電，而導致位元線 中電位提高。藉由將一未選取之字元線Rx偏壓至 8伏特，即可預防該漏電流，並且可減少前述選取 位元線透過已程式化記憶胞充電的時間。 在藉由前述閘極氧化層之崩潰，記憶胞 102 被程式化後，記憶胞 1 0 2 的物理性質會改變。第 五圖顯示一已程式化記憶胞1 0 2上之電晶體1 0 4。 在程式化過程中，一程式化η + 區5 0 1形成於電晶 體1 0 4閘極之下。前述程式化η + 區5 0 1形成係由 22 1261918 當（於程式化過程中）電流刺穿（p i e r c e )前述閘 極氧化層 304 並儲存 （deposit) 於石夕底材中（即 沈澱於前述P井區 3 0 2 )。 雖然從第三圖中上述構造不易看清處，但使 用於電晶體1 0 4之多晶矽閘極3 1 0，不應該與前述 n+ 源/汲極區 306與 308有垂直重疊的狀況。確 實，前述多晶矽閘極 3 1 0與 η + 源極區 3 0 6、η + 汲 極區 3 0 8 之橫向分隔，以使用一互補式金氧半導 體短通道效應（L D D )間隙壁為例，應能有效防止 程式化過程中的短接電路（short circuiting)。如 第三圖所示，前述橫向分隔係標示成一橫向距離 D。在一實施例中，當上述橫向距離D由互補式金 氧半導體邏輯元件中的一短通道效應介電層間隙 壁所形成時，其距離為 0.02 微米到 0.08 微米之 間。藉由不使前述多晶矽閘極與前述 n+ 源/汲極 區重疊或靠近，在程式化過程中前述多晶矽閘極 就不會直接短接到前述 η + 源/没極區，而會形成 一程式化η + 區5 0 1。再者，也可使用避免閘極3 1 0 與 η + 區 3 0 6、3 0 8發生短接電路之替代方法。在 一例中，前述多晶矽閘極在靠近 η + 區 3 0 6、3 0 8 的部分可做的較厚，可藉由餘刻製程後進行多晶 矽閘極側壁的氧化來達成，即可避免短路發生。 可以瞭解到其他的適合方法也可適用。 23 1261918 第六圖為第五圖中程式化記憶胞之電路示意 圖。記憶胞程式化後會形成兩閘極二極體 6 0 1 與 6 0 3，其功用為防止電流由字元線 Ry 流至位元線 Cx。然而，電流在讀取操作時將允許從位元線 C: 流至字元線 Ry，因前述電性為正之閘極偏壓將衍 生出一 n+ 反轉，使閘極與 n+ 源/汲極區電路連 結。 記憶陣列1 0 0之讀取方式如下：一 1 · 8伏特之 讀取選擇電壓 （read select voltage) 置於一選取 行位元線（S C )，而一 0伏特之讀取選擇電壓置於 選取列字元線上（S R )。需注意上述電壓為典型使 用在 0 . 1 8微米互補式金氧半導體製程，在更小線 寬或更先進的互補式金氧半導體製程中會使用更 低的電壓。舉例而言，在 0 . 1 3微米互補式金氧半 導體製程中，僅使用1 . 2伏特之讀取選擇電壓於選 取行位元線上。 假設 R !與 C 1為選取行跟選取列（S C / S R )， 其交會點之記憶胞 1 0 2 已程式化。如線條 4 0 9所 示，一 1 . 8伏特之讀取選擇電壓透過前述行位元線 C i ，施加至前述電晶體 1 0 4之閘極，而一 0伏特 電壓透過前述列字元線 R !施加至前述電晶體 104 之源極。如此產生一電流自前述位元線C 1流動， 24 1261918 通過電晶體 1 0 4 之閘極氧化層，並自前述字元線 R 1流出（因其接地而為零電位）。藉由偵測前述位 元線上之電流，可決定前述記憶胞 1 0 2 是否已程 式化。如果為偵測到電流流動，則代表前述記憶 胞 1 0 2未被程式化。 當R !與C 1在讀取操作中作為選取行跟選取列 (SC/SR)，考慮對位於未選取列與選取行（UR/SC) 交會點之電晶體1 0 2之影響。以R 2與C i為例，如 線條4 1 1所示，一 1 . 8伏特之讀取選擇電壓施加在 前述行位元線 C 1，而一 1 . 8伏特電壓係透過前述 未選取字元線 R 2施加到電晶體1 〇 2之源極。如此 電晶體兩端即無電位差，亦不產生電流，表示此 記憶胞未被程式化。當前述未選取字元線R 2被偏 壓至1 . 8 伏特時，前述選取行C !之充電時間可被 降低。此乃因為，如果前述未選取字元線為浮接， 由選取位元線透過前述程式化記憶胞之充電需要 一點時間。 當R 1與C !為在讀取操作中作為選取行跟選取 列 （SC/SR )，考慮對位於選取列與未選取行 (SR/UC )交會點之電晶體 1 0 2的影響，例如 R】 與 C 2。如線條 4 1 3所示，沒有電壓施加在未選取 行C2，而亦無電壓透過前述未選取字元線R2施加 25 1261918 至電晶體 1 0 2 之源極。如此，電晶體兩側即無電 位差亦不產生電流，表示此記憶胞未被程式化。 當R 1與C |為在讀取操作中作為選取行跟選取 列（S C / S R )，考慮對位於未選取列與未選取行 (UR/UC )交會點之電晶體 1 02的影響，例如 R2 與 C 2。如行線 4 1 5所示，沒有電壓施加在未選取 行 C2，而1.8伏特電壓透過前述未選取字元線R2 施加至電晶體 1 0 2 之源極。但因該記憶胞係已程 式化，且此程式化記憶胞的行為如同一逆向偏壓 二極體，在前述未選取字元線（1.8伏特）與未選 取位元線（0伏特）間並不產生電流，表示此記憶 胞未被程式化。如同以上所示，讀取階段中，在 任一未選取行或未選取列通過之交會點，其記憶 胞並不吸引電流。 關於閘極氧化層崩潰的各種研究，係已出現 在教科書中且與本發明之記憶陣列 1 〇 〇 中的記憶 胞 1 0 2不同，指出了適合超薄閘極氧化層崩潰的 電壓等級，並證實前述崩潰是可以控制的。當一 超薄閘極氧化層暴露在一由電壓感應生成的應力 下，閘極氧化層會發生崩潰。雖然對於導致閘極 氧化層内部崩潰的真實機制所知有限，但崩潰製 程從軟崩潰（S B D )階段到其後的硬崩潰（Η B D ) 26 1261918 階段，為一漸進性的半導體製程。氧化層有缺陷 (defect s i t e s ) 被認為是崩潰的原因之一，可能 單獨由缺陷處崩潰或者因為捕捉電荷而在該處產 生高電場、電流及正向回饋狀態（p 0 S i t i V e f e e d b a c k condition )，而導致熱跑脫（thermal runaway )發 生。半導體製程的改良可減少氧化層缺陷，並減 低此種型態崩潰的發生。一般相信崩潰的另一原 因是發生在不同位置的電子與電洞捕捉，即使在 無缺陷之氧化層亦然，如此亦導致熱跑脫發生。 由 Rasras et al· 進行之一項載子 （carrier) 分離實驗指出，在正向閘極偏壓的狀態下，在矽 底材中電子受衝擊而離子化是前述石夕底材中電洞 電流（h ο 1 e c u r r e n t ) 之主要來源。該項專利名稱 為“氧化層崩潰後矽底材上電洞電流之來源”， 專利號碼 IDEM 0 0 - 5 3 7，2 0 0 0，係由 Mahmoud Rasras, Ingrid D e Wolf, Guido Groeseneken, Robin Deraeve和 Hermane. Maes等人提出。安排在超薄 閘極氧化層上進行一定電壓應力實驗，並包含一 通道反轉 （channel inversion)，結果證實前述軟 崩潰或硬崩潰皆能用於儲存資料，並可藉控制前 述閘極氧化層儲存元件受到應力的時間，來得到 所希望的軟崩潰和硬崩潰程度。第七圖為本實驗 設計之剖面示意圖，前述施加定電壓於一超薄閘 27 1261918

極氧化層的效果顯示在第八圖。圖中 X軸表時間 (秒），Y軸係電流強度（安培，以對數表示）。第 八圖顯示在一定電壓下、軟崩潰與硬崩潰前後量 得之閘極與矽底材電洞電流。前述總電流約在1 2 · 5 秒時達到穩定，且由一電子流 I g所控制。此漏電 一般 相信是 由富爾 諾罕穿 隧效應 (Fowler-Nordheim tunneling)與應力感生漏電流 (S I L C )產生。在大約1 2 . 5秒時，觀察到矽底材 洞電流中出現一個大跳躍，此乃軟崩潰開始訊 號。前述總電流在這個新階段（1 2 . 5秒到1 9秒之 間）大致維持穩定，儘管有微幅波動出現在前述 矽底材洞電流中。約在1 9秒時，前述電子流與前 述矽底材洞電流皆出現大跳躍，乃硬崩潰開始的 訊號。第八圖顯示可由控制前述閘極氧化層儲存 元件之受到應力時間，來得到所期望的軟崩潰與 硬崩潰程度。

Jordi Sune 與 Enrique Miranda 等人研究超薄 二氧化矽層在軟崩潰以後的導電情形，發表在號 碼為 I E D Μ 0 0 - 5 3 3，2 0 0 0之“二氧化矽閘極氧化 層在軟崩潰後的導電情形”。一超薄閘極氧化層 在衰退（d e g r a d a t i ο η ) 進行後，不同階段的電流-電壓特徵圖如第九圖所示。圖中 X軸表電壓（伏 特）而 Υ軸表電流強度（安培，以對數表示）。第 28 1261918 九圖 氧化 用以 圖亦 軟崩 量， 在所 的範 (V 0 碼為 潰之 分佈 半對 度範 效應 般人 可控 效應 電流 3奈 顯示可用一寬的電壓範圍來程式化前述 層儲存元件，並且無論軟崩潰或硬崩潰 儲存訊息至前述閘極氧化層儲存元件。 包含數種崩潰後的電流-電壓特徵，以顯 潰進化到硬崩潰的情形。前述漏電流 係造成軟崩潰、硬崩潰及這兩者之中間形 施電壓強度的尺度大約在 2.5 伏特至 6 圍内時大約是線性的。 Ε· Y Wu等人研究超薄閘極氧化層上累積 ltage acceleration)之電壓獨立性，發表 IEDM 00-541，2 0 0 0之“用於超薄氧化 累積電位其電位獨立性”。第十圖乃在 之崩潰時間與閘極電壓關係圖，圖中電 數尺度 （semi-log scale)呈現，由氧化 圍從2.3奈米（nm)至 5.0 奈米之N通 電晶體（反轉模式）測得。此一分佈圖 所認同的且為線性，進一步指出上述製 制的。 M i r a n d a等人測量一 η型金氧半導體電晶 電晶體（η Μ 0 S F Ε Τ ) 元件，於崩潰成功 -電壓關係圖。前述電晶體元件具有一厚 长，面積為6.4 * 1 (Γ 5平方公分之閘極氧化 閘極 皆可 第九 示由 之總 態， 伏特

電位 在號 層崩 63 % 壓以 層厚 道場φ 乃一 程係 體場 後之 度為 層， 29 1261918 言亥研究；^表於 IEEE 39 th International Re 1 i a! Physics Symposium, Orlando，FL，2001，第 3 3 7 9 頁之“二氧化矽層内穿透多重崩潰路徑 電流的分析模式”。第十一圖顯示對應於線 態下之電流-電壓關係，圖中之 “ N ” 表導電 數。研究結果係接近線性的，表示該通道是 具阻抗性的。 此處大部分提及的情況中，使用於記憶 的電晶體為一正常的低電壓邏輯電晶體，其 一超薄閘極氧化層，其厚度依序為，舉例而 50埃用於0.25微米製程，或20埃用於0.13 製程。在程式化過程中，施加於前述超薄閘 化層之電壓強度可偶爾遠高於Vcc，該 Vcc在 0 · 2 5微米製程中為 2 . 5 伏特，而前述0 . 1 3微 程中為 1 . 2 伏特。前述超薄閘極氧化層基本 承受高達 4或 5 伏特之電壓，而不致使電晶 表現產生顯著衰退。 這裡所述的發明說明及其應用只是說 的，並不用於限制發明範圍。對這裡揭露的 實施例可能有許多變種和修改，在製程界具 通技能的人都知道這些實施例中各種元件的 代替品和等效品。例如，各個例子中採用的 3 i 1 i t y 67至 之漏 性狀 通道 基本 胞内 具有 言 ， 微米 極氧 前述 米製 上可 體的 明性 jtb 有普 實際 各種 30 1261918 電壓只是示意性的，在一電壓範圍中選擇一精確 的電壓值是有一些考量的，而且在任何一種情況 下電壓值都與元件特性有關。為了敘述記憶體中 一般使用的線路種類，使用行位元線和列字元線 等詞語，但有些記憶體對這些詞語可以有另外的 名稱。再者，不同摻雜型式的電晶體是可以反向 的，如同使用一 P通道電晶體可取代上述N通道 電晶體。對此處揭露的實施例進行之這些與其他 一些改變與修改，不脫離本發明的範圍和精神。 【圖式簡單說明】 本發明的較佳實施例將於往後之說明文字中輔以 下列圖形作更詳細的闡述： 第一圖係本發明中一記憶陣列的部分電路示意 圖。 第二圖係第一圖中記憶陣列之佈局展示圖。 第三圖係第二圖中記憶陣列之電路結構剖面圖。 第四圖係第一圖至第三圖中，記憶胞之電壓操作 情形。 第五圖係一已程式化記憶胞之剖面圖。 第六圖係一已程式化記憶胞之電路示意圖。 第七圖係一實驗裝置之剖面圖。 第八圖係顯示施加一恆常電壓於超薄氧化閘電極 31 1261918 之效果。 第九圖係顯示超薄氧化閘電極當衰退（d e g r a d a t i ο η ) 發生時，各個階段之電流-電壓特徵。 第十圖係顯示在 6 3 %分佈的崩潰開始時間與閘極 電壓之關係，前述閘極電壓以半對數（s e m i -1 〇 g )尺 度表示，本圖測量於具有不同氧化層厚度之 N通 道場效應電晶體。

第十一圖係崩潰達成後，η型元件的電流-電壓偵 測示意圖。 【主要元件符號說明】 1 0 2 記憶胞 1 0 4 電晶體 3 0 2 Ρ 井主動區（p - w e 11 a c t i ν e r e g i ο η ) 3 0 6 n + 源、極區與 3 0 8 η + 汲極區

401、403、405、407、409、411、413、4 1 5 行、線 3 0 4 超薄閘極氧化層 3 1 0 閘極 5 0 1程式化η + 區 6 0 1、6 0 3閘極二極體 32

Claims (1)

1261918 十、申請專利範圍： 1 . 一種在一記憶陣列中具有行位元線與列字元線之 有用的可程式記憶胞，該記憶胞包含： 一具有一閘極、閘極下與矽底材上之一閘極介電 層的電晶體，一第一與一第二摻雜半導體區形成 於該矽底材内且與該閘極栢鄰，並在空間上隔開 以定義一通道區於其間，該通道區位於該閘極下 而該閘極係由該行位元線之一所形成； 一列字元線區段，耦合至該電晶體之該第二摻雜 半導體區，且連接至該列字元線之一；以及 一程式化之摻雜區，其係於該記憶胞程式化時形 成於該矽底材中且於該通道區内。 2 . 如申請專利範圍第1項之在一記憶陣列中具有行 位元線與列字元線之有用的可程式記憶胞，其中 該行位元線係透過一行位元線區段 （c ο 1 u m η b i t 1 i n e s e g m e n t ) 連接至該閘極。 3 . 如申請專利範圍第1項之在一記憶陣列中具有行 位元線與列字元線之有用的可程式記憶胞，其中 該閘極並不與該第一與該第二摻雜半導體區重 疊。 33 1261918 4. 如申請專利範圍第 1項之在一記憶陣列中具有行 位元線與列字元線之有用的可程式記憶胞，其中 該電晶體之該閘極介電層之厚度，在接近該第一 與該第二摻雜半導體區時較在該通道區内為厚。 5 .如申請專利範圍第1項之在一記憶陣列中具有行 位元線與列字元線之有用的可程式記憶胞，其中 該閘極與該第二摻雜半導體區為橫向分開且兩者

6. 如申請專利範圍第 5項之在一記憶陣列中具有行 位元線與列字元線之有用的可程式記憶胞，其中 該間距 D係足以防止該第一與該第二摻雜半導體 區電路短路。 7. 如申請專利範圍第1項之在一記憶陣列中有行位φ 元線與列字元線之有用的可程式記憶胞，其中該 第一摻雜半導體區係為浮接（f 1 〇 a t i n g )。 8 . 一種操作可程式1己憶陣列的方法，該可程式記憶 陣列包含複數之列字元線、複數之行位元線及位 於該行位元線與該列字元線各自交點上之複數的 記憶胞，該記憶胞包含一具有一閘極、閘極下與 石夕底材上之一閘極介電層的電晶體，一第一與一 34 1261918 第二推雜半導體區形成於該石夕底材内且與該閘極 相鄰，並在空間上隔開以定義一通道區於其間， 該通道區位於該閘極下而該閘極係由該行位元線 之一所形成，以及一列字元線區段耦合至該電晶 體之該第二摻雜半導體區，且連接至該列字元線 之一，該方法包含： 施加一第一電壓至一選取行位元線及一選取電晶 體之閘極，並且

施加一第二電壓至一選取列字元線； 其中該第一電壓與該第二電壓，在該電晶體之閘 極介電層兩側形成一電位差，並且形成一程式化 之摻雜區，係位在該矽底材中且形成於該選取電 晶體之通道區内。 9. 如申請專利範圍第 8項之操作可程式記憶陣列的 方法，進一步包含施加一第三電壓至非對應到該# 選取電晶體所在之列字元線上。 1 0 .如申請專利範圍第 8項之操作可程式記憶陣列的 方法，其中該選取電晶體係由施力〇 —第四電壓於 該電晶體之閘極上來讀取，並能監控從該閘極流 至該選取位元線之一電流。 35 1261918 1 1 .如申請專利範圍第1 0項之操作可程式記憶陣列的 方法，進一步包含施加一第五電壓至非對應到該 選取電晶體所在之列字元線上。 1 2 . —種可程式記憶陣列，包含複數之列字元線、複 數之行位元線及位於該行位元線與該列字元線各 自交點上之複數的記憶胞，該記憶胞包含： 一具有一閘極、閘極下與矽底材上之一閘極介電 層的電晶體，一第一與一第二摻雜半導體區形成 於該矽底材内且與該閘極相鄰，並在空間上隔開 以定義一通道區於其間，該通道區位於該閘極下 而該閘極係由該行位元線之一所形成；以及 一列字元線區段，耦合至該電晶體之該第二摻雜 半導體區，且連接至該列字元線之一；以及 一程式化之摻雜區，其係於該記憶胞程式化時形 成於該矽底材中且於該通道區内。 1 3 ·如申請專利範圍第1 2項之可程式記憶陣列，其中 該行位元線係透過一行位元線區段而連接至該閘 極。 1 4 .如申請專利範圍第1 2項之可程式記憶陣列，其中 該閘極並不與該第一與該第二摻雜半導體區重 疊。 36 1261918 1 5 .如申請 吕亥電晶 與該第 1 6 .如申請 該電晶 分開且 1 7 .如申請 該間距 電路短 1 8 .如申請 該電晶 專利範圍第1 2項之可程式記憶陣列，其中 體之該閘極介電層的厚度，在接近該第一 二摻雜半導體區時較該在通道區内為厚。 專利範圍第1 2項之可程式記憶陣列，其中 體之該閘極與該第二摻雜半導體區為橫向 兩者距離為 D。 專利範圍第1 6項之可程式記憶陣列，其中 D係足以防止該第一與第二摻雜半導體區 路。 專利範圍第1 2項之可程式記憶陣列，其中 體之該第一摻雜半導體區為浮接。 37 1261918 七、 指定代表圖： (一） 本案指定代表圖為：第（一）圖。 > (二） 本代表圖之元件符號簡單說明： 、 1 0 0記憶體陣列 1 0 2記憶胞 104金氧半導體電晶體（MOS) % 八、 特徵 本案若有化學式時，請揭示最能顯示發明 的化學式：

4