TW200527437A - Apparatus and method for programming a one-time programmable memory device - Google Patents

Description

200527437 (1) 九、發明說明 【發明所屬之技術領域】 本發明係大致有關積體電路記憶體裝置，尤係有關一 種用來燒錄單次可程式非揮發性記憶體裝置之方法及裝置 【先前技術】 用來儲存數位資料的記憶體裝置在現代的電腦、汽車 、細胞式電話、及媒體資訊卡中被廣泛地使用。被稱爲非 揮發性記憶體的某些這類的記憶體裝置或儲存元件在關掉 該裝置的電源時仍然保留所儲存的數位資料。例如，非揮 發性記憶體的指令在開機過程中指示一電腦儲存指令及資 料，以便傳送及接收一細胞式電話中之通話。自微波爐到 重工業機械的所有類型的電子產品將其操作指令儲存在這 些非揮發性儲存元件中。某些非揮發性記憶體裝置提供多 次燒錄能力，可以新的資料覆寫先前儲存的資訊。其他的 非揮發性記憶體裝置只提供單次燒錄的能力。 被稱爲揮發性記憶體裝置的另一類型的記憶體裝置在 關掉電源時失掉所儲存的資訊。動態隨機存取記憶體（ D y n a m i c R a n d 〇 m A c c e s s M e m 〇 r y ;簡稱 D R A Μ )及靜態機 存取記憶體（S t a t i c R a n d o m A c c e s s M e m o r y ;簡稱 S R A Μ )是兩種類型的揮發性儲存元件。 唯讀記憶體（R e a d 〇 η】y μ e m 0 r y ;簡稱 R 0 μ )是一 種永久性的資料儲存非揮發性記憶體。一旦資料被儲存在 -5- 200527437 (2) ROM裝置之後’即無法覆寫或以其他方式改變該資料。 於ROM的製造期間’在所選擇的各記憶單元中作成永久 性的電氣連接，而“燒錄”該R0M。因爲係於設計階段燒 錄ROM，所以只能藉由重新設計該ROM積體電路，而改 變所儲存的資訊。 可程式唯目賈記憶體 （P r 〇 g r a m m a b 1 e R e a d - Ο η 1 y Memory;簡稱PR〇M)是一種可在可在製造之後進行燒錄 的非揮發性記憶體裝置’但是只能燒錄一次。在一種類型 的PROM中，每一記憶單元包含一熔絲（fusible link )。 使所選擇各記憶單元中之熔絲斷路或燒斷，且使其他的熔 絲保持不變，而“燒錄” p R 〇 Μ。可由製造商於製造時或製 造之後燒錄一 P R 〇 Μ ’或稍後由一購買者燒錄一 PROM。 有利之處在於：製造商可提供可由使用者燒錄的單一的 P R Ο Μ硬體設計。P R Ο Μ通常包含一個或多個外部接腳·， 用以自一外部電源接收電流，以便使熔絲斷路。 可抹除可程式唯讀記憶體（Erasable Programmable Read-Only Memory;簡稱 EPROM)是另一種非揮發性記 憶體裝置，但是可視需要而抹除並重新燒錄EPr0M。係 以電氣方式燒錄EPROM，且使用通過構裝中形成的可透 過糸外線的一石英窗之紫外線來抹除epr〇m。電氣可抹 除可程式唯讀記憶體（Electrical]y Erasable

Pi〇gi.ammab]e Read-Only Memory;簡稱 EEpR〇M)又是 另一種可以電氣方式抹除並以電氣方式重新燒錄的唯讀記 憶體。 -6- 200527437 (3) 快閃EEPROM記憶體是一種尤其常用於在該記億體 裝置被製造好且插入電子裝置之後而使用者想要增添或改 變資訊的情形下之該電子裝置。例如，快閃記憶體可讓使 用者增添個人數位助理中之聯絡人及行事曆資料項，並抹 除且重新使用儲存有用數位相機拍攝的照片之媒體卡。快 閃記憶體裝置與其他EEPROM不同之處在於：快閃記憶 體可同時抹除整個區塊的或大量的所儲存資料字組，而其 他的EEPROM只可同時抹除單一字組。因此，抹除非快 閃EEPROM中之較大的記憶體區塊是一比快閃記憶體中 之相同作業慢許多的程序。此外，快閃EEPROIV[的容量 通常要比其他類型的EEPROM記憶體裝置小。 反熔絲（a n t i - f u s e )記憶體裝置（例如包含氧化鎵或 非晶矽）是另一種PROM非揮發性記憶體裝置。係在一斷 路狀態中形成該反熔絲，且可使用高於積體電路的正常工 作供應電壓的一電壓將反熔絲燒錄爲一閉合狀態。因此， 製造反熔絲記憶體裝置的燒錄電路中之電晶體時，必須使 該等電晶體具有比傳統電晶體高的接面破壞電壓。此外， 當較新的積體電路製程技術採用較小的閘極氧化物厚度時 ，所製造的記憶體裝置需要較高的摻雜濃度，因而造成甚 至更低的接面破壞電壓。因此，反熔絲記憶體裝置成爲與 先進的製程技術較不相容。此外，某些反熔絲材料與標準 CMOS製程並不相容。 將其中包括反熔絲裝置、EPROM、及PROM的某些 非揮發性記憶體裝置稱爲“單次可程式”（〇 n e _ T i m e -7- 200527437 (4) p r 〇 g r a m m a b ] e ;簡稱 Ο T P )記憶體。可進一2 憶體細分爲具有較大的儲存元件（記憶單元） Ο TP記憶體、以及具有較小數目的記憶單元 記憶體。係將具有較少記憶單元的OTP裝置 比電路裝置的參數（例如，放置熔絲，以便短 阻插入一串電阻內，因而調整總串電阻値）， 性地儲存較少數目的無法修改之資料位元，以 片外的讀取器讀取所儲存的識別位元，而提供 一積體電路晶片。 另一類型的OTP非揮發性記憶體包含被 體電路的一內連線層中之導電熔絲儲存元件。 製程技術而定，該導電層的材料包括多晶矽、 化物。某些這類的OTP裝置包含在一上層內 形成之熔絲。其他的裝置包含在一下層內連線 之埋入熔絲。不論是在上層或下層內連線結構 ，都係將熔絲部分加入內連線結構光罩，而以 構的形成同時之方式形成熔絲。 一種技術將一雷射用來燒錄（亦即燒斷） 構層上的導電熔絲儲存兀件。係將積體電路的 要被斷路的熔絲露出，並將雷射能量引導到那 出的熔絲，以便使該等熔絲斷路。 圖1不出用來燒斷熔絲（1 〇 )及（1 2 )的 兩者的另一先前技術之電路。熔絲（} ) Μ 0 S F E T ( ] 6 )的一源極/汲極（]5 )與接地 ，將 ΟΤΡ記 陣列的那些 的那些ΟΤΡ 用於修整類 路，或將電 且用於永久 便諸如以晶 在外部識別 配置在一積 視所選擇的 金屬、或石夕 連線結構中 結構中形成 中形成熔絲 與內連線結 上內連線結 光罩作成使 些被選擇露 其中之一或 被連接於一 端之間。熔 200527437 (5) 絲（]2 )被連接於一Μ 0 S F E T ( 1 8 )的一源極/汲極（]7 )與接地端之間。M0SFET ( 1 6 )及（1 8 )的一第二源極 /汲極（1 9 )及（2 0 )被分別連接到一電壓或電流源。爲 了要燒斷熔絲（1〇 )，將一電壓Vgl施加到M0SFET ( ] 6 )的一閘極（2 1 )，而導通Μ 0 S F E T ( 1 6 )，且讓大電流 自該電壓或電流源流經源極/汲極（1 9 )、該 M0SFET 的通道、及源極/汲極（1 5 )，並流經熔絲（1 0 )，而使 熔絲材料斷路。係將一導通電壓施加到M0SFET ( 18 )的 一閘極（22 )，而以一類似之方式經由M0SFET ( 18 )將 熔絲（12 )燒斷。燒斷熔絲（1 〇 )及（或）（1 2 )所需的 電流通常大約爲10製 50毫安，因而需要使用較大的 M0SFET。這些電晶體佔用大約1,0 00平方微米的面積， 而閘極寬度大約爲5 0 0微米。因爲此種電晶體的較大尺寸 ，所以M0SFET (16)及（18)的製造成本高於在大部分 的積體電路裝置中製造出來的較小的M0SFET之製造成 本。 【發明內容】 本發明揭示了 一種使一積體電路熔絲斷路的裝置。該 裝置是回應一電流並可被控制進入斷路及導通狀態的一大 量（bulk )半導體裝置。回應該導通狀態，電流流經該大 量半導體裝置及該熔絲，而使該熔絲斷路。回應骸斷路狀 態’禁止電流流經該大量半導體裝置及該熔絲，因而使該 熔絲不會斷路。 -9 - 200527437 (6) 本發明也揭示了一種以可控制之方式使電流流經與熔 絲串聯的一大量半導體裝置。該大量半導體裝置包含複數 個半導體pn接面。對該等複數個半導體pn接面施加順向 偏壓時，可使電流經由該大量半導體裝置而流到該熔絲， 以便使該熔絲斷路。對該等複數個半導體pn接面中之至 少一個半導體ρ η接面施加逆向偏壓時，可禁止電流流經 該大量半導體裝置，因而將該熔絲保持在一閉合狀態。 【實施方式】 在詳細說明根據本發明而燒錄單次可程式熔絲的特定 方法及裝置之前，我們應注意到本發明主要屬於一些元件 及製程步驟的一種新穎且不顯著的組合.。因此，在圖式中 係以傳統的元件及製程步驟代表本發明的特徵，而該等圖 式中只示出與本發明有關的那些特定細節，以便不會以熟 習此項技術者在爹閱本發明的說明之後易於了解的細節模 糊了本發明的揭示事項。 鬧流體（也被稱爲矽控整流器（Sincon-Conuolled Rectifier’簡稱SCR)是一種四層的pnpn裝置，具有其 中包括一陽極、一陰極、及一或二個閘極的四個端子。圖 2A以示意圖示出一個三端子閘流體（23 )。當（被連接 到一陽極端（2 4 A )的）一陽極（2 4 )之電位相對於（具 有一陰極端（2 5 A )的）一陰極（2 5 )爲正時，被施加到 —閘極（26 )(經由一閘極端（26a ))的一較短持續時 間且較小電流量的觸發電流脈波使該閘流體導通，而在陽 -10- 200527437 (7) 極（24 )與陰極（25 )之間傳導電流。在該傳導狀態牛 該閘流體電變爲一整流器。傳導電流在閘極端（2 6 A ) 的觸發電流之後減少到零。只有在流經陽極（2 4 )與陰 (2 5 )之間的電流低於一保持電流値時，該閘流體才f 路。因爲係經由材料大量載送電流，而不是如同 MOSFET中係經由一表面區域載送電流，所以閘流體遲 具有比MOSFET大的電流範圍。 圖3中示出其中包含一第二閘極（28)(及一閘極 (28A ))的一個四端子閘流體（27 )。可以極性與被 加到閘極（2 6 )的電流脈波的極性相反之一電流脈波施 到閘極端（28A )，而協助將閘流體（27 )觸發到導通 態。使用一或二個閘極的閘流體之作業是此項技術中習 的。 圖4示出一典型的閘流體電壓/電流特性曲線。係 裝置電流繪製在垂直軸上，且係將陽極-陰極電壓繪製 水平軸上。當將一電壓施加到該閘流體的兩端時，pll 面（3 〇 )及（3 1 )被施加順向偏壓，且^ p接面（3 2 ) 施加逆向偏壓。請參閱圖2 A，被施加逆向偏壓的接面 J 2 )保持該閘流體（2 3 )兩端之間的電壓，而以小的傳 電流將閘流體（2 3 )維持在一高電阻値狀態。圖4中係 自原點到被標示爲V_b】〇ck—】的一點之一條線示出該狀 。當增加裝置電壓時，三端子閘流體（23 )保持在高電 値狀恶到該電壓到達v —bl〇ck_l爲止，此時np接面（ )被破壞’且該裝置進入突崩傳導。如圖4所示，該閘 上 極 斷 在 常 端 施 加 狀 知 將 在 接 被 ( 導 以 況 阻 32 流 -11 - 200527437 (8) 體的電壓在突崩傳導中降到一値v_hold。一旦處於該工 作點之後’在極小的電壓改變下’該鬧流體的電流即會增 加。因此，閘流體（2 3 )鎖定到一低電阻値狀態，且只要 該閘流體的端電壓保持在大於 v —hold ’即可維持該低電 阻値狀態。如果該電壓降到低於 V_hold ’則該閘流體將 會切換回到一斷路狀態。 如圖4的特性曲線所示，當將電荷注入閘流體（2 3 ) 的np接面（32 )時，會將閉塞電壓自 V_bl〇Ck_l降低到 V_block_trigger。因此，被注入的電荷將在一較低的電壓 下將該閘流體觸發到傳導狀態。當應用到本發明的揭示事 項時，選擇一觸發電壓的能力可將所選擇的各閘流體觸發 到一低電阻値狀態，以便使電流只通過需要被燒斷以便燒 錄一 0TP裝置的各熔絲。亦可根據本發明的揭示事項而 將諸如閘流體（2 7 )等的一個四端子的閘流體用來燒斷 0TP裝置的熔絲。 圖2 B中示出一傳統的C Μ 0 S結構，其中包括一 η型 電晶體形成區（34)及一 ρ型區或基材（36)。在η型電 晶體形成區（34)內形成一 ρ +區（37)及一 η +區（38) 。在該ρ型區或基材（36)內形成一 ρ +區（39)及一 η + 區（40 )。係以箭頭（42A-42D )指示將圖2Β之摻雜區 對映到圖2Α之等閘流體裝置層。因此，係在製造一傳統 的CMOS裝置期間形成一閘流體。根據本發明的揭示，係 爲一 0 τ p裝置中之每一熔絲製造一 C Μ 0 S裝置。將一閘 極觸發電流施加到所選擇的閘流體之閘極端時，會使適當 -12 - 200527437 (9) 的熔絲斷路，而燒錄該〇 T P裝置。 圖5示出分別具有所示的四個摻雜p型或η型區之兩 個閘流體（5 0 )及（5 2 )。閘流體（5 0 )的一Ρ型區（5 4 )及闊流體（52)的一 ρ型區（56)被連接到一電壓源。 在另一實施例中，係以一電流源取代該電壓源。一 MOSFET ( 60 )的一源極/汲極端（58 )(其中該 MOSFET ( 60 )係以一選通裝置之方式工作）被連接到閘 流體（5 0 )的一 η型區（62 )(亦即，一第一閘流體閘極 端）。Μ 0 S F Ε Τ ( 6 0 )的一源極/汲極端（6 4 )被連接到 接地端。 -MOSFET ( 66 )的一源極/汲極端（65)(其中該 MOSFET ( 66 )係以一選通裝置之方式工作）f被連接到閘 流體（5 0 )的一 ρ型區（6 8 )(亦即，一第二閘流體閘極 端）。MOSFET ( 66 )的一源極/汲極端（70 )係回應一 觸發電壓rigger。 MOSFET ( 60 )及（66 )的閘極端（7 ].)及（7 2 )係 分別回應一選擇電壓 V_Se】_2。一熔絲（74 )被連接到閘 流體（5 0 )的一 η型區（7 6 ) 因此，Μ 0 S F Ε Τ ( 6 0 )的源極-通道-汲極電路回應閘極端 (7 1 )上的電壓，而將η型區（6 2 )連接到接地端。同樣 地，Μ〇S F Ε Τ ( 6 6 )的源極-通道-汲極電路回應閘極端（ 72 )上的電壓，而將ρ型區（68 )連接到\/」1^§£1·。 一 Μ 0 S F Ε Τ ( 8 0 )的一源極/汲極端（7 8 )被連接到 閘流體（5 2 )的一η型區（8 2 )(亦即，一第一閘流體閘 -13- 200527437 (10) 極端）。Μ 0 S F Ε Τ ( 8 0 )的一源極/汲極 到接地端。一 Μ 0 S F E T ( 8 8 )的一源極/ 連接到閘流體（5 2 )的一· ρ型區（9 0 )( 流體閘極端）。M0SFET ( 88 )的一源極 係回應一觸發電壓V _ t r i g g e r。 MOSFET ( 80 )及（88)的閘極端（ 分別回應一選擇電壓 V_Sel__l。一熔絲（ 地端與閘流體（5 2 )的一 η型區（1 〇 〇 MOSFET ( 80 )的源極-通道-汲極電路回 上的電壓，而將η型區（8 2 )連接到接 MOSFET (88)的源極-通道-汲極電路回 上的電壓，而將ρ型區（90 )連接到V —tr 係根據本發明的揭示，選擇性地將閘 52 )觸發到一低電阻値狀態（藉由選 MOSFET (60)、（66)、 （80)及（88 使電流自電壓源通過將要被燒斷或斷路的 絲（7 4 )及（或）（98) 〇 在根據本發明的一實施例中，該電壓 閘流體（5 0 )的V — h ο 1 d，但低於v b 1 c V 一 s e 1 _ ](在一實施例中，v — s e】—}大約爲 到MOSFET ( 80 )及（88 )的閘極端（94 將一順向偏壓施加到np接面（82/90 )。 及（8 8 )導通，且v —tri gger電壓將順向倔 面（82/90)。閘流體（52)現在處於一《 端（8 6 )被連接 汲極端（8 6 )被 亦即，一第二閘 /汲極端（92 ) 94 )及（96 )係 9 8 )被連接於接 )之間。因此， 應閘極端（94 ) 地端。同樣地， 應閘極端（96 ) i g g e r ° 流體（5 0 )或（ 通裝置（亦即 ))的作業）， 熔絲，而燒斷熔 源的電壓係高於 。將一電壓 3 · 3伏特）施加 )及（96)，而 MOSFET ( 80 ) 〖壓施加到pn接 £電阻値狀態， -14 - 200527437 (11) 且電流自該電壓源流經閘流體（5 2 )及熔絲（9 8 )，而燒 斷熔絲（98 )。如果此時並無任何閘極電壓施加到 Μ 0 S F E T ( 6 0 )及（6 6 )，則閘流體（5 0 )保持在一高電 阻値狀態 且熔絲（74 )保持在一閉合狀態。 如圖所不將電壓V — s e 1 — 1或V __ s e 1 _ 2施加到所有的 MOSFET(60)、 （66)、 （80)、及（88)而將閘流體 (5 0 )及（5 2 )驅動到傳導狀態，即可使熔絲（μ )及（ 98 )斷路。要使熔絲（74 )斷路但將熔絲（98 )保持在一 閉合狀態時，將電壓V — s e I _ 2分別施加到μ 0 S F E T ( 6 0 ) 及（66)的閘極（71)及（72)，同時使m〇SFET(80) 及（8 8 )保持在一斷路狀態。要使熔絲（9 8 7 4 )斷路但將 熔絲（7 4 )保持在一閉合狀態時，將電壓V _ s e 1 _ 2分別施 加到 MOSFET ( 80)及（88)的閘極（94)及（96)，同 時使MOSFET ( 60 )及（66 )保持在一斷路狀態。 在圖5所示之實施例中，所有四個Μ Ο S F E T ( 6 0 )、 (66 ) 、 （ 80 )、及（88 )都是以正閘極（作用高位準） 信號V — sel_2或V_sel_l啓動的Ν通道MOSFET。在並未 示出的另一實施例中，Μ 0 S F E T ( 6 6 ) 、 （ 8 8 )是以與閘 極信號V_se匕2或V_sel_l互補的（作用低位準）信號啓 動的 P通道 MOSFET。在並未示出的又一實施例中， MOSFET ( 60)、 （66)、 （ 8 0 )、及（8 8 )是以與閘極 信號V _ s e匕2或V _ s e 1 _ ]互補的（作用低位準）信號啓動 的P通道Μ〇S F E 丁。 -15- 200527437 (12) 在圖5所示之實施例中，係將Μ〇S F E T ( 6 0 ) 、 ( 66 )、（8 0 )、及（8 8 )分別選通到一導通狀態，而控制閘 流體（50)及（52)。因爲MOSFET(60)及（66)被連 接到閘流體（5 0 )的第一及第二閘流體閘極端，所以選通 MOSFET ( 60 )及（66 )時，將一電壓施力口到 pn接面（ 6 8/62 )的兩端，而將閘流體（50 )導通。在另一實施例 中，閘流體（50 )包括單獨由MOSFET ( 66 )控制的一個 三端子裝置。同樣地，如果閘流體（5 2 )是一個三端子裝 置，貝MOSFET ( 88 )可單獨控制閘流體（52 )的傳導狀 態。在該實施例中，並未設有MOSFET ( 60 )及（80 )。 在另一實施例中，要使所選擇的熔絲（74 )及（或） 熔絲（9 8 )斷路時，使圖5所示之電壓源保持在零伏特， 且並不施加觸發電壓 V —trigger，而是將MOSFET (60) 及（6 6 )選通到一導通狀態，將大小足以將順向偏壓施加 到閘流體（5 0 )的η p接面（6 2 / 6 8 )的一電壓脈波施加到 ηρ接面（62/6 8 )。該電壓脈波造成少數載子被注入ρη接 面（62/68 )，且當該脈波終止時，已有足夠的少數載子 注入閘流體（50 )，而在由少數載子存活期間（大約爲若 千毫秒）決定的持續時間中將閘流體（5 0 )保持在一傳導 狀態。而在一傳導狀態時，自該電壓源將高於 V_hold及 V_block_trig但低於V_b】ock_l的一電壓施加到閘流體（ 5 0)。於回應時，閘流體（5 0 )立即切換到低電阻値狀態 ，且自該電壓源流經閘流體（5 0 )的電流將熔絲（7 4 )燒 斷。 -16- 200527437 (13) 有利之處在於：根據本發明而實施閘流體（5 〇 )或（ 5 2 )所需之面積小至5 0平方微米，而與先前技術比較時 ，實現了熔絲燒錄電路的面積大爲減少的成果。雖然已使 用一 ρηρη閘流體而解說了本發明，但是亦可替代性地採 用一 ηρηρ閘流體。 在本發明的一實施例中，圖6所示之一記憶體陣列（ 1 2 0 )包含複數個可定址列（1 2 2 )及複數個可定址行（ 1 2 4 )。將一記憶單元（1 2 6 )配置在每一該等複數個列（ 122 )及行（124 )的交叉處。每一記憶單元（126 )進— 步包含諸如圖5所示閘流體（5 〇 )的一閘流體（或另一種 大量半導體裝置）、相互配合作業的MOSFET(60)及（ 66 )、以及諸如圖5所示的熔絲（74 )之一熔絲。可根據 本發明的揭不使熔絲（74 )斷路，而燒錄每一記憶單元（ 126)。或者，將熔絲（74 )保持在一閉合狀態。因此， 可使與某些記憶單元（】2 6 )相關聯的熔絲斷路，同時將 其他的記憶單元（1 2 6 )保持在閉合狀態，而燒錄記億體 陣列（1 2 0 )，以便儲存資料。 已說明了一種用來使積體電路中之熔絲燒斷或斷路的 方法及裝置。雖然已解說及討論了本發明的特定應用及例 子’但是本發明所揭示的原理提供了以各種方式及各種結 構來貫ί也本發明的一基礎。在本發明的範圍內可以有許多 變化。本發明只受限於最後的申請專利範圍。 【圖式fe早說明〕 - 17 - 200527437 (14) 若參閱對前文中對本發明之詳細說明，並配合各附圖 ’將可易於了解本發明前述的特徵及其他特徵，而在這 附圖中，相同的代號參照到所有不同圖式中之相同的部分 。該等圖式並不必然按照比例’而將重點放在對本發明原 理的解說。 圖1示出用來燒斷單次可程式熔絲一先前技術之電路 〇 圖2 A是一個三端子閘流體之一示意圖，以及圖2 B 是在一積體電路中形成的一閘流體之〜橫斷面圖。 圖3是一個四端子閘流體之一示意圖。 圖4不出一傳統的閘流體之電壓/電流特性曲線。 圖5是用來根據本發明的揭示而燒錄一 〇 τ p裝置的 一鬧流體之一不意圖。 圖6是據本發明的揭示而建構的一記憶體陣列之一示 意圖。 [主要元件符號說明】 1 0，1 2，7 4，9 8 1 5 ; 1 7 1 6 , ] 8 5 6 0,6 6 5 8 0 5 8 8 1 9，2 0 2 1,22 熔絲 源極/汲極 金屬氧化物半導體場效 電晶體 第二源極/汲極 閘極 三端子閘流體 -18- 200527437 (15) 24 24 A 25 25 A 26 陽極 陽極端 陰極 陰極端 閘極 26 A 5 2 8 A57 1，72,94,96 27 28 30?3 1 32 34 3 6 3 7,39 3 8?40 42 A-42D 50,52 5 4 ? 5 6 5 6 8 ; 9 0 5 8,64,6 557 0,7 8;8 4,8 6,9 2 6257 6;82, 1 00 1 20 1 22 ]24 126 閘極端 四端子閘流體 第二閘極 pn接面 np接面 η型電晶體形成區 基材 Ρ +區 η +區 閘流體裝置層 閘流體 Ρ型區 源極/汲極端 η型區 記憶體陣列 可定址列 可定址行 記憶單元

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Claims (1)

1. 200527437 (1) 十、申請專利範圍 1 . 一種可控制地使電流通過〜積體電路熔絲而使該積 體電路熔絲斷路之裝置，包含： 一可控制的大量半導體元件； 用來控制該大量半導體元件的一導通狀態之一元件； · 以及 _ 其中電流係回應該大量半導體元件的該導通狀態而流 經該熔絲，而使該熔絲斷路。 Φ 2.如申請專利範圍第1項之裝置，其中該大量半導體 元件包含一閘流體。 3 .如申請專利範圍第2項之裝置，其中該閘流體包含 用來形成三個半導體接面的四個交替改變摻雜類型之摻雜 1¾ ° 4 ·如申請專利範圍第3項之裝置，進一步包含一偏壓 ，其中該等四個摻雜區包含分別被該偏壓施加順向偏壓的 一第一及第二半導體接面、以及在該第一與該第二接面之 鲁 間的一第三半導體接面，其中當該半導體元件處於該導通 狀態時，該第三半導體接面被施加順向偏壓，且該該半導 體元件處於一斷路狀態時’該第三半導體接面被施加逆向 _ 偏壓。 - 5 .如申請專利軺圍弟4項之裝置，其中用來控制該大 ' 量半導體兀件的該導通狀態之該元件對該第三半導體接面 施加順向偏壓。 6 .如申請專利$§圍弟]項Z裝置，其中該大量半導體 - 20- 200527437 (2) 元件包含在一半導體基材中形成的一第一、一 第三摻雜區，且其中該半導體基材包含該大量 的一第四摻雜區。 7.如申請專利範圍第6項之裝置，其中該 包含在一第二摻雜劑類型的一壁中形成的一第 型之一摻雜區，且其中該第二區包含該第二摻 該壁，且其中該第三區包含一第一摻雜劑類型 ，且其中該第四區包含在該基材區中形成的該 類型之一摻雜區。 8 .如申請專利範圍第6項之裝置，其中在 件的一斷路狀態中，在該第一與該第二摻雜區 面被施加順向偏壓，在該第三與該第四摻雜區 面被施加順向偏壓，且在該第二與該第三摻雜 接面被施加逆向偏壓。 9 .如申請專利範圍第6項之裝置，其中在 件的一導通狀態中，在該第二與該第三摻雜區 面被施加順向偏壓。 1 0 .如申請專利範圍第〗項之裝置，其中 體元件包含在一 CMOS半導體元件中形成的若 且該裝置進一步包含第一、第二、第三、及第 且其中該第一摻雜區包含在一第二摻雜劑類型 成的一第一摻雜劑類型的一摻雜區，且其中該 該壁，且其中該第三區包含一第一摻雜劑類型 ，且其中該第四摻雜區包含在該基材區中形成 第二X 及一 半導體元件 第一摻雜區 一摻雜劑類 雜劑類型的 的一基材區 第二摻雜劑 該半導體元 之間的一接 之間的一接 區之間的一 該半導體元 之間的一接 該大量半導 干摻雜區， 四摻雜區， 的一壁中形 第二區包含 的一基材區 的一第一摻 -21 - 200527437 (3) 雜劑類型之一摻雜區。 η .如申請專利範圍第1項之裝置，其中用來控制該 大量半導體元件的該導通狀態之該元件包含一 MOSFET。 1 2 ·如申請專利範圍第！ 1項之裝置，其中當該大量半 導體元件處於一斷路狀態時，該大量半導體元件的一 ρη 接面被施加逆向偏壓，且其中可控制該Μ〇S F Ε Τ對該ρ η 接面施加順向偏壓，以便將該大量半導體元件切換到該導 通狀態。 1 3 ·如申請專利範圍第1 2項之裝置，其中該MOSFET 包含一閘極端，回應一觸發電壓的一第一源極/汲極端、 以及被連接到該ρ η接面的一摻雜區之一第二源極/汲極 .端’且其中該Μ Ο S F Ε Τ係回應被施加到該閘極端的一信 號而導通，而回應該觸發電壓被施加到該ρ η接面的該摻 雜區，而將順向偏壓施加到該ρ η接面。 1 4 ·如申請專利範圍第1項之裝置，其中用來控制該 大量半導體兀件的該導通狀態之該元件包含一第一及一第 二 MOSFET。 ]5 .如申請專利範圍第1 4項之裝置，其中當該大量半 導體元件處於一斷路狀態時，該大量半導體元件的一 ρΐΊ 接面被施加逆向偏壓，且其中可控制該第一及該第二 Μ 0 S F Ε Τ對該ρ η接面施加順向偏壓，以便將該大量半導 體元件切換到該導通狀態。 1 6 .如申請專利範圍第〗5項之裝置，其中該第一 ΙΜ〇S F Ε Τ包含一閘極端，回應—觸發電壓的—第一源極/ -22- 200527437 (4) 汲極端、以及被連接到該pn接面的一第一摻雜區之一第 二源極/汲極端，且其中該第二MOSFET包含一閘極端 ，被連接到接地端的一第一源極/汲極端、以及被連接到 該pn接面的一第二摻雜區之一第二源極/汲極端，且其 中該第一及該第二MOSFET係回應被施加到該第一及該 第二 MOSFET的該閘極端的一信號而導通，而回應該觸 發電壓被施加到該pn接面的該第一摻雜區且該pn接面的 該第二摻雜區被連接到接地端，而將順向偏壓施加到該 pn接面。 1 7 · —種選擇性地控制電流流經一積體電路熔絲之裝 置，包含： 以可控制之方式回應該電流之一閘流體； 被串聯到該閘流體之一熔絲；以及 用來將該閘流體切換到一導通狀態之一元件，其中當 在該導通狀態時，該閘流體係回應該電流，而使電流流經 該熔絲，且其中該熔絲回應該電流而斷路。 1 8 .如申請專利範圍第1 7項之裝置，其中該閘流體包 含具有相反的摻雜劑類型的一第一及一第二摻雜區，用以 在該弟一與該弟一慘雜區之間形成一第一半導體接面，且 該閘流體進一步包含具有相反的摻雜劑類型的一第三及〜 第四摻雜區，用以在該第三與該第四摻雜區之間形成一第 二半導體接面，且其中該第二與該第三摻雜區之間形成〜 第三半導體接面，且其中當該第一、該第二、及該第三半 導體接面被施加順向偏壓時，該閘流體係處於一導通狀態 - 23 - 200527437 (5) ，且其中當該第三半導體接面被施加逆向偏壓時，該閘流 體係處於一斷路狀態。 1 9 ·如申請專利範圍第1 8項之裝置，進一步包含〜偏 壓，其中該第一及該第三半導體接面被該偏壓施加順向偏 壓。 2 0 ·如申請專利範圍第1 8項之裝置，其中用來將該閘 流體切換到一導通狀態的該元件對該第三半導體接面施加 順向偏壓。 2 1 ·如申請專利範圍第1 8項之裝置，其中用來將該閘 流體切換到該導通狀態的該元件包含一MOSFET。 2 2 .如申請專利範圍第2 1項之裝置，其中可控制該 Μ Ο S F E T對該第三半導體接面施加順向偏壓，以便將該閘 流體切換到該導通狀態。 23.如申請專利範圍第22項之裝置，其中該MOSFET 包含一閘極端，回應一觸發電壓的一第一源極/汲極端、 以及被連接到該第二及該第三摻雜區的其中一個摻雜區之 一第二源極/汲極端，且其中該 Μ Ο S F Ε 丁係回應被施加 到該閘極端的一信號而導通，而回應該觸發電壓被施加到 該第二及該第三摻雜區中之一個摻雜區，而將順向偏壓施 加到該第三半導體接面。 2 4 .如申請專利範圍第]8項之裝置，其中用來控制該 大量半導體元件的該導通狀態之該元件包含一第一及一第 二 MOSFET。 2 5 .如申請專利範圍第2 4項之裝置，其中該第一 -24- 200527437 (6) Μ〇S F E T包含一閘極端，回應一觸發電壓的一第 汲極端、以及被連接到該第二摻雜區之一第二源 端，且其中該第二 MOSFET包含一閘極端，被 地端的一第一源極/汲極端、以及被連接到該第 之一第二源極/汲極端，且其中該第一及該第二 係回應被施加到該第一及該第二MOSFET的該 一信號而導通，而回應該觸發電壓被施加到該第 且該第三摻雜區被連接到接地端，而將順向偏Κ 第三半導體接面。 2 6 .如申請專利範圍第1 7項之裝置，其中該 含在一半導體基材中形成的一第一、一第二、及 雜區，且其中該半導體基材包含該閘流體的一第 〇 2 7 ·如申請專利範圍第2 6項之裝置，其中該 區包含在一第二摻雜劑類型的一壁中形成的一第 類型之一摻雜區，且其中該第二區包含該第二摻 的該壁，且其中該第三區包含一第一摻雜劑類型 區，且其中該第四摻雜區包含在該基材區中形成 摻雜劑類型之一摻雜區。 2 8 .如申請專利範圍第 2 7項之裝置，其[ C Μ Ο S半導體元件中形成該第一、該第二、該第 第四摻雜區。 2 9 . —種記憶體陣列，包含： 複數個可定址的列； 一源極/ 極/汲極 連接到接 三摻雜區 MOSFET 閘極端的 —ί參雜區 施加到該 閘流體包 一第三摻 四摻雜區 第一摻雜 一摻雜劑 雜劑類型 的一基材 的該第二 中係在一 三、及該 -25- 200527437 (7) 複數個可定址的行； 在每一列及行的一交叉點上之一記憶單元； 其中每一記憶單元包含： 一積體電路熔絲； 用來使該積體電路熔絲斷路之裝置，該裝置進一步包 含： 一電流源； 一可控制的大量半導體元件；以及 其中電流係回應該大量半導體元件的一導通狀態而流 入該熔絲，而使該熔絲斷路。 3 0 . —種可控制地使電流流經與一積體電路熔絲串聯 的一大量半導體元件而使該熔絲斷路之.方法，.其中該大量 半導體元件包含複數個半導體pn接面，該方法包含下列 步驟 : 對該等複數個半導體pn接面施加順向偏壓，以便讓 電流經由該大量半導體元件而流到該熔絲，而使該熔絲斷 路；以及 對該等複數個半導體pn接面中之至少一個半導體pn 接面施加逆向偏壓，以便禁止電流流經該大量半導體元件 ，而將該熔絲保持在一閉合狀態。 3 1 .如申請專利範圍第3 0項之方法，其中施加順向偏 壓之該步驟進一步包含下列步驟： 將一Μ 0 S F E T切換到一導通狀態，其中該Μ Ο S F E 丁 被連接到被施加逆向偏壓的該半導體ρη接面之一摻雜區 - 26 - 200527437 (8) ;以及 糸空由該MO SFET將一順向偏壓施加到該摻雜區。 3 2 .如申請專利範圍第3 〇項之方法，其中該大量半導 體元件包含一閘流體。 3 3 . —種形成一熔絲以及用來使一半導體基材中之該 溶絲斷路的一大量半導體元件之方法，包含下列步驟： 以一第一摻雜劑類型摻雜該半導體基材； 在該基材中形成一第二摻雜劑類型的一壁； 在該壁中形成該第一摻雜劑類型的一第一摻雜區； 在該基材中形成該第二摻雜劑類型的一第二摻雜區； 其中該基材、該壁、該第一摻雜區、及該第二摻雜區 形成該大量半導體元件； 在該基材之上形成一個或多個導電內連線層； 在該等一個或多個導電內連線層中之一導電內連線層 中形成該熔絲；以及 使該熔絲在電氣上與該大量半導體元件串聯。 3 4 ·如申請專利範圍第3 3項之方法，進一步包含下列 步驟： 對該基材、該壁、該第一摻雜區、及該第二摻雜區形 成的各半導體接面施加順向偏壓；以及 使電流經由被施加順向偏壓的該等半導體接面而流到 該溶絲’以便使該溶絲斷路。 3 5 .如申請專利範圍第3 4項之方法，進一步包含下列 步驟：對該基材、該壁、該第一摻雜區、及該第二摻雜區 -27- 200527437 (9) 形成的該等半導體接面中之至少一個半導體接面施加逆向 偏壓，以便使電流不會經由該大量半導體元件流到該溶絲 ，而使該熔絲保持在一閉合狀態。

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