KR20050032004A

KR20050032004A - 1회 프로그램 가능 메모리 디바이스를 프로그래밍하는장치 및 방법

Info

Publication number: KR20050032004A
Application number: KR1020040077945A
Authority: KR
Inventors: 싱흐란비르; 맥파틀랜드리차드제이.; 코흐러로스에이.
Original assignee: 에이저 시스템즈 인크
Priority date: 2003-09-30
Filing date: 2004-09-30
Publication date: 2005-04-06
Also published as: JP2005109480A; CN1604233A; US20050070052A1; US7002829B2; EP1521270A2; TW200527437A

Abstract

반도체 기판 상에 형성되는 퓨즈를 개방하는 방법 및 장치가 기술된다. 상기 장치는, CMOS 디바이스 영역들에서 형성되고, 상기 퓨즈를 개방하기 위해, 전류가 상기 사이리스터를 통과하여 상기 퓨즈까지 흐르게는 것을 허용하는 하나 또는 2개 제어 단자들을 구비하는 사이리스터를 포함한다.

Description

1회 프로그램 가능 메모리 디바이스를 프로그래밍하는 장치 및 방법{Apparatus and method for programming a one-time programmable memory device}

본 발명은 통상적으로 집적 회로 메모리 디바이스에 관한 것으로, 구체적으로는 1회 프로그램 가능 비휘발성 메모리 디바이스들을 프로그래밍하는 방법 및 장치에 관한 것이다.

디지털 데이터를 저장하는 메모리 디바이스들은 오늘날의 컴퓨터들, 오토모빌, 셀 전화들 및 미디어 정보 카드들에 많다. 비휘발성 메모리로 칭해지는 이러한 메모리 디바이스들 또는 기억 엘리먼트들 중 어떤 것은 파워가 디바이스로부터 제거되는 경우 기억된 디지털 데이터를 보존한다. 예를 들면, 비휘발성 메모리 인스트럭션들은 부트-업(boot-up) 처리 동안에 컴퓨터에 명령하고, 셀룰러 전화의 호출들을 송신 및 수신하는 데이터 및 인스트럭션들을 저장한다. 마이크로웨이브 오븐들에서 심지어는 산업 기계까지 모든 타입들의 전자 제품들은 이러한 비휘발성 기억 엘리먼트들에 그들의 동작 인스트럭션들을 저장한다. 어떤 비휘발성 메모리 디바이스들은, 새로운 데이터에 의해 오버라이팅되는 이전에 저장된 정보와 함께 다중 프로그래밍 능력을 제공한다. 다른 비휘발성 디바이스들은 단지 1회 프로그래밍 가능성만을 제공한다.

다른 종류의 메모리 디바이스들, 휘발성 메모리 디바이스들은 파워가 제거된 경우 저장된 정보를 손실한다. 동적 랜덤 액세스 메모리들(DRAM) 및 정적 랜덤 액세스 메모리들(SRAM)은 휘발성 기억 엘리먼트들의 2가지 타입들이다.

판독 전용 메모리(ROM)는 영구 데이터 기억 비휘발성 메모리의 한 타입이다. 일단 ROM 디바이스에 저장되면, 데이터는 오버라이팅되거나 또는 다르게 변경될 수 없다. ROM은 선택된 메모리 셀들에서 영구적 전기 접속들을 행함으로써 그 제조동안 "프로그래밍" 된다. ROM이 설계 단계 동안에 프로그래밍되기 때문에, 기억된 정보는 ROM 집적 회로를 다시 설계해서만 변경될 수 있다.

프로그램 가능 판독 전용 메모리(PROM)은 제조 후에 프로그램 가능한 비휘발성 디바이스이지만, 한번만 프로그램 가능하다. PROM의 한 타입에서, 각각의 메모리 셀은 가변 연결을 포함한다. PROM은 다른 연결들이 본래대로 남아 있는 동안에 선택된 셀에서 가변 연결을 개방 또는 블로잉(blowing)함으로써 "프로그래밍"된다. PROM은 제조자에 의한 제조동안 또는 그 이후에, 또는 구매자에 의해 나중에 프로그래밍될 수 있다. 바람직하게는, 제조자들은 사용자-프로그램 가능한 싱글 PROM 하드웨어 설계를 제공할 수 있다. 통상적으로, PROM은 가변 연결들을 개방하기 위해 외부 소스로부터 전류를 수신하기 위한 하나 또는 그 이상의 외부 핀들을 포함한다.

소거 가능 프로그램 가능 판독 전용 메모리(EPROM)는 다른 비휘발성 메모리 디바이스이지만, EPROM은 원하는 경우에 소거 및 다시 프로그래밍될 수 있다. EPROM은 패키지에 형성된 자외선-투과 가능 석영 윈도를 패싱(passing)하는 자외선을 이용하여 전기적으로 프로그래밍되고 소거된다. EPROM은 프로그래밍될 수 있는 판독 전용 메모리의 다른 형태이지만, 전기적으로 소거되고 전기적으로 다시 프로그래밍된다.

플래시 EPROM 메모리는 전자 디바이스들에 특히 널리 보급된 EEPROM 비휘발성 메모리의 한 타입이며, 사용자는 메모리 디바이스가 전자 디바이스에 조립되고 삽입된 후에 정보를 부가 또는 변경하고 싶어한다. 예를 들면, 플래시 메모리는 사용자가 개인용 정보 단말기에 어드레스 및 캘린더 엔트리들을 부가하고, 디지털 카메라로 찍힌 사진들을 저장하는 미디어 카드들을 소거 및 재-사용할 수 있다. 플래시 메모리 디바이스들은, 플래시 메모리에서 전체 블랭크들 또는 대복수의 기억 데이터 워드들이 동시에 소거되는 것이 허용되고, 반면에 다른 EEPROM 디바이스들에서는 단지 싱글 워드들의 동시 소거만이 허용된다는 점에서 다른 EEPROM 디바이스들과 상이하다. 따라서, 넌-플래시 EEPROM에서의 많은 메모리 블록 소거는 플래시 메모리에서의 동일 동작 보다 훨씬 느리게 처리된다. 또한, 플래시 EEPROM은 EEPROM 메모리 디바이스들의 다른 타입들 보다 통상적으로 소형이다.

안티-퓨즈(예를 들면, 산화 갈륨 또는 비결정 실리콘을 포함)는 다른 PROM 비휘발성 메모리 디바이스이다. 안티-퓨즈는 개방 상태에 형성되고, 집적 회로들의 정상 동작 공급 전압 보다 더 높은 전압을 이용하여 폐쇄 상태로 프로그래밍될 수 있다. 따라서, 안티-퓨즈 디바이스의 프로그래밍 회로의 트랜지스터들은 종래 트랜지스터 보다 더 높은 접합 차단 전압들로 제조되어야 한다. 또한, 보다 더 새로운 집접 회로 공정 기법들이 감소된 산화 게이트 두께를 사용함에 따라, 제조된 디바이스들은 보다 높은 웰 도핑 레벨(well doping level)들을 요구하며, 그것은 훨씬 낮은 접합 차단 전압들을 초래하게 된다. 따라서, 안티-퓨즈 디바이스들은 진보된 공정 기법들과 보다 덜 호환적이게 된다. 또한, 안티-퓨즈 재료들 중 어떤 것은 표준 CMOS 제조 공정들과 호환적이지 못하다.

어떤 비휘발성 메모리 디바이스들은 안티-퓨즈 디바이스들, EPROM'들 및 PROM'들을 포함하는 "1회 프로그램 가능(OTP)" 메모리로 칭해진다. 또한, OTP 메모리는 비교적 많은 어레이들의 기억 엘리먼트들(셀들)을 가지는 것과 비교적 적은 수의 셀들을 가지는 것으로 세분될 수 있다. OTP 디바이스들은 아날로그 회로 디바이스 파라미터들을 트리밍하고(예를 들면, 퓨즈들은 저항기들의 일련 스트링 내에 저항기들을 단락 또는 삽입하도록 배치되며, 그것에 의해 전체 스트링 저항을 조절하게 된다), 예를 들면 오프-칩 판독기를 이용하여 기억된 식별 비트들을 판독함으로써 집적 회로 칩의 외부 식별을 제공하기 위해, 비교적 적은 수의 전혀 변경 가능하지 않은 데이터 비트들을 영구적으로 저장하는 데 유용하다.

다른 타입의 OTP 비휘발성 메모리는 집적 회로의 상호 접속 층에 배치되는 도전성 퓨즈 기억 엘리먼트들을 포함한다. 선택된 공정 기법에 따라서, 도전 층의 재료는 폴리실리콘, 금속 또는 규소 화합물을 포함한다. 이러한 OTP 중 어떤 것은 상부 층 상호 접속 구조(upper layer interconnect structure)에 형성되는 퓨즈를 포함한다. 다른 디바이스들은 보다 낮은 레벨 상호 접속 구조에 형성된 퓨즈를 포함한다. 상부 또는 하부 레벨 상호 접속 구조들에 형성되는지 간에, 퓨즈는 상호 접속 구조 마스크에 퓨즈 특징들을 부가함으로써 상호 접속 구조의 형성과 일치되게 형성된다.

어떤 방법에서는 상호 접속 구조의 정상 층의 도전성 퓨즈 기억 엘리먼트들을 프로그래밍(즉, 블로잉)하는 레이저를 사용한다. 집적 회로는 개방된 퓨즈들을 노출하도록 마스킹되고, 레이저 에너지는 그것들을 개방하도록 선택된 노출 퓨즈들에 전해진다.

도 1은 퓨즈(10, 12) 중 하나 또는 모두를 블로잉하는 다른 종래 회로를 도시하고 있다. 퓨즈(10)는 MOSFET(16)의 소스/드레인(15)과 접지 사이에 접속된다. 퓨즈(12)는 MOSFET(18)의 소스/드레인(17)과 접지 사이에 접속된다. MOSFET(16, 18)의 제 2 소스/드레인(19, 20) 각각은 전압 또는 전류 소스에 접속된다. 퓨즈(10)를 블로잉하기 위해, 전압(Vg1)은 MOSFET(16)의 게이트(21)에 인가되고, MOSFET(16)을 턴온하고, 전압 또는 전류 소스에서 소스/드레인(19)까지와 MOSFET 채널 및 소스 드레인(15)에서 퓨즈(10)까지의 대량 전류 흐름을 허용하고, 퓨즈 재료를 개방한다. 퓨즈(12)는 MOSFET(18)의 게이트(22)에 턴온 전압을 인가함으로써 MOSFET(18)를 통해 동일한 방법으로 블로잉된다. 퓨즈(10 및/또는 12)를 블로잉하는데 필요한 전류, 통상적으로 대략 10 내지 50mA는 비교적 대량 MOSFET의 사용을 요구한다. 이러한 트랜지스터들은 약 500마이크론들의 게이트 폭을 가지는 대략 1,000마이크론 정도의 영역을 소비한다. 그것들이 대형이기 때문에, MOSFET(16, 18)는 오늘날의 집적 회로 디바이스들 대부분에 제조되는 소형 MOSFET들 보다 제조 비용이 더 많이 들고, 집적 회로의 가치 있는 영역을 소비한다.

집적 회로 퓨즈를 개방하는 장치가 교시된다. 그 장치는, 전류에 응답하며, 오프 및 온 상태 모드로 제어 가능한 벌크 반도체 디바이스이다. 온 상태에 응답하여, 전류는 벌크 반도체 디바이스 및 퓨즈를 통해 흐르고, 그 퓨즈를 개방한다. 오프 상태에 응답하여, 전류 흐름은 벌크 반도체 디바이스 및 퓨즈를 통해 저지되어, 그 퓨즈가 개방되지 못하게 한다.

퓨즈와 직렬로 접속되는 벌크 반도체 디바이스를 통한 전류를 제어 가능하게 패싱시킴으로써 집적 회로 퓨즈를 개방하는 방법이 또한 교시된다. 벌크 반도체 디바이스는, 복수의 반도체 pn 접합들을 포함한다. 복수의 반도체 pn 접합들을 순방향 바이어싱함으로써, 퓨즈를 개방하도록 벌크 반도체 디바이스를 통해 퓨즈까지의 전류 흐름을 허용하게 된다. 복수의 반도체 pn 접합들 중에서 적어도 하나를 역방향 바이어싱함으로써, 벌크 반도체 디바이스를 통과하는 전류 흐름이 저지되어, 퓨즈가 폐쇄 상태로 보존된다.

본 발명의 이들 및 다른 특징들은 첨부 도면에 도시되는 바와 같이 이하의 본 발명에 관한 특정 기술로부터 명확해지게 되며, 도면에서 동일 참조 문자들은 상이한 도면들에까지 동일 부분들을 언급한다. 도면들은 반드시 평가, 강조할 필요는 없으며, 본 발명의 원리들을 기술하는데 필요하다.

본 발명에 따라 1회 프로그램 가능 퓨즈들을 프로그래밍하는 특정 장치 및 방법을 상세하게 기술하기 전에, 본 발명이 주로 엘리먼트들의 새롭고 비-명백한 조합 및 공정 단계들에 속한다는 것이 주시되어야 한다. 따라서, 발명의 특징들은 도면들에서 종래의 엘리먼트들 및 공정 단계들에 의해 나타나게 되며, 그 도면들은 당업자에게 기꺼이 명백해지게 되는 상세로 명세를 불명료하게 하지 않도록 본 발명에 관한 특정 상세들만을 도시하고 있다.

사이리스터(실리콘-제어 정류기, SCR로 칭해지기도 함)는 3개 또는 4개 단자들, 애노드, 캐소드, 및 하나 또는 2개의 게이트들을 가지는 4-층 pnpn 디바이스이다. 3개 단자 사이리스터(23)는 도 2a에 개략적으로 도시된다. 애노드(24)(애노드 단자(24A)에 접속됨)가 캐소드(25)(캐소드 단자(25A)를 구비함)에 관하여 포지티브하게 유지되는 경우, 게이트(26)에 인가되는(게이트 단자(26A)를 통해) 비교적 짧은 지속 기간 및 비교적 낮은 크기 트리거 전류 펄스는 사이리스터를 턴온되게 하여, 애노드(24)와 캐소드(25)간의 전류를 도통시킨다. 이러한 도통 상태에서, 사이리스터는 정류기로서 동작하다. 도통은 게이트 단자(26A)의 트리거 전류가 제로로 감소된 후에도 계속된다. 사이리스터는 애노드(24)와 캐소드(25) 사이에 흐르는 전류가 유지 전류치 이하로 떨어지는 경우에만 턴오프된다. 전류가 MOSFET에서 처럼 표면 영역을 통해서가 아닌 재료 벌크를 통해 전송되므로, 사이리스터는 통상적으로 MOSFET들 보다 높은 전류 레이팅을 가진다.

제 2 게이트(28)(및 게이트 단자(28A))를 포함하는 4개 단자 사이리스터(27)는 도 3에 도시된다. 사이리스터(27)를 온 상태로 트리거링하는 것은, 게이트(26)에 인가되는 전류 펄스와 반대 극성의 전류로 게이트 단자(28A)를 펄싱(pulsing)함으로써 보조될 수 있다.

통상적인 전압/전류 사이리스터 특성 곡선은 도 4에 도시된다. 디바이스 전류는 수직 축에 플롯팅되고 애노드-캐소드 전압은 수평 축에 플롯팅된다. 전압이 사이리스터에 인가되는 경우, pn 접합들(30, 31)은 순방향 바이어싱되고, np 접합(32)은 역방향 바이어싱된다. 도 2a를 참조하자. 역방향 바이어싱된 접합(32)은, 적은 도통 전류로 높은 저항 상태의 사이리스터(23)를 유지하는 사이리스터(23) 양단 전압을 유지한다. 이러한 조건은 원점에서 V_block_1이 붙여진 포인트까지의 선으로 도 4에 도시된다. 디바이스 전압이 증가될 경우, 사이리스터(23)는 전압이 V_block_1에 도달할 때까지 높은 저항을 유지하며, 그 점에서 np 접합(32)은 차단되고, 디바이스는 애벌란시 도통 상태가 된다. 도 4에 도시된 바와 같이, 사이리스터 전압은 애벌란시 도통에서 V_hold 값으로 드로핑한다. 일단 이러한 동작 시점에서, 사이리스터 전류는 전압의 매우 적은 변화로 증가한다. 따라서, 사이리스터(23)는 낮은 저항 상태로 래치되고, 그것은 사이리스터 단자 전압이 V_hold 보다 크게 유지되는 한 유지된다. 전압이 V_hold 이하로 드로핑하는 경우, 사이리스터는 다시 오프 상태로 전환한다.

사이리스터(23)의 np 접합(32)으로의 주입 전하는, 도 4 특성 곡선에 의해 도시되는 바와 같이 V_block_1 에서 V_block_triger로 저지 전압을 감소한다. 따라서, 주입 전하는 보다 낮은 전압에서 도통 상태로 사이리스터를 트리거링한다. 본 발명의 교시에 적용되는 경우, 트리거링 전압을 선택하는 능력은, 낮은 저항 상태로 선택된 사이리스터를 트리거링함으로써 OTP 디바이스를 프로그래밍하기 위해 블로잉될 필요가 있는 퓨즈들만을 통해 전류를 패싱시키게 한다. 4개 단자 사이리스터, 예를 들면 사이리스터(27)는 또한 OTP 디바이스의 퓨즈를 블로잉하도록 본 발명의 교시에 따라 사용될 수도 있다.

종래의 CMOS 구조는 도 2b에 도시되며, n 튜브(34) 및 p 영역 즉 기판(36)을 포함한다. p+ 영역(37) 및 n+ 영역(38)은 n 튜브(34) 내에 형성된다. p+ 영역(39) 및 n+ 영역(40)은 p 영역 즉 기판(36) 내에 형성된다. 도 2b의 맵핑에서 도 2a의 사이리스터 디바이스 층들에 도핑되는 영역은 화살촉들(42 내지 42D)로 표시된다. 따라서, 사이리스터는 종래의 CMOS 디바이스의 제조 동안에 형성된다. 본 발명의 교시에 따라, CMOS 디바이스는 OTP 디바이스의 각 퓨즈에 대하여 제조된다. 선택된 사이리스터의 게이트 단자에 대한 게이트 트리거 전류의 인가는 적정 퓨즈를 개방함으로써 OTP를 프로그래밍한다.

도 5는 2개 사이리스터(50, 52)를 도시하며, 각각은 도시되는 바와 같이 p형 또는 n형 도핑되는 4개의 영역들을 가진다. 사이리스터(50)의 p-형 영역 및 사이리스터(56)의 n-형 영역은 전압원에 접속된다. 다른 실시예에서, 전류원은 전압원으로 대체한다. MOSFET(60)(MOSFET(60)는 게이팅 디바이스로 동작한다)의 소스/드레인 단자(58)는 사이리스터(50)의 n-형 영역(62)(즉, 제 1 사이리스터 게이트 단자)에 접속된다. MOSFET(60)의 소스/드레인 단자(64)는 접지에 접속된다.

MOSFET(66)(MOSFET(66)는 게이팅 디바이스로서 동작한다)의 소스/드레인 단자(65)는 사이리스터(50)의 p-형 영역(68)(즉, 제 2 사이리스터 게이트 단자)에 접속된다. MOSFET(66)의 소스/드레인 단자(70)는 트리거 전압, V_trigger에 응답한다.

MOSFET(60, 66)의 게이트 단자(71, 72) 각각은 V_sel_2로 표시된 선택 전압에 응답한다. 퓨즈(74)는 사이리스터(50)의 n-형 영역(76)에 접속한다. 따라서, MOSFET(60)의 소스-채널-드레인 회로는 게이트 단자(71)의 전압에 응답하여 접지에 n-형 영역(62)을 접속한다. 동일하게, MOSFET(66)의 소스-채널-드레인 회로는 게이트 단자(72)의 전압에 응답하여 V_trigger에 p-형 영역(68)을 접속한다.

MOSFET(80)의 소스/드레인 단자(78)는 사이리스터의 n-형 영역(82)(즉, 제 1 사이리스터 게이트 단자)에 접속된다. MOSFET(80)의 소스/드레인 단자(84)는 접지에 접속된다. MOSFET(88)의 소스/드레인(86)은 사이리스터(52)의 p-형 영역(90)(즉, 제 2 사이리스터 게이트 단자)에 접속된다. MOSFET(88)의 소스/드레인 단자(92)는 트리거 전압, V_trigger에 응답한다.

MOSFET(80, 88)의 게이트 단자들(94, 96) 각각은 V_sel_1로 표시된 선택 전압에 응답한다. 퓨즈(98)는 사이리스터(52)의 n-형 영역(100)에 접속한다. 따라서, MOSFET(80)의 소스-채널-드레인 회로는 게이트 단자(94)의 전압에 응답하여 접지에 n-형 영역(82)을 접속한다. 동일하게, MOSFET(88)의 소스-채널-드레인 회로는 게이트 단자(96)의 전압에 응답하여 V_trigger에 p-형 영역(90)을 접속한다.

퓨즈(74, 98)는 본 발명의 교시에 따라, 블로잉 또는 개방되는 퓨즈를 통해 전압원으로부터의 전류를 패싱시키도록, 낮은 저항 상태로 사이리스터들(50, 52) 중 하나를 선택적으로 트리거링함으로써 블로잉된다.

본 발명에 따른 일 실시예에서, 전압원의 전압은 V_hold 보다 크지만, 사이리스터(50)에 대해서는 V_block_1 보다 작다. 순방향 바이어스는 전압 V_sel_1(일실시예에서 V_sel_1는 약 3.3볼트이다)을 MOSFET(80, 88)의 게이트 단자(94, 96)에 인가함으로써 np 접합(82)에 인가된다. MOSFET(80, 88)은 턴온되고, pn 접합(82/90)은 V_trigger 전압에 의해 순방향 바이어싱된다. 사이리스터(52)는 낮은 저항 상태로 되고, 전압원에서 사이리스터(52) 및 퓨즈(98)까지 전류가 흐르고, 퓨즈(98)를 블로잉한다. 이 때에 어떠한 게이트 전압도 MOSFET(60, 66)에 인가되지 않는 경우, 사이리스터(50)는 높은 저항 상태를 유지하고 퓨즈(74)는 폐쇄 상태를 유지한다.

퓨즈(74, 98) 모두는, 도시되는 바와 같이, MOSFET(60, 66, 80, 88) 모두에 전압들, V_sel_1 또는 V_sel_2을 인가하여 도통 상태로 양 사이리스터(51, 52)를 구동함으로써 개방될 수 있다. 퓨즈(74)를 개방하고 퓨즈(98)를 폐쇄 상태로 유지하기 위하여, 전압 V_sel_2는 MOSFET(60,66)의 게이트들(71, 72)에 각각 인가되고, MOSFET(80, 88)는 오프 상태를 유지한다. 퓨즈(98)를 개방하고 퓨즈(74)를 폐쇄 상태로 유지하기 위하여, 전압 V_sel_2는 MOSFET(80, 88)의 게이트들(94, 96)에 각각 인가되고, MOSFET(60, 66)는 오프 상태를 유지한다.

도 5의 실시예에서, 4개 MOSFET(60, 66, 80, 88) 모두는 N-채널 MOSFET들이며, 이것은 포지티브 게이트(액티브 하이) 신호들 V_sel_2 또는 V_sel_1에 의해 동작된다. 도시되지 않은 다른 실시예에서, MOSFET(66, 88)는 게이트 신호들 V_select_2 또는 V_select_1에 상보적인(액티브 로우) 신호들에 의해 동작되는 P-채널 MOSFET들이다. 도시되지 않은 다른 실시예에서, MOSFET들(60, 80)은 게이트 신호들 V_select_2 또는 V_select_1에 상보적인(액티브 로우) 신호들에 의해 동작되는 P-채널 MOSFET들이다. 도시되지 않은 다른 실시예에서, MOSFET(60, 66, 80, 88)는 게이트 신호들 V_select_2 또는 V_select_1에 상보적인(액티브 로우) 신호들에 의해 동작되는 P-채널 MOSFET들이다.

도 5의 실시예에서, 사이리스터(50, 52)는 MOSFET(60, 66 또는 80, 88)를 각각 온 상태로 게이팅함으로써 제어된다. MOSFET(60, 66)가 사이리스터(50)의 제 1 및 제 2 사이리스터 게이트 단자들에 접속되기 때문에, MOSFET(60, 66)의 게이팅은 사이리스터(50)를 턴온하는 pn 접합(68/62) 양단에 전압을 인가한다. 다른 실시예에서, 사이리스터(50)는 MOSFET(66)에 의해서만 제어되는 3개 단자 디바이스를 포함한다. 동일하게, 사이리스터(52)가 3개 단자 디바이스인 경우, MOSFET(88)는 사이리스터(52)의 도통 상태를 제어할 수 있다. 이러한 실시예에서, MOSFET(60, 80)는 존재하지 않는다.

다른 실시예에서, 선택된 퓨즈(74 및/또는 98)를 개방하기 위하여, 도 5의 전압원은 제로 볼트로 유지되고, 트리거 전압 V_trigger 대신으로 사이리스터(50)의 np 접합(62/68)을 순방향 바이어싱하기에 충분한 크기의 전압 펄스는 MOSFET(60, 66)를 온 상태로 게이팅함으로써 pn 접합(62/68)에 인가된다. 전압 펄스는 pn 접합(62/68)으로의 소수 캐리어들 주입을 야기하고, 펄스가 종료하는 경우 상당한 소수 캐리어들은 소수 캐리어 수명(밀리초 정도)에 의해 결정되는 지속 기간동안 도통 상태로 사이리스터(50)를 유지시키도록 사이리스터(50)에 주입되게 된다. 도통 상태에서, V_hold 및 V_block_trig 보다 크고 V_block_1 보다 작은 전압은 전압원으로부터 사이리스터(50)에 인가된다. 이에 따라, 사이리스터(50)는 낮은 저항 상태로 기꺼이 전환하고, 퓨즈(74)는 전압원에서 사이리스터(50)를 통해 흐르는 전류에 의해 블로잉된다.

바람직하게는, 본 발명에 따라 사이리스터(50, 52)를 실행하는데 요구되는 영역은 50제곱 마이크론 정도로 작고, 종래와 비교하여 퓨즈 프로그래밍 회로에서 대체로 영역이 감소하게 된다. 본 발명이 pnpn 사이리스터를 이용하여 기술되고 있지만, npnp 사이리스터가 그것을 대신하여 사용될 수 있다.

본 발명의 일 실시예에서, 도 6의 메모리 어레이(120)는 복수의 번지 지정 가능 로우들(122) 및 복수의 번지 지정 가능 컬럼들(124)을 포함한다. 메모리 셀(126)은 복수의 로우(122) 및 컬럼들(124) 각각의 교차점에 배치된다. 각각의 메모리 셀(126)은 도 5의 사이리스터(50)(또는 다른 벌크 반도체 디바이스)와 같은 사이리스터와, 그것과 함께 동작하는 MOSFET(60, 66) 및 도 5의 퓨즈(74)와 같은 퓨즈를 포함한다. 메모리 셀들(126) 각각은 본 발명의 교시에 따라 퓨즈(74)를 개방함으로써 프로그래밍 가능하다. 또한, 퓨즈(74)는 폐쇄 상태로 보존된다. 따라서, 메모리 어레이(120)는 임의 메모리 셀들(126)과 관련된 개방 퓨즈들에 의해 데이터를 저장하도록 프로그래밍될 수 있으며, 다른 메모리 셀들(126)을 폐쇄 상태로 유지한다.

공정 및 장치는 집적 회로의 퓨즈들을 블로잉 또는 개방하는데 유용한 것으로 기술되어 왔다. 본 발명의 특정 응용들 및 일레들이 도시되고 논의되지만, 본 명세서에 개시되는 원리들은 다양한 방법들 및 다양한 구조들에서 본 발명을 실행하는 기초를 제공한다. 수많은 변경들은 본 발명의 범위 내에서 가능하다. 본 발명은 이하의 청구항에 의해서만 한정된다.

도 1은 1회 프로그램 가능 퓨즈들을 블로잉하는 종래 회로를 도시하는 도면.

도 2a는 3개 터미널 사이리스터의 개략도이고, 도 2b는 집적 회로에 형성되는 사이리스터의 단면도.

도 3은 4개 터미널 사이리스터의 개략도.

도 4는 종래 사이리스터의 전압/전류 특성을 도시하는 그래프.

도 5는 본 발명의 교시에 따른 OTP 디바이스를 프로그래밍하는 사이리스터를 도시하는 개략도.

도 6은 본 발명의 교시에 따라 구성된 메모리 어레이의 개략도.

Claims

집적 회로 퓨즈를 통하는 전류를 제어 가능하게 패싱함으로써 집적 회로 퓨즈를 개방하는 장치로서,

제어 가능한 벌크 반도체 디바이스와,

상기 벌크 반도체 디바이스의 온 상태(on state)를 제어하는 엘리먼트를 포함하며,

전류는 상기 퓨즈를 개방하기 위해 상기 벌크 반도체 디바이스의 상기 온 상태에 응답하여 상기 퓨즈를 통해 흐르는, 직접 회로 퓨즈 개방 장치.
제 1 항에 있어서, 상기 벌크 반도체 디바이스는 사이리스터를 포함하는, 직접 회로 퓨즈 개방 장치.
제 2 항에 있어서, 상기 사이리스터는 3개 반도체 접합들을 형성하는 교호 도핑 형태들(alternating doping types)의 4개 도핑 영역들을 포함하는, 직접 회로 퓨즈 개방 장치.
제 3 항에 있어서, 바이어스 전압을 더 포함하며, 상기 4개 도핑된 영역들은 상기 바이어스 전압에 의해 각각 순방향 바이어싱되는 제 1 및 제 2 반도체 접합을 포함하고, 제 3 반도체 접합은 상기 제 1 및 제 2 접합들 사이에 있으며, 상기 제 3 반도체 접합은 상기 반도체 디바이스가 온 상태에 있을 때는 순방향 바이어싱되고, 오프 상태일 때는 역방향 바이어싱되는, 직접 회로 퓨즈 개방 장치.
제 4 항에 있어서, 상기 벌크 반도체 디바이스의 온 상태를 제어하는 상기 엘리먼트는 상기 제 3 반도체 접합을 순방향 바이어싱하는, 직접 회로 퓨즈 개방 장치.
제 1 항에 있어서, 상기 벌크 반도체 디바이스는 반도체 기판에 형성되는 제 1, 제 2 및 제 3 도핑된 영역을 포함하며, 상기 반도체 기판은 상기 벌크 반도체 디바이스의 제 4 도핑된 영역을 포함하는, 직접 회로 퓨즈 개방 장치.
제 6 항에 있어서, 상기 제 1 도핑된 영역은 제 2 도펀트 형의 웰(well)에 형성되는 제 1 도펀트 형의 도핑된 영역을 포함하고, 상기 제 2 영역은 상기 제 2 도펀트 형의 웰을 포함하며, 상기 제 3 영역은 제 1 도펀트 형의 기판 영역을 포함하고, 상기 제4 영역은 상기 기판 영역에 형성되는 상기 제 2 도펀트 형의 도핑된 영역을 포함하는, 직접 회로 퓨즈 개방 장치.
제 6 항에 있어서, 상기 반도체 디바이스의 오프-상태에서, 상기 제 1 및 제 2 도핑된 영역들간의 접합은 순방향 바이어싱되고, 상기 제 3 및 상기 제 4 도핑된 영역들간의 접합은 순방향 바이어싱되며, 상기 제 2 및 상기 제 3 도핑된 영역들간의 접합은 역방향 바이어싱되는, 직접 회로 퓨즈 개방 장치.
제 6 항에 있어서, 상기 반도체 디바이스의 온 상태에서, 상기 제 2 및 상기 제 3 도핑된 영역들간의 접합은 순방향 바이어싱되는, 직접 회로 퓨즈 개방 장치.
제 1 항에 있어서, 상기 벌크 반도체 디바이스는 CMOS 반도체 디바이스에 형성되는 도핑된 영역들을 포함하고, 제 1, 제 2, 제 3 및 제 4 도핑된 영역들 더 포함하고, 상기 제 1 도핑된 영역들은 제 2 도펀트 형의 웰에 형성되는 제 1 도펀트 형의 도핑된 영역을 포함하며, 상기 제 2 영역은 상기 웰을 포함하고, 상기 제 3 영역은 제 1 도펀트 형의 기판 영역을 포함하며, 상기 제4 도핑 영역은 상기 기판 영역에 형성되는 제 1 도펀트 형의 도핑된 영역을 포함하는, 직접 회로 퓨즈 개방 장치.
제 1 항에 있어서, 상기 벌크 반도체 디바이스의 온 상태를 제어하는 상기 엘리먼트는 MOSFET를 포함하는, 직접 회로 퓨즈 개방 장치.
제 11 항에 있어서, 상기 벌크 반도체 디바이스의 pn 접합은, 상기 벌크 반도체 디바이스가 오프 상태일 때 역방향 바이어싱되고, 상기 MOSFET는 상기 온 상태로 상기 벌크 반도체 디바이스를 전환(switch)하기 위해 상기 pn 접합을 순방향 바이어싱하도록 제어 가능한, 직접 회로 퓨즈 개방 장치.
제 12 항에 있어서, 상기 MOSFET는 게이트 단자와, 트리거 전압에 응답하는 제 1 소스/드레인 단자, 및 상기 pn 접합의 도핑된 영역에 접속되는 제 2 소스/드레인 단자를 포함하며, 상기 MOSFET는 상기 pn 접합의 상기 도핑된 영역에 대한 상기 트리거 전압의 인가(application)에 응답하여 상기 pn 접합을 순방향 바이어싱하는 상기 게이트 단자에 인가되는 신호에 응답하여 턴온되는, 직접 회로 퓨즈 개방 장치.
제 1 항에 있어서, 상기 반도체 벌크 디바이스의 온 상태를 제어하는 상기 엘리먼트는 제 1 및 제 2 MOSFET를 포함하는, 직접 회로 퓨즈 개방 장치.
제 14 항에 있어서, 상기 벌크 반도체 디바이스의 pn 접합은, 상기 벌크 반도체 디바이스가 오프 상태일 때 역방향 바이어싱되고, 상기 제 1 및 상기 제 2 MOSFET들은 상기 벌크 반도체 디바이스를 상기 온 상태로 전환하기 위하여 pn 접합을 순방향 바이어싱하도록 제어 가능한, 직접 회로 퓨즈 개방 장치.
제 15 항에 있어서, 상기 제 1 MOSFET는 게이트 단자와, 트리거 전압에 응답하는 제 1 소스/드레인 단자, 및 상기 pn 접합의 제 1 도핑된 영역에 접속되는 제 2 소스/드레인 단자를 포함하며, 상기 제 2 MOSFET는 게이트 단자와, 접지에 접속되는 제 1 소스/드레인 단자, 및 상기 pn 접합의 제 2 도핑된 영역에 접속되는 제 2 소스/드레인 단자를 포함하며, 상기 제 1 및 상기 제 2 MOSFET들은, 상기 pn 접합의 제 2 도핑된 영역이 접지에 접속되어 있는 동안, 상기 pn 접합의 상기 제 1 도핑된 영역에 대한 상기 트리거 전압의 인가에 응답하여 상기 pn 접합을 순방향 바이어싱하는 상기 제 1 및 제 2 MOSFET들의 게이트 단자에 인가되는 신호에 응답하여 턴온되는, 직접 회로 퓨즈 개방 장치.
집적 회로 퓨즈를 통하는 전류 흐름을 선택적으로 제어하는 장치로서,

상기 전류 흐름에 제어 가능하게 응답하는 사이리스터와,

상기 사이리스터에 직렬 접속되는 퓨즈와,

상기 사이리스터를 온 상태로 전환하는 엘리먼트를 포함하고, 온 상태에서 상기 사이리스터는, 상기 퓨즈를 통해 전류가 흐르도록 상기 전류 흐름에 응답하고, 상기 퓨즈는 상기 전류에 응답하여 개방되는, 제어 장치.
제 17 항에 있어서, 상기 사이리스터는 그들간의 제 1 반도체 접합을 형성하는 반대 도핑 형태의 제 1 및 제 2 도핑된 영역을 포함하며, 그들간의 제 2 반도체 접합을 형성하는 반대 도핑 형의 제 3 및 제 4 도핑된 영역을 더 포함하고, 상기 제 2 및 제 3 도핑된 영역은 그들 사이에 제 3 반도체 접합을 형성하며, 상기 사이리스터는, 상기 제 1, 제 2 및 제 3 반도체 접합들이 순방향 바이어싱될 때 온 상태가 되고, 상기 사이리스터는 상기 제 3 반도체 접합이 역방향 바이어싱될 때는 오프 상태가 되는, 제어 장치.
제 18 항에 있어서, 바이어스 전압을 더 포함하며, 상기 제 1 및 제 3 반도체 접합들은 상기 바이어스 전압에 의해 순방향 바이어싱되는, 제어 장치.
제 18 항에 있어서, 상기 사이리스터를 온 상태로 전환하는 상기 엘리먼트는 상기 제 3 반도체 접합을 순방향 바이어싱하는, 제어 장치.
제 18항에 있어서, 상기 사이리스터를 온 상태로 전환하는 상기 엘리먼트는 MOSFET를 포함하는, 제어 장치.
제 21 항에 있어서, 상기 MOSFET는 상기 사이리스터를 상기 온 상태로 전환하기 위해 상기 제 3 반도체 접합을 순방향 바이어싱하도록 제어가능한, 제어 장치.
제 22 항에 있어서, 상기 MOSFET는 게이트 단자와, 트리거 전압에 응답하는 제 1 소스/드레인 단자, 및 상기 제 2 및 제 3 도핑된 영역들 중 하나에 접속되는 제 2 소스/드레인 단자를 포함하며, 상기 MOSFET는 상기 제 2 및 제 3 도핑된 영역들 중 하나에 대한 상기 트리거 전압의 인가에 응답하여 상기 제 3 반도체 접합을 순방향 바이어싱하는 상기 게이트 단자에 인가되는 신호에 응답하여 턴온되는, 제어 장치.
제 18 항에 있어서, 상기 사이리스터의 온 상태를 제어하는 상기 엘리먼트는 제 1 및 제 2 MOSFET를 포함하는, 제어 장치.
제 24 항에 있어서, 상기 제 1 MOSFET는 게이트 단자와, 트리거 전압에 응답하는 제 1 소스/드레인 단자, 및 상기 제 2 도핑된 영역에 접속되는 제 2 소스/드레인 단자를 포함하며, 상기 제 2 MOSFET는 게이트 단자와, 접지에 접속되는 제 1 소스/드레인 단자, 및 상기 제 3 도핑된 영역에 접속되는 제 2 소스/드레인 단자를 포함하며, 상기 제 1 및 제 2 MOSFET들은, 상기 제 3 도핑된 영역이 접지에 접속되어 있는 동안에 상기 제 2 도핑된 영역에 대한 상기 트리거 전압의 인가에 응답하여 제 3 반도체 접합을 순방향 바이어싱하는 상기 제 1 및 제 2 MOSFET들의 게이트 단자에 인가되는 신호에 응답하여 턴온되는, 제어 장치.
제 17 항에 있어서, 상기 사이리스터는 반도체 기판에 형성되는 제 1, 제 2 및 제 3 도핑된 영역을 포함하며, 상기 반도체 기판은 상기 사이리스터의 제 4 도핑된 영역을 포함하는, 제어 장치.
제 26 항에 있어서, 상기 제 1 도핑된 영역은, 제 2 도펀트 형의 웰에 형성되는 제 1 도펀트 형의 도핑된 영역을 포함하며, 상기 제 2 영역은 상기 제 2 도펀트 형의 웰을 포함하고, 상기 제 3 영역은 제 1 도펀트 형의 기판 영역을 포함하며, 상기 제 4 도핑된 영역은 상기 기판 영역에 형성되는 상기 제 2 도펀트 형의 도핑된 영역을 포함하는, 제어 장치.
제 27 항에 있어서, 상기 제 1, 상기 제 2, 상기 제 3 및 상기 제 4 도핑된 영역들은 CMOS 반도체 디바이스에 형성되는, 제어 장치.
메모리 어레이로서,

복수의 주소 지정 가능 로우들(addressable rows)과,

복수의 주소 지정 가능 컬럼들과;

각각의 로우와 컬럼의 교차점에 배치되는 메모리 셀을 포함하고,

상기 각각의 메모리 셀은 집적 회로 퓨즈와, 상기 집적 회로 퓨즈를 개방하는 장치를 더 포함하며, 상기 개방 장치는 전류원과, 제어 가능한 벌크 반도체 디바이스를 더 포함하고, 전류는 상기 퓨즈를 개방하기 위해 상기 벌크 반도체 디바이스의 온 상태에 응답하여 상기 퓨즈로 흐르는, 메모리 어레이.
퓨즈와 직렬 접속되는 벌크 반도체 디바이스를 통과하는 패싱 전류를 제어함으로써 집적 회로를 개방하는 방법으로서, 상기 벌크 반도체 디바이스는 복수의 반도체 pn 접합들을 포함하고, 상기 집적 회로 개방 방법은,

상기 퓨즈를 개방하기 위해, 상기 벌크 반도체 디바이스를 통과하는 전류 흐름을 상기 퓨즈까지 허용하는 상기 복수의 반도체 pn 접합들을 순방향 바이어싱하는 단계와;

상기 퓨즈를 폐쇄 상태로 유지하기 위해, 상기 벌크 반도체 디바이스를 통과하는 전류 흐름을 저지하도록 상기 복수의 반도체 pn 접합들 중 적어도 하나를 역방향 바이어싱하는 단계를 포함하는, 집적 회로 개방 방법.
제 30 항에 있어서, 순방향 바이어싱하는 상기 단계는,

상기 역방향 바이어싱된 반도체 pn 접합의 도핑된 영역에 접속되는 MOSFET를 온 상태로 전환하는 단계와,

순방향 바이어스 전압을 상기 MOSFET을 통해 상기 도핑된 영역에 인가하는 단계를 포함하는, 집적 회로 개방 방법.
제 30항에 있어서, 상기 벌크 반도체 디바이스는 사이리스터인, 집적 회로 개방 방법.
반도체 기판에 퓨즈와 상기 퓨즈를 개방하기 위한 벌크 반도체 디바이스를 형성하는 방법으로서,

상기 반도체 기판을 제 1 도펀트 형으로 도핑하는 단계와;

상기 기판에 제 2 도펀트 형의 웰을 형성하는 단계와;

상기 웰에 상기 제 1 도펀트의 제 1 도핑된 영역을 형성하는 단계와;

상기 기판에 상기 제 2 도펀트의 제 2 도핑된 영역을 형성하는 단계를 포함하며,

상기 기판, 상기 웰, 상기 도핑된 영역 및 제 2 도핑 영역은 상기 벌크 반도체 디바이스에 형성되고,

상기 기판 위에 있는(overlying) 하나 이상의 도전성 상호 접속 층들을 형성하는 단계와;

상기 하나 이상의 도전성 상호 접속 층들 중 하나에 상기 퓨즈를 형성하는 단계와;

상기 벌크 반도체 디바이스와 직렬로 상기 퓨즈를 전기적으로 접속하는 단계를 포함하는, 벌크 반도체 형성 방법.
제 33 항에 있어서, 상기 기판, 상기 웰, 상기 제 1 도핑된 영역 및 제 2 도핑된 영역에 의해 형성되는 반도체 접합들을 순방향 바이어싱하는 단계와;

상기 퓨즈를 개방하기 위해, 상기 순방향 바이어싱된 반도체 접합들을 통과한 전류를 상기 퓨즈까지 패싱시키는 단계를 더 포함하는, 벌크 반도체 형성 방법.
제 34 항에 있어서, 상기 퓨즈가 폐쇄 상태를 유지하도록, 전류가 상기 벌크 반도체 디바이스를 통과하여 상기 퓨즈에 흐르는 것을 저지하기 위해, 상기 기판, 상기 웰, 상기 제 1 및 제 2 도핑된 영역에 의해 형성되는 상기 반도체 접합들 중 적어도 하나를 역방향 바이어싱하는 단계를 더 포함하는,벌크 반도체 형성 방법.