JP2008243353A - トリガ素子を有するメモリセル - Google Patents

Abstract

【課題】メモリセルへのアクセスのために、ユニポーラメモリ素子をビット線に選択的かつ電気的に結合するように構成されたトリガ部品を提供する。
【解決手段】トリガ部品２４は、ワード線２６に結合されたサイリスタを含んでいる。サイリスタは、パルスがワード線２６を介して印加されたときに、ユニポーラメモリ素子２１をビット線２２に結合するように構成される。トリガ部品２４は、メモリセル２１のアクセス期間中にワード線２６が高電圧に維持されることを必要としない。
【選択図】図２

Description

発明の詳細な説明

〔発明の分野〕
本発明は、一般的にはメモリデバイスに関する。本発明は特に、メモリセルに選択的にアクセスするように構成された回路に関する。

〔発明の背景〕
従来のメモリデバイス、特に従来の半導体メモリデバイスでは、機能メモリデバイス（例えば、ＰＬＡ、ＰＡＬ等）と、テーブルメモリデバイスとを区別することが普通である場合がある。例えば、一部のテーブルメモリデバイスは、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等のＲＯＭ（読み出し専用メモリ）デバイスと、ＤＲＡＭおよびＳＲＡＭなどのＲＡＭ（ランダムアクセスメモリまたは読み書き可能メモリ）デバイスとを含んでいる。

ＳＲＡＭ（スタティックランダムアクセスメモリ）の場合、個々のメモリセルは、例えば、交差結合されたラッチとして構成された６つのトランジスタからなる。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）の場合では、一般的には、対応して制御される１つの容量素子（例えばＭＯＳＦＥＴのゲート−ソース間容量）が採用される。このような素子では、コンデンサ内に電荷が蓄積される。しかし、ＤＲＡＭ内の電荷は、短時間のみしか保持されないため、データ状態を維持するために周期的にリフレッシュする必要がある。ＳＲＡＭは、ＤＲＡＭとは対照的にリフレッシュの必要がなく、またメモリセル内に記憶されたデータは、適切な供給電圧が供給されている間は記憶されたままである。ＳＲＡＭおよびＤＲＡＭは、双方ともに、電力が供給されている間のみデータ状態を維持する、揮発性メモリであると考えられている。

例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュメモリ等の不揮発性メモリデバイス（ＮＶＭ）は、揮発性メモリとは対照的に、記憶されたデータを、それと関連する供給電圧が供給されていないときであっても、保持するという異なる特性を示す。このタイプのメモリは、様々な種類の移動体通信デバイスに対していくつかの利点を有している。例えば、携帯電話の電子アドレス帳では、携帯電話の電源が入っていないときであってもデータが保持される。

不揮発性メモリのタイプの１つは、抵抗メモリデバイス、または抵抗スイッチメモリデバイスと称される。このような抵抗メモリでは、２つの適切な電極（すなわちアノードおよびカソード）間に配置されたメモリ材料が、適切なスイッチング処理によって、ある程度の導電状態に置かれる。高い導電状態は論理値「１」に対応し、低い導電状態は論理値「０」に対応する（あるいは、これとは逆に対応する）。適切な抵抗メモリとしては、例えば、W.W. Zhuamg et al., “Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)”, IEDM 2002に記載されているペロフスカイトメモリ、I.G. Baek et.al., “Multi-layer crosspoint binary oxide resistive memory (OxRAM) for post-NAND storage application”, IEDM 2005に記載されている二元系酸化物内において抵抗を用いるスイッチング（ＯｘＲＡＭ）、相変化メモリ（ＰＣＲＡＭ）、および、M. Kund et al., “Conductive bridging RAM (CBRAM): An emerging non-volatile memory technology scalable to sub 20 nm”, IEEE, 2005に記載されている導電性ブリッジングＲＡＭ（ＣＢＲＡＭ）を用いることができる。

相変化メモリを用いる場合は、２つの対応する電極間に配置された活性材料として、例えば、適切なカルコゲニド化合物（例えば、ＧｅＳｂＴｅまたはＡｇＩｎＳｂＴｅ化合物）を用いることができる。適切なスイッチング処理によって、上記カルコゲニド化合物材料をアモルファス（すなわち比較的弱い導電状態）、または結晶質（すなわち比較的強い導電状態）におくことによって、可変抵抗素子の様な動作を行わせ、上述したように、データ状態を区別するために用いることができる。

アモルファス状態から結晶状態へと相変化材料を変化させるために、適切な加熱電流が電極に流され、相変化材料がその結晶化温度を超えて加熱される。この動作は、セット動作と称されることもある。同様に、結晶状態からアモルファス状態への変化は、適切な加熱電流パルスを印加することによって達成することができる。加熱電流パルスによって、相変化材料がその融点を超えて加熱され、そして急速な冷却処理中においてアモルファス状態が得られる。この動作は、リセット動作と称されることもある。セット動作とリセット動作との組み合わせは、相変化メモリセルにデータを書き込むための一つの手段である。

従来、相変化メモリデバイスなどの抵抗スイッチメモリは、デバイスのコア区域内において、相変化セルの１つまたは１つ以上のアレイ内に組織されている。各相変化メモリセルは、選択スイッチングデバイスに結合された１つの相変化メモリ素子によって構成されている。図１には、従来の構成の１つが示されている。この構成では、相変化素子１０が、ビット線１２とバイポーラ選択トランジスタ１４との間に結合されている。ワード線１６は、トランジスタ１４のベース端子に結合されている。データは、それに関連付けされているビット線１２およびワード線１６を適切にアドレスすることによって、上記構成への書き込み、および上記構成からの読み出しを行うことができる。上述のように構成された相変化メモリセルアレイは、ＮＯＲ型メモリアレイと称されることもある。

〔発明の概要〕
以下では、本発明の１つまたは１つ以上の形態の基礎を理解するために、本発明について簡単に説明する。この概要は、本発明の広範に渡る概観ではなく、また本発明の主要または重要な要素を特定しようとするものではなく、また本発明の範囲を説明したものでもない。この概要は、後述する詳細な説明の前置きとして、本発明の一部の概念を簡単に述べることを主な目的とする。

本発明の一実施形態では、行として伸びる複数のワード線と、列として伸びる複数のビット線とを有するメモリデバイスが開示されている。当該メモリデバイスは、各ワード線とビット線との間に結合されたユニポーラメモリセルをさらに有している。上記メモリセルは、トリガ素子を介して上記ビット線に選択的かつ電気的に結合されたメモリ素子を有している。

本発明の別の実施形態では、ユニポーラメモリセルにアクセスする方法が開示されている。上記メモリセルは、ワード線に結合されたトリガ部品を介してビット線に選択的に結合される。上記方法は、上記ビット線電圧をアクセス電圧に引き上げる工程と、上記ユニポーラメモリセルのアクセス時間よりも短いパルス幅を有するパルスを上記ワード線に印加する工程とを含んでいる。

別の実施形態では、上記ワード線に印加される上記パルス幅は、上記読み出しアクセスと同一である。

別の実施形態では、上記ワード線に印加される上記パルス幅は、上記読み出しアクセス時間よりも短い。

以下の説明および添付図面は、本発明の形態および実施を詳細に例証している。これらは、本発明を用いることのできる様々な方法のうちの一部のみを示している。

〔図面の簡単な説明〕
図１は、選択トランジスタを、それと関連付けされたメモリ素子に選択的にアクセスするために用いた、従来のメモリ構成を示す概略図である。

図２は、トリガ部品を、それと関連付けされたメモリ素子に選択的にアクセスするために用いた、本発明の一実施形態によるメモリ構成を示す概略図である。

図３および図４は、本発明の様々な実施形態による典型的なトリガ部品を示す概略図である。

図５は、様々なバイアス状態における、本発明の一実施形態によるトリガ部品の動作を示す２つのグラフである。

図６は、トリガ部品を選択デバイスとして用いた、本発明の一実施形態によるメモリデバイス構成を示すブロック図である。

図７は、トリガ部品としてサイリスタデバイスを用いた、本発明の一実施形態によるメモリデバイス構成を示す概略図である。

図８は、トリガ部品として垂直サイリスタデバイスを用い、またワード線が垂直サイリスタ構造を囲んでいる、本発明の一実施形態によるメモリアレイの一部を断片的に示す平面図である。

図９は、図８のワード線によって囲まれている部分を有する、本発明の一実施形態による垂直サイリスタデバイスを断片的に示す斜視図である。

図１０は、トリガ部品として垂直サイリスタデバイスを用い、またワード線が垂直サイリスタ構造と実質的に境界を接している、メモリアレイの一部の配置を断片的に示す平面図である。

図１１は、図１０のワード線と境界を接する部分を有する、本発明の一実施形態による垂直サイリスタデバイスを断片的に示す側面図である。

図１２は、半導体基板上または半導体基板内に形成されており、上にはワード線が伸びている、本発明の別の実施形態によるラテラルサイリスタデバイスを断片的に示す側面図である。

図１３は、図３または図６のデバイス構成などのメモリデバイスにアクセスする、本発明の一実施形態による方法を示すフローチャートである。

〔発明の詳細な説明〕
本発明の１つまたは１つ以上の形態について、添付図面を参照しながら以下に説明する。これら添付図面では、同様の素子を示すために同様の参照符号が用いられている。本発明は、メモリ回路構成、および、そのような構成をアドレスする関連方法に関する。

図２は、本発明の一実施形態によるメモリデバイス構成２０を示す概略図である。ＮＯＲ型メモリ構成は、図２の実施形態では、例えばビット線２２に結合された相変化メモリ素子２１などのユニポーラメモリ素子を有しているが、抵抗によってスイッチする任意のメモリ素子を用いることができ、これは本発明の範囲内であると考えられる。メモリ素子２１とワード線２６との間には、トリガ部品２４が結合されている。トリガ部品２４はまた、その内部を通ってソース線（ＳＬ）２８まで伸びる導電経路を形成することによって、メモリ素子を選択的かつ電気的にビット線２２に結合する動作を行う。上記ソース線（ＳＬ）２８は、回路グランドなどの所定の電位に結合されている。トリガ部品２４は、ワード線２６を介してパルスの供給を受けることによって活性化する。トリガ部品２４は、メモリセル２１のアクセス期間中にワード線２６が高電圧に維持されることを必要としないため有利である。

本発明の一実施形態では、図３に示されているように、トリガ部品２４はサイリスタデバイスを有している。図３の実施形態では、サイリスタ２４は、アノード３０、カソード３２、およびゲート３４を有している。上記サイリスタは、一実施形態では、第１のトランジスタＱ１は第２のトランジスタＱ２から生じるベース電流を有し、第２のトランジスタは第１のトランジスタＱ１から生じるベース電流を有する、相補的な再生式スイッチとして考えることができる。サイリスタ２４は、ゲート端子３４に（一実施形態では、電圧の供給によって）ベース電流が流されてＱ２がオンになり、これによってＱ１がオンになるスイッチとして動作することができる。２つのトランジスタを互いに動作させる方法は、再生式スイッチングまたはフィードフォワードと称される場合もある。

上記デバイスは、サイリスタ２４がオンになった後、ノード３４におけるゲートドライブが除去された場合であっても導電性を維持する。従って、一実施形態では、短パルスのみによってサイリスタ２４を活性化またはトリガすることができる。これによって、ワード線に結合されたゲート３４における活性化信号は、全アクセス時間を通じてハイ（high）であり続ける必要はない。サイリスタ２４は、印加される電圧を、最低保持電圧とも称される所定の値未満に低減することによって、オフまたは非活性化することができる。電流を低減することのできる手法の１つとして、メモリ素子２１を介してアノード３０に動作可能なように結合されたビット線２２を、一実施形態では回路グランドであるソース線（ＳＬ）電圧まで引き下げることなどによって、アノード端子３０およびカソード端子３２をショートさせるという手法がある。

図４は、サイリスタとして用いられることの多いトリガ部品の別の概略図を示している。なお、一実施形態では従来のサイリスタが図示および説明されているが、本発明は、任意のタイプのトリガデバイスまたは回路を想定しており、このような変更は本発明の範囲内であることについて理解されたい。

図５は、本発明の典型的な一実施形態による、動作中のサイリスタデバイス（例えば、図６のメモリデバイス構成５０）について示したグラフである。図６の構成５０は、ビット線５２ａ〜５２ｎおよびワード線５４ａ〜５４ｍをそれぞれ有する、「ｎ」列および「ｍ」行に配置されたメモリアレイ部分である。一実施形態では、アレイ部分５０は、各ビット線５２とコモンソース線（ＳＬ）との間に各メモリユニットセル５６が結合された、ＮＯＲ型構成として構成されている。各ユニットセル５６は、ユニポーラメモリ部品または素子２１、およびトリガ部品２４を有している。各トリガ部品２４は、各ワード線５４にさらに結合されている。各トリガ部品２４はまた、各ワード線５４のパルス状態に基づいて、各メモリ素子２１を各ビット線５２に選択的かつ電気的に結合するように構成されている。

図５および図６を同時に参照すると、動作中のトリガ部品２４は、図６の構成５０内において動作する。これについて以下に説明する。特定のワード線５２ｂがロー（low）であるとき、図５の上部のグラフ６０に示されている情報が有益である。一実施形態において、アノードからカソードへの電圧が約２Ｖである場合、トリガ部品２４は開回路として動作し、ワード線に関連付けされている各メモリ素子２１を、その各ビット線から電気的に絶縁する。この状態は、これらメモリ素子に関連付けされているビット線を、例えば各ソース線（ＳＬ)における値などの、低電圧値に維持することによって保持することができる。一実施形態では、上記値は０Ｖであってよい。上記ビット線が、各ソース線電圧を越えて２Ｖ以上に大幅に上昇した場合、上記トリガ部品は破損する。これは、図５の参照符号６２において、スナップバック電圧および電流伝導によって示されている。このため、本発明の一実施形態では、トリガ部品の破損を防ぐために、ビット線アクセス電圧が約２Ｖまたはそれ未満に維持される。

上記耐圧は、トリガ素子の１つまたは１つ以上のプロセスパラメータを最適化することによって、２Ｖ以外の値に制御することができる。

図５および図６をさらに参照すると、メモリセルがアクセスされるときには、ワード線電圧は少なくとも瞬間的にはゼロではなく、また各ビット線５２はアクセス電圧まで上昇される。これによってトリガ部品２４が、図５のグラフ６６に示されているように、それに関連付けされている順方向バイアス電圧によって導電する。この場合のトリガ部品２４は、一実施形態では、従来のダイオードの順方向と類似している。上記トリガ部品が導電している場合、それに関連付けされているメモリ素子２１は、各ビット線５２に電気的に結合され、メモリ素子２１に対するアクセス（読み出しまたは書き込み動作など）が可能となる。上記の説明から分かるように、トリガ部品２４を活性化するために各ワード線５４を十分なトリガ電圧まで上げる必要のある時間は短く、この短い時間の後にワード線は低レベルに戻され、そしてトリガ部品２４は導電状態を維持する。

さらに、選択されていないその他のビット線の場合、選択されていないビット線が低電圧に保持されているときは、ワード線上のパルスによって各トリガ部品が導電することはない。これは、これらトリガ部品が効果的にショートするからである。さらに、全アクセス時間を通じて各ワード線をハイ（high）に保持する必要がないため、選択されていないビット線に関連する漏れを大幅に低減することができる。

図７には、本発明の別の実施形態による別の構成６０が開示されている。図７では、トリガ部品２４が、特定のタイプのトリガ部品（すなわちサイリスタ２４’）に置き換えられており、ゲート端子は各ワード線５４に結合されている。さらに、そのアノードは各メモリ素子２１に結合されており、そのカソードはコモンソース線（ＳＬ）に結合されている。ワード線５４にパルスが印加されると（各ビット線５２がアクセス電圧にあるとき）、サイリスタ２４’が活性化して、全アクセス時間を通じて導電する。サイリスタ２４’の活性化は、各ビット線がソース線電圧に引き下げられたときに終了する。上述のように、ワード線は、サイリスタ２４’をトリガするために十分な時間のみ引き上げておく必要があり、この時間は全アクセス時間よりも大幅に短いため、選択されていないビット線に関連する漏れが著しく低減される。

図６の構成５０および図７の構成６０は、任意の配置形態で実施することができ、これらの形態は全て本発明の範囲内であると考えられる。一実施形態では、トリガ部品２４が、垂直方向に伸びるｐｎｐｎ構造を備えた半導体ＳＣＲ型デバイスを有する配置形態を用いることができる。これは、図８および図９において、参照符号１００で示されている。図８は、メモリアレイの一部を断片的に示す平面図である。図８では、ワード線１０２は行になって横方向に伸びており、ビット線１０４はワード線１０２上に列になって垂直方向に伸びている。一実施形態では、ワード線１０２は、半導体基板１０６（一実施形態ではｎ型材料）上に伸びており、それらの間には誘電体層（図示せず）が挟まれている。ワード線１０２上には、誘電体層（図示せず）が配置されており、この誘電体層を通って、垂直に伸びるトレンチが形成されている。このトレンチはさらに、各ワード線、およびその下の誘電体層を通って伸びている。

次に、一実施形態では、ワード線内に伸びるホール周辺内に下地膜酸化物（あるいはその他の誘電体）が形成され、続いて、選択的エピタキシャル堆積によって（ワード線ホール内に）ｐ型半導体材料１１０が形成される。そして、ｎ型材料１１２および別のｐ型材料１１４がトレンチ内に形成され、これによって垂直ＳＣＲ構造２４が形成される。一実施形態では、その上部に別の薄い誘電体（図示せず）が形成され、続いてトレンチ内にメモリ材料１２０が形成される。その上部には、導電性ビット線１０４が形成され（一実施形態では、堆積およびパターン形成）、これによってメモリ素子材料１２０との電気的接触が形成される。

図８に見られるように、上記配置とすることによって、緻密なユニットセル１３０が形成される。また、ユニットセル１３０の一領域を制御することによって、その領域内にワード線およびビット線を形成することができる。ワード線１０２とサイリスタ２４との間に配置された上記薄い誘電体材料は、これらに対して容量結合を提供する。さらに、サイリスタ２４とメモリ素子材料１２０との間に配置された誘電体材料もまた、これらの間に容量結合を提供する。

図１０は、本発明の別の実施形態によるメモリアレイ部１５０を断片的に示す平面配置図である。アレイ部分１５０は、ワード線１０２およびビット線１０４を有している。図１０および図１１を参照すると、サイリスタ２４は、メモリ素子１２０を通って、その上に位置するビット線１０４に電気的に結合する垂直構造である。一実施形態では、誘電体材料（図示せず）は、領域１１４と領域１２０との間に挟まれており、メモリ素子１２０とサイリスタ２４との間に容量結合を提供する。図１０および図１１の垂直サイリスタ構造は、図８および図９の配置とは対照的に各ワード線１０２内を通って伸びていないが、側方においてワード線構造１０２と境界を接している。一実施形態では、誘電体材料（図示せず）は、ワード線１０２とサイリスタ２４の領域１１０との間に配置されており、それらに容量結合を提供している。

得られるユニットセル１６０は、図１０に示されている。図１０は、垂直サイリスタ／メモリ素子構造に平行して伸びるワード線１０２を示している。この配置とすることよって、抵抗部分を占有することなく（この占有は、ワード線がサイリスタを包み込んでしまう領域を薄くすることによって生じる）、ワード線１０２を可能な限り薄くすることができる。

本発明のさらに別の実施形態では、サイリスタデバイス２４は、図９および図１１に示されている垂直構造の代わりに、図１２に示されているラテラル構造を有していてよい。各サイリスタ対２４は、物理的に共通するソース線（ＳＬ）を共有しており、またサイリスタデバイスの一部１０６を含んでいる。サイリスタ２４は、一実施形態では半導体基板内に形成され、別の実施形態では半導体基板表面上に形成される。サイリスタ２４は、誘電体材料（簡潔にするために図示せず）を通って垂直に伸びる導電性コンタクト１８２を介して、各メモリ素子１２０に電気的に結合されている。各ワード線１０２は、各サイリスタ２４の一部１１０上に形成される。誘電体材料（図示せず）は、ワード線とサイリスタとの間に容量結合を提供するために、一実施形態ではそれらの間に挟まれている。

本発明の別の実施形態によると、ユニポーラメモリデバイスにアクセスする方法が提供される。この方法は、図１３の参照符号２００に示されている。本発明による方法２００およびその他の方法について、動作または事象の連続として図示および説明する。しかし本発明は、示されている動作または事象の順序に制限されるものではないことについて理解されたい。例えば一部の動作は、図示および／または本明細書において説明されている実施形態とは別に、本発明に従って異なる順序で行われることもあり、および／または、その他の動作または事象と同時に行われることもある。さらに、本発明による方法論を実行するために、図示されている動作を全て行う必要はない場合もある。

方法２００はまず、参照符号２０２に示されているように、ビット線電圧をアクセス電圧に引き上げることから始まる。メモリデバイスのアレイ部分内に配置された１つまたは１つ以上のメモリ素子へのアクセスは、一実施形態では読み出し動作を含んでおり、別の実施形態では書き込みまたはプログラミング動作を含んでいる。読み出し動作では、１つまたは１つ以上のビット線のメモリ素子の１つがアクセスされる。読み出される素子を有する各ビット線は、ビット線読み出し電圧に引き上げられる。一実施形態では、ビット線読み出し電圧は、用いられているトリガ部品２４に関連する耐圧よりも小さい。これによって、選択されたメモリセルの読み出しが、選択されたビット線に沿って配置された選択されていないメモリセルの導電によって妨害されることはない。図６を参照すると、一実施形態では、ビット線５２が適切なアクセス電圧に引き上げられた後、方法２００は参照符号２０４に進む。参照符号２０４では、各メモリセルに関連付けされている各ワード線５４に、パルスが印加される。上述の説明において強調したように、ワード線パルスのパルス幅は、トリガ部品２４が備えられているため、アクセス時間と同じである必要はない。短パルスによってトリガ部品２４が活性化され、これによって各メモリ素子２１を各ビット線５２に電気的に結合する。従って、ビット線５２内に流れる電流は、各メモリセル２１のデータ状態が作用したものであり、またデータ状態の読み出しのために検知される。

本発明の別の実施形態では、上記アクセスは、書き込みまたはプログラミング動作を含んでいる。メモリ素子が相変化メモリ素子を含んでいる一実施形態では、メモリ素子は、それに印加される電流パルスまたは電圧パルスの大きさおよびパルス幅に基づいて、セットまたはリセットされる。一実施形態では、セット動作のためのビット線電圧は、リセット動作のためのビット線電圧よりも小さい。上記パルス幅は、ワード線によって制御することはできない。従って、上記プログラミング電流パルスのパルス幅は、トリガ部品を非活性化するために各ビット線が低値に引き下げられるタイミングによって決定される。

従って、セットプログラミング動作中に、方法２００は、参照符号２０２において、各ビット線５２をセット電圧（リセット電圧未満）に引き上げる工程を含んでいる。次に、参照符号２０４において、各ワード線５４にパルスが印加され、これによって各メモリ素子が、引き上げられたビット線に電気的に結合される。ワード線上のパルスのパルス幅は、トリガ素子の連続的な導電性に影響を与えないため、トリガ部品２４をオフにするためには上記ビット線電圧が用いられる。さらに、上記セットパルスのパルス幅は、トリガ部品を活性化するために上記ワード線にパルスを印加する時間の長さと、図１３の参照符号２０６においてトリガ部品２４をオフにするために上記ビット線セット電圧を引き下げる時点との間によって決定される。上記セット時間は、一実施形態では、リセット動作時間よりも長い。

一実施形態では、上記セットパルス幅およびリセットパルス幅は、印加される電力によってセットおよびリセット動作が区別される場合は、同一である。

一実施形態では、上記セット動作は、上記メモリ素子を破壊するためにセルに大電力を印加することにより始まる。次に、上記メモリ素子を結晶化するために、より小さい電力を有するパルスが印加される。

リセット中に、上記ビット線は、参照符号２０２においてリセット電圧に引き上げられる。一実施形態では、上記リセット電圧はセット値よりも大きい。次に、参照符号２０４において、上記ワード線にパルスが印加されて、上記トリガ部品が活性化される。続いて参照符号２０６において、リセットビット線電圧が、リセット電流パルスのために必要である時点において引き下げられる。上記ビット線電圧を引き下げることによって、上記トリガ部品が非活性化される。一実施形態では、上記リセットビット線電圧が引き下げられる時間の長さは、セット動作の時間よりも短い。上記リセット電流パルスの大きさはセットパルスよりも大きく、パルス幅はセットパルスよりも短い。

本発明について、１つまたは１つ以上の形態に照らして例証および説明してきたが、特許請求の精神および範囲から逸脱することなく、例証された実施例に変更および／または変化を加えることができる。特に、説明してきた部品または構造（アセンブリ、デバイス、回路、システム等）によって実行される様々な機能に関して、これら部品を説明するために用いられた用語（「手段」への参照を含む）は、本明細書において例証した本発明の典型的な形態において上記機能を実行する構造と構造的に同等ではない場合であっても、別段の記載がない限りは、説明した部品の特定の機能を実行する（例えば機能的に同等な）任意の部品または構造と対応するものである。さらに、本発明の特定の特徴を１つまたは複数の形態のみに照らして開示したが、このような特徴は、任意または特定のアプリケーションにおいて必要または有利である場合は、その他の形態の１つまたは１つ以上のその他の特徴と組み合わせることができる。さらに、詳細な説明および特許請求の範囲において、「備えている」、「備える」、「有している」、「有する」、「と共に」などの表現、あるいはこれらと同様の表現が用いられているが、これらの表現は、「含んでいる」と同様に包含的な意味で用いられている。

選択トランジスタを、それと関連付けされたメモリ素子に選択的にアクセスするために用いた、従来のメモリ構成を示す概略図である。 トリガ部品を、それと関連付けされたメモリ素子に選択的にアクセスするために用いた、本発明の一実施形態によるメモリ構成を示す概略図である。 本発明の様々な実施形態による典型的なトリガ部品を示す概略図である。 本発明の様々な実施形態による典型的なトリガ部品を示す概略図である。 様々なバイアス状態における、本発明の一実施形態によるトリガ部品の動作を示す２つのグラフである。 トリガ部品を選択デバイスとして用いた、本発明の一実施形態によるメモリデバイス構成を示すブロック図である。 トリガ部品としてサイリスタデバイスを用いた、本発明の一実施形態によるメモリデバイス構成を示す概略図である。 トリガ部品として垂直サイリスタデバイスを用い、またワード線が垂直サイリスタ構造を囲んでいる、本発明の一実施形態によるメモリアレイの一部を断片的に示す平面図である。 図８のワード線によって囲まれている部分を有する、本発明の一実施形態による垂直サイリスタデバイスを断片的に示す斜視図である。 トリガ部品として垂直サイリスタデバイスを用い、またワード線が垂直サイリスタ構造と実質的に境界を接している、メモリアレイの一部の配置を断片的に示す平面図である。 図１０のワード線と境界を接する部分を有する、本発明の一実施形態による垂直サイリスタデバイスを断片的に示す側面図である。 半導体基板上または半導体基板内に形成されており、上にはワード線が伸びている、本発明の別の実施形態によるラテラルサイリスタデバイスを断片的に示す側面図である。 図３または図６のデバイス構成などのメモリデバイスにアクセスする、本発明の一実施形態による方法を示すフローチャートである。

Claims (31)

1. 行として伸びる複数のワード線と、
   列として伸びるビット線と、
   ワード線とビット線との間に結合されており、トリガ素子を介して当該ビット線に選択的に結合されるユニポーラメモリ素子を含んでいるメモリセルとを備えたメモリデバイス。
2. 上記トリガ部品は、上記ワード線に結合されたサイリスタを含んでいる請求項１に記載のメモリデバイス。
3. 上記サイリスタは、上記メモリセルのアクセス時間よりも短いパルス幅を有するパルスが、上記サイリスタのゲートに上記各ワード線を介して印加されたときに、上記ユニポーラメモリ素子を上記ビット線に結合するように構成されている請求項２に記載のメモリデバイス。
4. 上記サイリスタは、上記メモリセルの上記アクセスと等しいパルス幅を有するパルスが、上記サイリスタのゲートに上記各ワード線を介して印加されたときに、上記ユニポーラメモリ素子を上記ビット線に結合するように構成されている請求項２に記載のメモリデバイス。
5. 上記サイリスタは、上記メモリセルのアクセス時間よりも長いパルス幅を有するパルスが、上記サイリスタのゲートに上記各ワード線を介して印加されたときに、上記ユニポーラメモリ素子を上記ビット線に結合するように構成されている請求項２に記載のメモリデバイス。
6. 上記ユニポーラメモリ素子は、抵抗スイッチメモリ素子を含んでいる請求項１に記載のメモリデバイス。
7. 上記抵抗スイッチメモリ素子は、相変化メモリ素子を含んでいる請求項６に記載のメモリデバイス。
8. ビット線に関連付けされたユニポーラメモリ素子と、
   メモリセルへのアクセスのために、上記ユニポーラメモリ素子を上記ビット線に選択的かつ電気的に結合するように構成されたトリガ部品とを備えたメモリセル。
9. 上記トリガ部品は、上記各ユニポーラメモリ素子に関連付けされたワード線に結合されたゲートを有するサイリスタを含んでいる請求項８に記載のメモリセル。
10. 上記サイリスタは、上記サイリスタの上記ゲートに、上記各ワード線を介してパルスが印加されたときに、上記ユニポーラメモリ素子を上記ビット線に結合するように構成されている請求項９に記載のメモリセル。
11. 上記ユニポーラメモリ素子は、抵抗スイッチメモリ素子を含んでいる請求項８に記載のメモリデバイス。
12. 上記抵抗スイッチメモリ素子は、相変化メモリ素子を含んでいる請求項１１に記載のメモリデバイス。
13. 行として伸びる複数のワード線と、
    列として伸びる複数のビット線と、
    ユニポーラメモリ素子を各ビット線に選択的かつ電気的に結合する結合手段であって、上記ユニポーラメモリ素子を上記ビット線に電気的に結合する時間よりも短いパルス幅を有するパルスの印加を受けたときに活性化される結合手段とを備えたメモリデバイス。
14. 上記結合手段は、各ワード線に結合されたゲート端子を有するサイリスタを含んでおり、上記パルスは、上記各ワード線を介して上記ゲート端子に印加される請求項１３に記載のメモリデバイス。
15. 上記ユニポーラメモリ素子は、抵抗スイッチメモリ素子を含んでいる請求項１３に記載のメモリデバイス。
16. 上記抵抗スイッチメモリ素子は、相変化メモリ素子を含んでいる請求項１５に記載のメモリデバイス。
17. ワード線およびビット線をそれぞれ有する複数の行および複数の列内に配置されたユニポーラメモリデバイスのアレイを有しており、
    各メモリデバイスは、メモリデバイスに関連付けされているアクセス時間よりも短いパルス幅を有するパルスによって活性化されるように構成されたトリガデバイスを介して、各ビット線に選択的かつ電気的に結合されるメモリデバイス。
18. 上記メモリは、抵抗スイッチメモリ部品を含んでおり、上記トリガデバイスは、サイリスタを含んでいる請求項１７に記載のメモリデバイス。
19. 上記サイリスタは、半導体基板上に形成された垂直構造を有しており、
    上記抵抗スイッチメモリ部品は、上記垂直サイリスタ上に形成されている請求項１８に記載のメモリデバイス。
20. 上記各ビット線は、上記抵抗スイッチメモリ部品上に伸び、かつ上記抵抗スイッチメモリ部品に電気的に結合しており、
    上記各ワード線は、上記サイリスタのゲート端子部分を囲み、かつ上記サイリスタのゲート端子部分に電気的に結合している請求項１９に記載のメモリデバイス。
21. 上記各ビット線は、上記抵抗スイッチメモリ部品上に伸び、かつ上記抵抗スイッチメモリ部品に電気的に結合しており、
    上記各ワード線は、上記サイリスタのゲート端子部分と側方において境界を接しており、かつ上記サイリスタのゲート端子部分に電気的に結合している請求項１９に記載のメモリデバイス。
22. 上記サイリスタは、半導体基板内または半導体基板上に形成されたラテラル構造を含んでいる請求項１９に記載のメモリデバイス。
23. 上記各ビット線は、
    上記各抵抗スイッチメモリ部品上に伸びており、
    上記各抵抗スイッチメモリ部品に電気的に結合しており、
    上記抵抗スイッチメモリ部品を上記サイリスタに電気的に結合する、垂直に伸びる導電性コンタクトをさらに有している請求項２２に記載のメモリデバイス。
24. 上記各ワード線は、
    上記各ビット線の下かつ上記サイリスタの上に伸びており、
    上記サイリスタのゲート端子との電気的接触を形成している請求項２３に記載のメモリデバイス。
25. ワード線に結合されたトリガ部品を介してビット線に選択的に結合されるユニポーラメモリセルにアクセスするアクセス方法であって、
    上記ビット線電圧をアクセス電圧に引き上げる工程と、
    上記ワード線に、上記ユニポーラメモリセルのアクセス時間よりも短いパルス幅を有するパルスを印加する工程とを含んでいるアクセス方法。
26. 上記アクセスは、読み出し動作を含んでおり、
    上記パルスを印加することによって、上記トリガ部品が活性化され、これによって上記ユニポーラメモリセルが上記ビット線に電気的に結合される請求項２５に記載のアクセス方法。
27. 上記トリガ部品はサイリスタを含んでおり、
    上記トリガ部品が活性化されている時間は、上記パルス幅よりも長い請求項２６に記載のアクセス方法。
28. 上記ビット線を非活性化電位まで引き下げ、これによって上記トリガ部品を非活性化する工程をさらに含んでいる請求項２６に記載のアクセス方法。
29. 上記アクセスは、書き込み動作を含んでおり、
    上記パルスを印加することによって、上記トリガ部品が活性化され、これによって上記ユニポーラメモリが上記ビット線に結合される請求項２５に記載のアクセス方法。
30. 上記ユニポーラメモリセルは、相変化メモリ素子を含んでおり、
    上記書き込み動作は、セット動作を含んでおり、
    上記ビット線電圧を上記アクセス電圧に引き上げる上記工程は、上記セット動作に関連付けされた所定の時間分、上記ビット線電圧をセット電圧レベルに引き上げる工程を含んでいる請求項２９に記載のアクセス方法。
31. 上記ユニポーラメモリセルは、相変化メモリ素子を含んでおり、
    上記書き込み動作は、リセット動作を含んでおり、
    上記ビット線電圧を上記アクセス電圧に引き上げる上記工程は、上記ビット線電圧を、上記リセット動作に関連付けされた所定の時間分であってセット動作の時間よりも短い時間分、セット電圧レベルよりも大きいリセット電圧に引き上げる工程をさらに含んでいる請求項２９に記載のアクセス方法。

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