TWI721063B - 儲存陣列 - Google Patents

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Abstract

一種裝置包括儲存陣列，該儲存陣列包括第一訊號線及第二訊號線；與第一訊號線及第二訊號線電氣通訊之至少一個相關電子開關；以及使用至少一個程式化訊號驅動相關電子開關之控制電路系統。

Description

儲存陣列
本技術係關於一種儲存陣列。更特定言之，本技術係關於包括一或更多個相關電子開關之儲存陣列。另外，此等技術係關於併入此類相關電子開關之電路及裝置、及其操作及製造之方法。
非依電性記憶體係一類記憶體，其中記憶體單元或元件在將供應至元件之電力移除後並不損失其記憶狀態，並包括電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory, EEPROM)、快閃記憶體、鐵電隨機存取記憶體(ferroelectric RAM, FeRAM)、磁性隨機存取記憶體(magnetic RAM, MRAM)等。
在快閃記憶體中，與EEPROM相比，保持隨機存取（抹除/寫入單個位元）之能力為了速度及更高的位元密度而受損。快閃記憶體仍是首選非依電性記憶體。然而，普遍認為快閃記憶體技術可能不易於按比例縮小至40奈米(nm)以下。
考慮用於替代快閃記憶體裝置或與快閃記憶體並行使用之技術已包括根據某些材料之基於電阻的記憶體，該等材料展現與材料相變（由結晶結構中原子之長程排序決定）相關之電阻變化。
在一種類型的稱為相變記憶體(PCM/PCRAM)之基於電阻的記憶體中，隨著記憶體元件之材料短暫熔融及隨後冷卻至導電晶態或絕緣非晶態而發生電阻變化。然而，基於電阻的記憶體尚未被證明在商業上有用，因為該等記憶體在導電態與絕緣態之間的轉變取決於物理結構現象，例如在高達600℃下熔融及變回固態之製程中，由此此製程不能充分受控以用作可靠記憶體，因此對於許多應用而言基於電阻的記憶體是不適合的。
另一基於電阻的記憶體包括由回應於初始較高「形成」電壓及電流以活化可變電阻功能的材料組成之記憶體元件。舉例而言，電阻RAM(resistive RAM, ReRAM)或導電橋RAM(conductive bridge RAMS, CBRAM)之操作隨溫度而大幅變化，使得ReRAM/CBRAM中之電阻開關機構亦可隨溫度而大幅變化。某些類型之ReRAM亦可展現不穩定的品質。另外，ReRAM/CBRAM中之電阻切換經過多次記憶體循環之後趨於疲勞。
因而，該項技術中仍然需要改良的非依電性記憶體。
根據第一技術，提供了一種包括儲存陣列的裝置，該儲存陣列包括：第一訊號線及第二訊號線；與第一訊號線及第二訊號線電氣通訊之至少一個相關電子開關；及使用至少一個程式化訊號驅動相關電子開關之控制電路系統。
根據第二技術，提供了一種製造具有相關電子開關之儲存陣列之方法，該方法包括以下步驟：選擇性沉積第一導電材料以在基板上形成第一訊號線；在第一訊號線上形成相關電子開關；在相關電子開關的頂部上選擇性沉積第二導電材料以形成第二訊號線，其中相關電子開關設置成與第一訊號線及第二訊號線電氣通訊。
根據第三技術，提供了一種儲存陣列，該儲存陣列包括：第一訊號線；第二訊號線，其與第一訊號線成一角度佈置以形成與其之交叉點；複數個相關電子開關，其設置在交叉點處，其中相關電子開關包含相關電子材料，其中相關電子材料包括開關區域，並且其中複數個相關電子開關中之目標相關電子開關的記憶體狀態藉由來自控制電路的程式化訊號經由第一訊號線及第二訊號線來控制或偵測。
根據第四技術，提供了一種用於記憶體陣列中之讀取目標記憶體單元的讀取電路，讀取電路包括在具有讀取目標記憶體單元之電阻器梯形配置中的相關電子開關元件，其中電阻器梯形配置經配置以產生指示讀取目標記憶體單元之記憶體狀態的第一輸出值。
概括而言，本技術之實施例提供儲存陣列及用於將儲存陣列之非目標記憶體元件中的寄生潛行路徑最小化之控制電路系統。儲存陣列可包括記憶體陣列，而記憶體陣列中之儲存元件或單元可為非依電性記憶體(non-volatile memory, NVM)元件，諸如包含相關電子材料(correlated electron material, CEM)之相關電子開關(Correlated Electron Switch, CES)。
CES可用以作為非依電性儲存器，以及作為用以感測目標CES元件之狀態之控制電路系統的部分。如下文更詳細地解釋，CES元件包括可至少部分地基於在導電狀態與絕緣狀態之間轉變材料（材料的至少一部分）而在預定可偵測的記憶體狀態之間轉變的材料。可程式化CES元件以使得其可以非依電性方式儲存配置，並且使用其阻抗狀態以賦能連接。
術語「相關電子開關」在本文可與「CES」、「CES元件」、「CES裝置」、「相關電子隨機存取記憶體」、「CeRAM」及「CeRAM裝置」互換使用。
CES為（全部地或部分地）由CEM形成之特定類型開關。一般而言，CES可展現由於電子相關性而非固態結構相變而產生之急劇導電或絕緣狀態轉變。（固態結構相變之實例包括在相變記憶體(phase change memory, PCM)裝置中之晶態/非晶態變化，或電阻RAM裝置中之絲狀物形成及導電，如上所述）。CES中之急劇導體/絕緣體轉變可回應於量子機械現象，與熔融/凝固或絲狀物形成相反。
CES在絕緣狀態與導電狀態之間的量子機械轉變可根據莫特轉變(Mott transition)來理解。在莫特轉變中，若發生莫特轉變條件，則材料可從絕緣狀態切換至導電狀態。當達到臨限載流子濃度而使得滿足莫特準則時，莫特轉變將發生，且狀態將從高電阻（或電容）變化至低電阻（電容）。
CES元件之「狀態」或「記憶體狀態」可取決於CES元件之阻抗狀態或導電狀態。在此情境中，「狀態」或「記憶體狀態」意謂著記憶體裝置之可偵測狀態，該狀態僅舉例而言指示值、符號、參數及/或條件。在一個特定實施方式中，如下所述，可至少部分地基於在讀取操作中於記憶體裝置端子上偵測到的訊號來偵測記憶體裝置之記憶體狀態。在另一特定實施方式中，如下所述，記憶體裝置可藉由在「寫入操作」中跨記憶體裝置之端子施加一或更多個訊號，而進入特定記憶體狀態以表示或儲存特定值、符號或參數。
在一特定實施方式中，CES元件可包括夾在導電端子之間之CEM材料。藉由在端子之間施加特定電壓及電流，CEM材料可在前述導電狀態與絕緣狀態之間轉變。如下文之特定示例性實施方式中所論述，夾在導電端子之間的CES元件之CEM材料可藉由跨在電流密度J重設 下具有電壓V重設 與電流I重設 之端子施加第一程式化訊號而置於絕緣狀態，或藉由跨在電流密度J設定 下具有電壓V設定 與電流I設定 之端子施加第二程式化訊號而置於導電狀態。
另外或替代地，CES元件可設置為交叉點記憶體陣列中之記憶體單元，因而CES元件可包括形成於半導體上之金屬/CEM/金屬(M/CEM/M)堆疊。此類M/CEM/M堆疊可例如形成於二極體上。在示例性實施方式中，此類二極體可選自由接面二極體及肖特基二極體組成之群組。在此情境中，應理解，「金屬」意謂著導體，亦即任何特性類似於金屬之材料，包括例如多晶矽或摻雜半導體。
第1a圖圖示跨CES元件之端子（未圖示）之電流密度對電壓之曲線。至少部分地基於施加至CES元件端子之電壓（例如在寫入操作中），CES可置於導電狀態或絕緣狀態。例如，電壓V設定 及電流密度J設定 之施加可使CES元件置於導電記憶體狀態，且電壓V重設 及電流密度J重設 之施加可使CES元件置於絕緣記憶體狀態。
CES置於絕緣狀態或導電狀態之後，可藉由施加電壓V讀取 （例如在讀取操作中）及偵測例如端子處的電流或電流密度或跨CES元件端子之偏壓來偵測CES元件之特定狀態。
需要控制CES元件之電流及電壓兩者以便切換CES元件狀態。舉例而言，若CES元件處於導電狀態，並且對其施加使裝置進入絕緣記憶體狀態所需之電壓V重設 ，則在電流密度亦處在所需值J重設 之前CES元件將不會切換至絕緣狀態。此意謂，當CES元件用於自記憶體中讀取/寫入時，可以防止意外重寫，因為即使施加足夠的電壓至CES元件上，記憶體狀態變化將僅在同時亦施加所需電流密度時發生。
第1a圖之CES元件之CEM可包括任何過渡金屬氧化物(transition metal oxide, TMO)，諸如鈣鈦礦、莫特絕緣體、電荷交換絕緣體，及安德森無序絕緣體。在特定實施方式中，CES元件可由僅舉例而言諸如氧化鎳、氧化鈷、氧化鐵、氧化釔及鈣鈦礦（如鉻摻雜鈦酸鍶、鈦酸鑭），及包括高錳酸鈣(praesydium calcium manganate)及高錳酸鑭(praesydium lanthanum manganite)之錳酸鹽族的切換材料形成。特定地，包括具有不完全 d 及 f 軌道殼層之元素的氧化物可展現充足的電阻切換性質以供用於CES裝置中。在一實施例中，CES元件可在無電鑄之情況下製備。其他實施方式可在不背離本案所主張標的之情況下使用其他過渡金屬化合物。例如，{M(chxn)2Br}Br2，其中M可包括Pt、Pd，或Ni，並且chxn包括1R,2R-環己烷二胺，並且可在不背離所主張之標的的情況下使用其他此類金屬錯合物。
當施加充足的偏壓（例如，超過能帶分裂電位）及滿足前述莫特條件（注入電子電洞等於切換區域中之電子）時，CES元件可經由莫特轉變而快速從導電狀態切換至絕緣狀態。此情況可在第1a圖中之曲線的點108處發生。在此點處，電子不再被屏蔽，而被定域。此相關性可產生強大的電子間相互作用電位，此電位使能帶分裂以形成絕緣體。在CES元件仍然處於絕緣狀態時，可藉由電子電洞傳輸而產生電流。當跨CES的端子施加充足偏壓時，則可越過金屬絕緣體金屬(metal-insulator-metal, MIM)裝置之電位屏障而將電子注入MIM二極體。當已注入充足電子及跨端子施加充足電位以使CES元件置於設定狀態時，電子增多可屏蔽電子及移除電子定域，此舉可使形成金屬之能帶分裂電位崩潰。
CES元件中的電流可由外部施加的「順應」條件控制，該條件至少部分地基於在寫入操作期間限制以使CES元件置於導電狀態的外部電流而決定。此外部施加之順應電流亦可設定用於後續重設操作的電流密度條件，以使CES置於絕緣狀態。
如第1a圖之特定實施方式所示，於寫入操作期間在點116處施加使CES元件置於導電狀態之電流密度J順應 可決定在後續寫入操作中使CES元件進入絕緣狀態的順應性條件。例如，CES元件可隨後藉由在點108處在電壓V重設 下施加電流密度J重設 ≧J順應 而置於絕緣狀態，其中J順應 從外部施加。
因此，順應性條件可設定CES元件中將由莫特轉變之電洞「捕獲」之電子數目。換言之，在寫入操作中經施加以使CES元件置於導電記憶體狀態之電流可決定將注入CES元件之電洞數目，該等電洞用於隨後將CES元件轉變至絕緣記憶體狀態。
如上文指出，重設條件可回應於點108處之莫特轉變而出現。如上文指出，此類莫特轉變可在CES元件中之一條件下發生，在該條件下，電子濃度n 等於電子電洞濃度p 。
第1a圖中圖示的曲線之區域104中之電流或電流密度可回應於根據跨CES元件之端子施加的電壓訊號注入電洞而存在。在此，當臨界電壓跨CES元件之端子施加時，電洞注入可滿足莫特轉變準則，以進行從導電狀態至絕緣狀態的轉變。
用於在讀取操作中偵測CES元件之記憶體狀態的「讀取訊窗」102可設定為當CES元件處於絕緣狀態時第1a圖的曲線中之部分106，與當CES元件在讀取電壓V讀取 下處於導電狀態時第1a圖的曲線中之部分104之間的差。
類似地，在寫入操作中用於使CES元件置於絕緣或導電記憶體狀態之「寫入訊窗」110可設定為V重設 （在J重設 下）與V設定 （在J設定 下）之間的差。確立|V設定 |＞|V重設 |賦能導電與絕緣狀態之間的切換。V重設 可近似處於因相關性產生之能帶分裂電位下，而V設定 可近似為能帶分裂電位之兩倍。在特定實施方式中，可至少部分地藉由CES元件之材料與摻雜而決定寫入訊窗110之尺寸。從高電阻（或高電容）到低電阻（或低電容）之轉變可由裝置之單一阻抗表示。
第1b圖描繪示例性可變阻抗裝置（諸如CES元件）之等效電路之示意圖，該示例性可變阻抗裝置如可變阻抗裝置124。如本案所提及，可變阻抗裝置124可包括可變電阻與可變電容兩者之特徵。例如，在一實施例中，用於可變阻抗裝置之等效電路可包括可變電阻器，諸如與可變電容器並聯之可變電阻器126，諸如可變電容器128。儘管可變電阻器126與可變電容器128在第1b圖中描繪為分立部件，但可變阻抗裝置124可同樣包括大體上同質的CEM元件，其中CEM元件包括可變電容與可變電阻之特徵。下表1繪示示例性可變阻抗裝置之示例性真值表，該裝置為諸如可變阻抗裝置124。
Figure 105140748-A0304-0001
 表1
第2圖為具有記憶體陣列11之裝置10的示意圖，記憶體陣列11包括呈相關電子開關1之形式的儲存單元。裝置10可包括記憶體裝置或其他積體電路。
在第2圖中，裝置10繪示為包括交叉點記憶體陣列配置，但其僅為不同記憶體配置之一個實例；應理解，一些其他配置是可能的。
第2圖繪示2×3交叉點記憶體陣列11，其在訊號線之交叉點處具有訊號線及儲存單元之矩陣，藉此將訊號線連接至可用來控制對相關電子開關1之讀取操作及寫入操作的控制電路系統。在以下實施例中，控制電路系統經描繪為設置在交叉點陣列之周邊，但亦可設置在任何適合位置或配置中。
在本實例中，第一複數個訊號線包括列線(Rn )（在第2圖中描繪為R0 及R1 ），而第二複數個訊號線包括行線(Cn )（在第2圖中經描繪為C0 、C1 及C2 )，因此儲存單元（其在以下實施例中為CES元件1a至1f）佈置在記憶體陣列11內。
每個CES元件1a至1f元件經描繪為具有第一端子12及第二端子13，藉此將第一端子12連接至各個列線Rn ，而將第二端子13連接至各個行線Cn 。
作為說明性實例，第2圖之CES元件1a之第一端子12連接至列線R1 ，而CES元件1a之第二端子13連接至行線C0 。作為另一說明性實例，CES元件1f之第一端子12連接至列線R0 ，而CES元件1f之第二端子13連接至行線C2 。
應理解，CES元件1a至1f可藉由控制電路系統經由各個列線Rn 及行線Cn ，以及具有藉由控制電路系統在其上驅動之特定電壓(V)及/或電流密度(J)之適宜程式化訊號來個別地尋址，使得CES元件1a至1f之記憶體狀態可被限定及/或感測到。此類記憶體狀態包括絕緣或高阻抗狀態（以下稱為「HIS(high impedance state)」）或導電或低阻抗狀態（以下稱為「LIS(low impedance state)」）。
儘管第2圖之交叉點記憶體陣列經描繪為具有佈置在其中之六個CES元件1a至1f的2×3陣列（亦即2列線及3行線），但是應理解，任何適宜交叉點記憶體陣列r ×c 可視使用者或特定應用之需要而設置（藉此「r 」對應於列線之數目，而「c 」對應於陣列中行線之數目）。例如，在一些實例中，可設置1×1陣列。在替代性實施例中，可設置256×256、512×512或任何適宜的陣列。
在本實施例中，控制電路系統包括用於控制對不同列線Rn 施加適宜訊號（例如，程式化訊號）之位址產生電路系統14。
在本實施例中，位址產生電路系統14包括n位元的位址線資料(address line data, ALD)。如熟習此技術者將理解，位址產生電路系統可包括產生「r」位元位址輸出匯流排之單熱點解碼器。通常，對於n位元位址輸入，產生解碼輸出線之最多2^ n個位元。如前所述，輸出匯流排為「單熱點」。此指示以下事實：當完成位址解碼時，最多2^ n根線中僅一根線是有效的。例如，假定3位元位址匯流排，可產生最多8根位址線（例如，寫入線WL0到WL7）。假定輸入位址匯流排編碼為101（或十進位數字5之二進位編碼），則可將WL5驅動至有效邏輯狀態。剩餘解碼器線（WL0至WL4及WL6至WL7）可都保持無效。通常，有效狀態為邏輯高。在本實施例中，各個寫入線輸出(WLn )用作寫入電路18之輸入以決定如何驅動特定列線(Rn )，由此將寫入線WL0 及寫入線WL1 分別描繪為對應於列線R0 及列線R1 之解碼輸出。
在本實施例中，寫入電路系統18包括對應於多個列線Rn 之多個寫入輸出(write output, WOn )，因此每個寫入輸出WOn 將程式化訊號驅動至各個列線Rn 上以實現沿著該等各個列線的一或更多個CES元件1之記憶體狀態改變。寫入電路系統18在第3圖中更詳細地描述。
應理解，當施加程式化訊號至各個列線Rn 上時，一或更多個特定CES元件1之各個行線Cn 亦可由控制電路系統適當地控制。在本實例中，控制電路系統包括用於控制行線Cn 之操作的行控制電路系統16。
參考第2圖，並且採用CES元件1b作為本實例之寫入目標CES元件，當程式化訊號，例如（V施加 （在J施加 時））經驅動至R1 上以實現寫入目標CES元件1b上之記憶體狀態改變，行線C1 可藉由行控制電路系統16適當地控制（例如拉到零或地電位），如下文將描述。
可控制所有其他列線（例如，R0 ）及/或行線（例如，C0 及C2 ）使得當改變寫入目標CES元件之記憶體狀態時，其他非寫入目標CES元件（在第2圖中經描繪為CES元件1a及CES元件1c至CES元件1f）之記憶體狀態不受影響。作為實例，行線C0 及行線C2 可藉由行控制電路系統16適當地控制（例如，使用高阻抗驅動或不連接至地）以防止電流流過其中，並且防止其中不需有之記憶體狀態改變。應理解，寫入目標CES元件可為將由程式化訊號定址例如用以改變其記憶體狀態之任何CES元件。
在本實施例中，行控制電路系統16包括複數個輸入，該複數個輸入包括資料狀態(data state, DS)、寫賦能低輸入(write enable, WEN)及讀賦能(read enable, RE)。
行控制電路系統16亦具有複數個輸出，該複數個輸出包括寫入狀態輸出線（WS0及WS1）、複數個行控制輸出線(column control output lines, Coln )及讀取電路系統控制輸出線(read circuitry control output line, RC)。
在本實施例中，DS為輸入（例如，二進位輸入），其值係關於或決定一或更多個CES元件之WS輸出線的值。
舉例而言，當DS為高（例如，邏輯「1」）時，則可將邏輯「1」寫入至一或更多個特定CES元件（例如，WS0=1；及WS1=0）以將CES元件之記憶體狀態自LIS改變至HIS。
或者，當DS為低（例如，邏輯「0」）時，則可將邏輯「0」寫入至一或更多個特定CES元件（例如，WS0=0；及WS1=1）以將CES元件之記憶體狀態自HIS改變至LIS。
在本實施例中，WEN為輸入（例如，二進位輸入），其值係關於或決定是否將在一或更多個CES元件1上執行讀取或寫入操作。例如，當WEN為低時，行控制電路系統16可賦能或去能進一步電路系統或邏輯，使得能夠發生對特定CES元件1之寫入。當WEN為高時，行控制電路系統16可賦能或去能進一步電路系統或邏輯，使得能夠發生自一或更多個特定CES元件1之讀取。
例如，行控制電路系統16可控制(Coln )以啟動或去能適當的行（例如，使用電晶體20），其接著賦能或去能特定行線Cn ，例如藉由將行線Cn 連接至地以賦能電流流過其中或在其上驅動高阻抗以防止電流流過其中。
在本實施例中，RE為輸入，其值係關於或決定讀取電路22之所有或部分是被賦能還是去能。例如，RE值可決定RC值，RC值控制讀取控制電路系統（圖示於第4圖中）之功能性，且繼而賦能或去能讀取電路系統22。
在本實施例中，可為控制電路系統之部分的讀取電路系統22經配置以藉由感測或測定一或更多個CES元件之值、符號、參數或條件來偵測一或更多個讀取目標CES元件之記憶體狀態。讀取電路系統22在第4圖中更詳細地描述。應理解，讀取目標CES元件為期望偵測到其記憶體狀態之CES元件。
第3圖為根據一些實施例的圖示裝置10之控制電路系統的示意圖。特別地，第3圖為圖示用於對CES元件1進行寫入操作之寫入電路系統18的示意圖。
在第3圖之說明性實例中，描繪用於驅動單列線R0 之部件，藉此將WL0 及WS1佈置為NAND閘極28之輸入，而將WL0 及WS0佈置為AND閘極29之輸入。
NAND閘極28之輸出經佈置以，當處於低邏輯位準（例如，「0」）時，賦能PMOS電晶體30；以及當處於高邏輯位準時，去能PMOS電晶體30。
AND閘極29之輸出經佈置以，當處於高邏輯位準（例如，「1」）時，賦能NMOS電晶體31，且當處於低邏輯位準時，去能NMOS電晶體31。
當賦能時，單電壓V設定 經驅動穿過各個PMOS電晶體及NMOS電晶體，藉此V設定 可藉由適宜電路系統產生，此電路系統可為控制電路系統之部分。亦應理解，穿過每個CES元件1之電流及電流密度亦可藉由適宜電路系統來控制，此電路系統可為控制電路系統之部分。
當賦能PMOS電晶體30時，自寫入電路系統18之輸出WO0 為V設定 。
然而，經由NMOS電晶體31驅動邏輯「1」之結果為電壓下降（V設定 -V閾 值 ），使得當賦能NMOS電晶體31時，輸出WO0 ≈（V設定 -V閾值 ），藉此（V設定 -V閾值 ）≧V重設 。為了本技術中寫入程式化訊號之目的，（V設定 -V閾 值 ）大體上對應於V重設 。
用以驅動R0 之寫入電路18之部件可對於陣列之所有其他列線Rn 重複。然而，應理解在一些實施例中，用以驅動所有列線之部件並不需要是相同的。
如上，不同電壓及電流密度用以寫入CES元件之不同記憶體狀態。
在本實例中，當將邏輯「0」寫入至HIS中之寫入目標CES元件（當需要LIS時），寫入電路系統18將第一電壓V設定 驅動至適宜列線Rn 上，而藉由行控制電路系統（在第3圖中未圖示）將對應行線Cn 拉至零或地電位，進而實現寫入目標CES元件自HIS至LIS之記憶體狀態改變。
在本實例中，當將邏輯「1」寫入至LIS中之寫入目標CES元件（當需要HIS時），寫入電路系統18將第二電壓（V設定 -V閾 值 ）、及因此將至少V重設 驅動至適宜列線Rn 上，而藉由行控制電路系統（在第3圖中未圖示）將對應行線Cn 拉至零或地電位，進而實現寫入目標CES元件自LIS至HIS之記憶體狀態改變。
另外，應理解，當將特定電壓驅動至各個列線Rn 上以實現在寫入目標CES元件1中之期望記憶體狀態改變時，亦控制對應電流密度(J(A/um2 ))以達到所需寫入目標CES元件中之期望記憶體狀態。
在本實施例中，來自各個位址產生電路系統14及行控制電路系統16之輸出的組合用以自每個列線(Rn )之寫入電路系統18產生寫入輸出(WOn )之期望值。
參考如第3圖描述之示意實例，來自位址產生電路系統14之解碼寫入線輸出(WL0 )與來自行控制電路系統之(WS1)及(WS0)輸出組合，以決定將驅動至列線R0 上之WO0 值。
作為說明性實例，若WO0 之期望值為「V重設 」，則WL0 =1；WS1=0；及WS0=1。
在此類配置中，NAND閘極28之輸出為邏輯「1」，而AND閘極29之輸出亦為邏輯「1」。因此去能PMOS電晶體30，而賦能NMOS電晶體31使得WO0 =V重設 。
作為另一說明性實例，若WO0 之期望值為「V設定 」，則輸出WL0 =1；輸出WS1=1；並且輸出WS0=0。
在此類配置中，NAND閘極28之輸出為邏輯「0」，而AND閘極29之輸出亦為邏輯「0」。因此去能NMOS電晶體31，而賦能PMOS電晶體30使得WO0 =V設定 。
如上，可將對應行線拉至零或地電位以實現陣列中寫入目標CES元件之一或更多個之記憶體狀態的改變。
使用本文所描述之寫入電路系統18配置，使用邏輯之組合可能從單個電壓源（V設定 ）獲得至少兩個電壓（V設定 和V重設 ），進而簡化控制電路系統之操作及配置。在替代性實施例中，可佈置兩個或兩個以上電壓源以在列線上產生及驅動不同電壓。
第4圖為根據一些實施例的圖示裝置10之控制電路系統的示意圖。詳言之，第4圖為圖示用於對CES元件1進行讀取操作之讀取電路系統22之部件的示意圖。
如與上文在第2圖及第3圖中描述之寫入電路系統18一般，讀取電路系統22包括與單獨列線Rn 相關之部件，因此僅列線R1 之讀取電路系統22在第4圖中描述。
讀取電路系統22包括電阻元件34，藉此將電阻元件34之第一端子連接至經佈置以產生讀取程式化訊號（例如，V讀取 （在J讀取 時））之電壓源，而將第二端子13連接至列線R1 ，使得電阻元件34佈置在具有R1 之CES元件之電阻器梯形配置中，使得讀取目標CES元件之電壓V感測 可在中間節點40處感測到，藉此V感測 指示讀取目標CES元件之記憶體狀態，使得讀取目標CES元件之記憶體狀態可偵測到。
將看到，偵測讀取目標CES元件之記憶體狀態可藉由讀取電路系統22來執行，而對記憶體陣列11本身不需要添加任何額外邏輯。
電阻元件34亦可連接至包括反饋迴路之額外感測電路系統，因此在本實施例中，電阻元件34之第二端子連接至反相器36且更進一步連接至電晶體38之端子。反相器36之輸出進一步連接至電晶體38之閘極。額外感測電路在第5圖中更詳細地描述。
應理解，為了偵測讀取目標CES元件之記憶體狀態，讀取目標CES元件藉由行控制電路系統16適當地控制至其行線（例如，拉至零電位），以賦能電流流過讀取目標CES元件。
在本實例中，將讀取目標CES元件描繪為具有連接至R1 之第一端子12及連接至C1 之第二端子13的CES元件1b。
在本實施例中，電阻元件34包括在LIS中之CES元件，然而電阻元件34可包括一或更多個電阻器，當在LIS中時其具有與陣列中之CES元件之電阻匹配的電阻。
為了描述之目的，在LIS中之CES元件之電阻可取例如10kΩ之量級，而在HIS中之CES元件之電阻可取例如10MΩ之量級。然而，應理解，在LIS或HIS中之特定CES元件之電阻將取決於CES元件之材料的特徵。亦應理解，在相同記憶體狀態中之CES元件的電阻之間可存在一些偏差（例如，由於製造偏差/公差）。
當讀取目標CES元件1b處在HIS中時，則由於電阻元件34處於LIS中，讀取目標CES 1b及電阻元件34之電阻值分別為分電阻之量級。因此V感測 ≈0.9999 （V讀取 ），其為有效邏輯1，且其指示讀取目標CES元件1b處在HIS中。
或者，若讀取目標CES元件1處在LIS中，則由於電阻元件34亦處於LIS中，讀取目標CES元件1b與電阻元件34之阻抗值大體上相等。因此，V感測 ≈V讀取 /2，其為有效邏輯「0」，且其指示讀取目標CES元件1b處在LIS中。
在實施例中，藉由行控制電路系統16決定之RC值可用以賦能或去能讀取控制電路系統24之功能性，其繼而賦能或去能讀取電路系統22之功能性。
在本實例中，讀取控制電路系統24包括電晶體，其在賦能時為一或更多個訊號線之讀取電路系統22之部件提供至地面的路徑。在一些實例中，可在每個訊號線基礎上設置讀取控制電路系統24，藉此特定訊號線之讀取電路系統22可適當被賦能或去能。在其他實例中，可佈置讀取控制電路系統24以便賦能用於所有或特定數目訊號線之讀取電路系統。
第5圖為根據實施例的圖示交叉點記憶體陣列11之複數個CES元件之示例性等效電路37的示意圖。
儘管控制非讀取目標CES元件之列線Rn 及行線Cn 以防止電流流過其中，但由於陣列之連接佈置，寄生潛行路徑仍然可經由非讀取目標CES元件中之一或更多者形成，其可影響V感測 值，其可接著影響藉由讀取電路系統22之記憶體狀態的偵測。
在第5圖之等效電路中，寄生潛行路徑中之CES元件（以下稱為「寄生CES元件」）42經描繪為與讀取目標CES元件1b並聯之元件。
在本實例中，額外感測電路系統包含包括反相器36及電晶體38之反饋迴路，此減小了該寄生潛行路徑在偵測記憶體狀態時可對V感測 之影響。在本實例中，反相器36包括p偏差反相器36，而電晶體包括NMOS電晶體38。
如第5圖所描述，且如上，當讀取目標CES元件1b處在LIS中時，則V感測 ≈V讀取 /2。然而，根據寄生CES元件42之值，V感測 可小於V讀取 /2。
將V感測 作為V反相器輸入輸入 進反相器邏輯中，使得反相器邏輯之輸出V反相器輸出 ＞V反相器輸入 （例如，3V讀取 /2），藉此V反相器輸出 用以驅動NMOS電晶體38之閘極。
當V反相器輸出 大於電晶體38之閾值電壓V閾 值 時，電晶體38將接通。
當接通NMOS電晶體時，由於電壓降，V感測 值降至反饋電壓V反饋 ，因此V反饋 ＜V感測 。
隨後V感測 用作V反相器輸入 ，其經轉化且因此V反相器輸出 驅動NMOS電晶體。
因此，將看到，此反饋將持續至V感測 ≈0，在彼點處V反相器輸出 =邏輯「1」，其指示讀取目標CES元件1b處在LIS中。
如上，當讀取目標CES元件1b處在HIS中時，則 V感測 ≈0.9999（V讀取 ）。
然而，根據寄生CES元件42之值，V感測 可小於0.9999（V讀取 ）。
例如，以電路為例，其中讀取目標CES元件在HIS中且寄生CES元件42包括在LIS中之三個CES元件，則V感測 ≈0.75V讀取 。
在本實例中，當V感測 =V反相器輸入 時，則V反相器輸出 將評估為邏輯「1」，其指示讀取目標CES元件1b在HIS中。
應理解，儘管額外感測電路系統包含包括反相器及電晶體之反饋迴路，但可設置任何適宜電路系統或邏輯以提供同樣的功能性。
寄生潛行路徑亦可影響寫入操作，藉此非寫入目標CES元件之記憶體狀態可當寫入目標CES使用程式化訊號定址時無意中改變。
第6圖為根據實施例的圖示包括佈置在其中之CES元件1a至CES元件1i之交叉點記憶體陣列11的示意圖；以及第7圖為根據實施例的圖示交叉點記憶體陣列11之CES元件中的四個CES元件之示例性等效電路43的示意圖。
如將理解，可使用如前所述之控制電路系統來寫入及讀取CES元件1a至CES元件1i，藉此當LIS狀態正在寫入進寫入目標CES元件中時，列及行電路系統使用程式化訊號V設定 （在J設定 時）驅動不同訊號線；而當HIS狀態正在寫入進寫入目標CES元件中時，使用程式化訊號V重設 （在J設定 時）驅動不同訊號線。
在第6圖中，在作為寫入目標CES元件之CES元件1e的情境中描述寫入操作。
如上，為驅動CES元件1e，行控制電路系統（未圖示）控制行線C1 ，在本實例中將其拉至0。
然而，由於交叉點陣列之完全連接性質，當將程式化訊號驅動至寫入目標CES元件1e上時，寄生潛行路徑可經由非寫入目標CES元件（亦即1a-1d及1f-1i）而形成。
當向寄生CES元件施加足夠電壓及經由寄生CES元件驅動足夠電流密度時，則其記憶體狀態可改變。因而，寄生潛行路徑可影響寄生CES元件之記憶體狀態，如應理解，應該避免此影響。
因此，在實施例中，當將程式化訊號驅動至寫入目標CES元件時，非目標CES元件之訊號線經控制在其上以具有高阻抗，使得施加至寄生CES元件42之電壓及經由寄生CES元件42之電流密度不足以改變其記憶體狀態。
例如，查看第7圖之等效電路，將寫入目標CES元件1e描繪為與彼此串聯佈置之三個寄生CES元件42並聯佈置。
當寄生元件42之至少兩個處在HIS中時，高阻抗將主導且跨HIS元件之電壓降下降至約V設定 /2，因此V設定 /2＜V設定 。因此，跨寄生元件42之電壓降不足以實現自HIS至LIS之記憶體狀態改變。
如另一實例，當所有寄生元件42處在LIS中時，跨每個寄生CES元件42之電壓將為約V設定 /3，藉此V設定 /3＜V重設 。因此，在LIS中之跨寄生元件之電壓將不足以實現自LIS至HIS之記憶體狀態改變。
如另一實例，當寄生元件42之一個處在HIS中，及兩個寄生元件處在LIS中時，大部分電壓降將在跨處於HIS中之寄生CES元件42上發生，因此滿足電壓之需求以將其記憶體狀態自HIS改變至LIS。
然而，用以實現記憶體狀態自HIS改變至LIS所需之電流將在LIS中每個寄生CES元件上引起大電壓降，從而在HIS中之寄生CES元件上實現電壓降。因此，在此配置中，穿過LIS寄生CES元件之電流將防止在HIS寄生CES元件中之自HIS至LIS之記憶體狀態改變。
因此，對於交叉點陣列配置，將不會滿足對於陣列中之非寫入目標CES元件改變記憶體狀態的電壓或者電流要求。
儘管可藉由使用交叉點陣列配置或藉由使用諸如反饋感測電路系統之額外部件來減小記憶體單元中之寄生潛行路徑的影響，但寄生潛行路徑之影響可藉由使用額外或替代之控制方案或部件來進一步減小或消除。
第8圖為根據另一實施例的圖示記憶體陣列11及讀取電路系統22之部件的示意圖。
在本實施例中，當對目標CES元件（在第8圖中描繪為CES元件1e）執行讀取或寫入操作時，僅具有連接至其上之非目標CES元件之各個訊號線具有施加至其上之偏壓V偏壓 ，使得偏壓的非目標CES元件之第一端子及第二端子由於對稱而處於相同電位上，進而防止穿過其中之電流的流動。
舉例而言，如第8圖中所描繪，藉由將列線及行線連接至偏壓電阻元件46及電壓源，列線R0 及列線R2 及行線C0 及行線C2 具有施加至其上之偏壓V偏壓 。
當執行讀取操作時，V偏壓 較佳等於如先前所述之讀取電路系統22產生之V讀取 。
類似地，當執行寫入操作時，V偏壓 較佳等於外加電壓，例如V設定 或V重設 。
將偏壓電阻元件46及V偏壓 連接至適宜列線Rn 及行線Cn 可藉由控制電路系統來控制。
在本實例中，偏壓電阻元件46包括LIS中之CES元件，但可替代地包括一或更多個電阻器，其具有與LIS中之陣列中的CES元件之電阻匹配的電阻。
藉由將非目標CES元件之列線及行線控制至大體上等電位，電流將不會流過非目標CES元件，進而減小或大體上消除穿過其中之寄生潛行路徑的形成，以及提供了此目標CES元件及非目標CES元件具有期望記憶體狀態之置信度。
第9圖為根據另一實施例的圖示交叉點記憶體陣列11的示意圖，因此偏壓V偏壓 大於0V使得：0V＜V偏壓 ＜V設定 ，且較佳約等於V設定 /2。
在本說明性實例中，當將NiO用於切換區域之材料時： ○ V設定 ≈1.2V； ○ V重設 ≈0.9V；以及 ○ V偏壓 ≈0.6V
當對寫入目標CES元件（在第9圖中描繪為1b）執行寫入操作時，取決於期望寫入操作，相應列線R1 在V設定 ≈1.2V或V重設 ≈0.9V下被驅動，且同樣地控制行線C1 例如以處於0V或接地。
根據定義，在與寫入目標CES元件相同之訊號線之一個上的非目標CES元件在施加至寫入目標CES元件之一半電壓時變為偏壓，其意謂穿過非目標CES元件之電流減小了一半，進而減小了穿過其中之寄生路徑的影響。
因為在與寫入目標CES元件相同之列線及/或行線上之非目標CES元件的偏壓小於V設定 及V重設 兩者，則在寫入操作期間將不會達到記憶體狀態自HIS改變至LIS或反之亦然所需之電壓。
第10圖為根據另一實施例的圖示交叉點記憶體陣列11的示意圖，藉此偏壓V偏壓 大於0V使得：0V＜V偏壓 ＜V設定 ，且較佳約等於V設定 /2。
當對讀取目標CES元件（在第10圖中描繪為1b）執行讀取操作時，相應列線R1在V讀取 ≈0.3V下被驅動，並且類似地，其行線與其他行線一起在0.6V下預充電，在0V下被驅動。該控制方案使在設置在至讀取目標CES元件之不同訊號線上之非目標CES元件上的寄生潛行路徑最小化。
第11圖為圖示具有以列線(Rn )形式之複數個第一訊號線及以行線(Cn )形式之複數個第二訊號線之記憶體陣列11的示意圖，記憶體陣列11在交叉點配置中與列線(Rn )正交佈置，因此CES元件1設置在列線與行線之間的交叉點處。應理解，儘管未在第11圖中描繪，但記憶體陣列11可以垂直方式堆疊以形成多層三維記憶體陣列。
如上，可將控制電路系統設置為與訊號線電氣通訊以定址目標CES元件1，例如以自此讀取以偵測其記憶體狀態（例如，使用讀取程式化訊號），及/或至此寫入以改變其記憶體狀態（例如，使用寫入程式化訊號）。
如上，可在讀取或寫入操作期間形成寄生潛行路徑，因此電流可流過非目標CES元件，其可改變非目標CES元件之記憶體狀態或影響指示讀取目標CES元件之記憶體狀態的訊號，進而致使記憶體陣列之操作不可靠。
在一些實例中，為減小或消除寄生潛行路徑，在記憶體陣列中可設置一或更多個存取裝置。舉例而言，二極體或電晶體可位於每個CES元件與各個訊號線之間，以藉由例如打斷在其之間的並聯連接來將目標CES元件自非目標CES元件隔離。
然而，應理解，作為實體裝置之存取裝置可影響記憶體陣列或者併入記憶體陣列之任何裝置之尺寸、操作、成本及電力效率。
舉例而言，給存取裝置供電可降低記憶體陣列之電力效率，其可影響裝置之使用壽命（例如，藉由縮短電池壽命），或降低記憶體之速度（例如，接通/斷開存取裝置）。
在其他實例中，將存取裝置併入記憶體陣列可為CES元件縮小陣列中之可用空間，進而縮小記憶體容量。
然而，如上所述，控制電路系統可經配置以使用控制方案驅動各個訊號線（例如，藉由將非目標CES元件之端子控制為等電位），其可縮小或消除寄生潛行路徑，進而取消用於存取裝置之需求。
因此，儘管在一些實施例中存取裝置可用以使寄生潛行路徑之影響最小化，但使用如上所述之控制方案控制訊號線以消除或至少減少寄生路徑之影響比將存取裝置併入記憶體陣列中更佳，因為與同時包括存取裝置之記憶體陣列相比，使用該控制方案之記憶體陣列之尺寸、操作、成本及功率效率可得到改進。然而，應理解，本文所述之控制方案亦可與其中具有存取裝置的記憶體陣列一起使用。
第12圖根據一些實施例的圖示形成記憶體陣列之流程圖200。
所述流程圖為用以形成如上所述之記憶體陣列之技術的一般說明。流程圖描述形成交叉點記憶體陣列之技術，交叉點記憶體陣列包括具有設置在交叉點處之CES元件之訊號線。儘管本文描述了某些處理技術及規範，應理解亦可使用各種其他技術及本文所述技術之修改。
另外，任何適宜選擇性沉積技術可用以製造記憶體陣列，例如在基板之表面上生長材料或藉由材料之毯覆沉積或目標沉積，諸如藉由物理氣相沉積(physical vapour deposition, PVD)、旋塗、原子層沉積(atomic layer deposition, ALD)、濺射、化學氣相沉積(chemical vapour deposition, CVD)或電漿增強化學氣相沉積(Plasma enhanced CVD, PECVD)以沉積所需材料及使用適宜材料移除製程（例如，濕化學蝕刻，離子蝕刻）特徵/形狀。
儘管為了說明之清晰性及簡明性而未圖示，但應理解，記憶體陣列可在基板上方形成，基板可包括可形成控制電路系統之一部分之各種外圍及支撐部件及電路系統，例如CMOS電晶體、二極體、通孔等。如本文所用，術語「基板」可包括整體半導體基板以及在其上方形成之積體結構。
在步驟202，在基板上提供複數個第一訊號線，藉此在本實施例中第一訊號線包括大體上平行的線。
第一訊號線（及下文之第二訊號線）可包括適於傳送用於存取記憶體陣列內之CES元件之電流的任何導電及/或半導電材料。適於形成訊號線之導電/半導電材料之實例包括n摻雜或p摻雜多晶矽、包括Al、Cu及W之金屬、包括TiN、TaN、及TaCN之導電金屬氮化物、及其他導電材料。
在步驟204，在位於第一訊號線與第二訊號線之間的所建議之各個交叉點處（如在步驟214處所述），各個CES元件之第一端子材料沉積在第一訊號線上。
第一端子材料可包括適於導電電流之任何導電及/或半導電材料。導電/半導電材料之實例包括摻雜多晶矽；包括Al、Cu、及W之金屬；包括TiN、TaN、及TaCN之導電金屬氮化物；及其他導電材料。
在步驟206，各個CES元件之第一導電區域材料沉積在第一端子材料上。
在本實例中，導電區域可包括任何適宜材料，且可包括過渡金屬氧化物，以及可進一步包括包含類金屬特徵（包括，例如多晶矽或摻雜半導體）之任何材料。在實施例中，導電區域可額外或可替代地包括選自包含以下各項之群組的材料：鋁、鎘、鉻、鈷、銅、金、鐵、錳、汞、鉬、鎳、鈀、錸、釕、銀、錫、鈦、釩、及鋅（上述各者可被連接至諸如氧之陽離子或其他類型配位體）、或上述各者之組合。
在步驟208，各個CES元件之切換區域材料沉積在第一導電區域材料上。
根據實施例，切換區域可包括任何過渡金屬氧化物(transition metal oxide, TMO)材料（諸如，例如鈣鈦礦、莫特絕緣體、電荷交換絕緣體），及如先前所述之安德森無序絕緣體。
在步驟210，各個CES元件之第二導電區域材料沉積在切換區域材料上。
在本實例中，第二導電區域材料與如上所述之第一導電區域材料相同。
在步驟212，各個CES元件之第二端子材料沉積在第二導電區域材料上。
在本實例中，第二端子材料與如上所述之第一端子材料相同。
在步驟214，第二訊號線沉積在各個CES元件之第二端子材料上，藉此第二訊號線垂直於第一訊號線沉積以形成交叉點陣列。
在本實例中，第二訊號線包括與如上所述之第一訊號線相同之材料。
應理解，在實施例中可省略CES元件之一個或兩個端子，除了傳送電訊號之外，訊號線之一個或兩個可用作端子。
另外，在一些實施例中，應理解，用於存取裝置之材料可設置在CES元件與第一訊號線或第二訊號線之間，但如上，為減少或消除寄生潛行路徑之該存取裝置之需求可由於如上所述之控制方案而取消。
術語「程式」與術語「寫入」或「重新寫入」在本文可交換地使用。術語「抹除」與術語「刪除」或「清除」在本文可交換地使用。
應理解，儘管V設定 及V重設 在上文描繪為自單源極產生，但此些電壓可藉由驅動器而產生或可藉由其中使用記憶體裝置之處理核心（例如功率銷、專用墊、內部電路系統或分離器）來驅動。
另外，儘管為了清晰性，控制電路系統大體描繪為包括離散讀取電路系統及寫入電路系統，但控制電路系統並不限制在該排列且可使用任何適宜配置。
具有如上所述CES元件之交叉點陣列之應用包括但不限制於諸如位元映像記憶體、標準快取記憶體、寄存器陣列等之記憶體應用。
本技術之實施例亦提供傳送代碼之非暫時性資料載體，當其在處理器上實施時，致使處理器執行本文所述之方法。處理器可設置在程式化電路內或耦接至程式化電路，程式化電路用以將該CES元件或每個CES元件程式化進特定阻抗狀態中。
本技術進一步提供處理器控制代碼以例如在通用電腦系統上或數位訊號處理器(digital signal processor, DSP)上實施上述方法。該等技術亦提供傳送處理器控制代碼之載體以，當運行時實施上述方法之任一者，尤其在諸如磁碟、微處理器、CD-ROM或DVD-ROM之非暫時性資料載體上，諸如唯讀記憶體（固件）之程式化記憶體上，或在諸如光學或電訊號載體之資料載體上。該代碼可設置在諸如碟片、微處理器、CD-ROM或DVD-ROM之載體上，諸如非依電性記憶體（例如，快閃）或唯讀記憶體（固件）上。用以實施本技術之實施例之代碼（及/或資料）可包括在諸如C語言、或組合代碼、用以安裝或控制特殊應用積體電路(Application Specific Integrated Circuit, ASIC)或場可程式閘陣列(Field Programmable Gate Array, FPGA)之代碼、或用於諸如VerilogTM 或超高速積體電路硬體描述語言(Very high speed integrated circuit Hardware Description Language, VHDL)之代碼之常規程式化語言（解釋或編譯）中之源極、目標或可執行碼。如熟習此技術者將理解，該代碼及/或資料可分佈在彼此連接之複數個耦接元件之間。本技術可包括包括耦接至系統之元件中一或更多個之微處理器、工作記憶體及程式記憶體的控制器。
用於執行上述技術之操作的電腦程式代碼可以一或更多個程式化語言（包括面向對象程式化語言及常規程序性程式化語言）之任何組合來編寫。代碼部件可體現為程式、方法等，且可包括子部件，其可在抽象位準之任一者處採取指令或指令序列的形式，自本端指令集之直接機器指令至高階編譯或解釋語言建構體。
熟習此技術者亦將清楚，根據本技術之較佳實施例，邏輯方法之全部或部分可在包括邏輯元件之邏輯裝置中適當地體現以執行上述方法之步驟，並且該等邏輯元件可包括諸如在例如可程式化邏輯陣列或特殊應用積體電路中之邏輯閘極之部件。該邏輯排列可進一步體現在，使用例如虛擬硬體描述語言賦能元件以在該陣列或電路中暫時或永久建立邏輯結構，虛擬硬體描述語言可使用固定或可傳輸載體媒體來儲存及傳輸。
在實施例中，本技術可以其上具有功能性資料之資料載體的形式體現，包括功能性電腦資料結構之該功能性資料，當被加載進電腦系統或網路中時進而賦能該電腦系統以執行上述方法之所有步驟。
儘管本揭示案已參考所附圖式詳細地描述本發明之說明性實施例，但應理解，本揭示案並不限於彼等精確實施例且熟習此項技術者可在不背離如隨附申請專利範圍所定義的本揭示案之範疇及精神之情況下在其中實施各種改變及修改。
如自先前說明書將理解，所述技術提供了包括儲存陣列之裝置，儲存陣列包括與第一訊號線及第二訊號線電氣通訊之至少一個相關電子開關，且進一步包括使用至少一個程式化訊號驅動相關電子開關之控制電路系統。
在實施例中，儲存陣列可包括複數個第一訊號線及複數個第二訊號線，其中複數個第一訊號線及複數個第二訊號線佈置在交叉點配置中，且其中裝置在處於複數個第一訊號線與複數個第二訊號線之間的交叉點處可進一步包括複數個相關電子開關。在實施例中，存取裝置可設置為與相關電子開關及訊號線電氣通訊。
另外，控制電路系統可包括寫入電路系統，其經配置以使用寫入程式化訊號驅動該複數個相關電子開關之寫入目標相關電子開關，以實現其在該記憶體狀態中之變化。
另外，基於寫入目標相關電子開關之期望記憶體狀態，寫入程式化訊號可藉由寫入電路系統來控制。
在實施例中，當期望將第一記憶體狀態寫入至寫入目標相關電子開關中時，寫入程式化訊號可包括第一寫入程式化訊號，其中第一寫入程式化訊號可包括第一電壓值及/或第一電流密度值。
另外，當期望將第二記憶體狀態寫入至寫入目標相關電子開關中時，寫入程式化訊號可包括第二寫入程式化訊號，其中第二寫入程式化訊號可包括第二電壓值及/或第二電流密度值。
如任何先前請求項之裝置，其中控制電路系統可包括讀取電路系統，其經配置以使用讀取程式化訊號驅動複數個相關電子開關之讀取目標相關電子開關來偵測讀取目標之記憶體狀態，其中讀取程式化訊號可包括第一讀取電壓值。
另外，讀取電路可包括電阻元件，其中電阻元件佈置在具有讀取目標相關電子開關的電阻器梯形配置中以產生指示讀取目標相關電子開關之記憶體狀態之第一輸出值，其中電阻元件可包括在第一記憶體狀態中之相關電子開關。
在實施例中，讀取電路系統可包括反饋迴路，其經配置以產生指示讀取目標相關電子開關之記憶體狀態之第二輸出，其中反饋迴路可包括反相器及電晶體，其中至反相器之輸入可為指示讀取目標相關電子開關之記憶體狀態之值，且其中反相器之輸出可經佈置以驅動電晶體之閘極。
在實施例中，控制電路系統可經配置以使用控制方案驅動複數個相關電子開關之一或更多個非目標相關電子開關以控制穿過其之寄生潛行路徑的形成，其中控制方案可包括使用偏壓訊號驅動非目標相關電子開關之一或更多個來控制在其端子上之偏壓。
在實施例中，控制方案可進一步包括驅動非目標相關電子開關之一或更多個，致使施加在其端子上之偏壓及穿過其驅動之電流之一者，不足以在將寫入程式化訊號或讀取程式化訊號驅動至目標相關電子開關時實現其記憶體狀態的改變。
另外，控制方案可包括驅動非目標相關電子開關之一或更多個，以當將寫入程式化訊號或讀取程式化訊號驅動至目標相關電子開關時，致使其第一端子及第二端子上之偏壓大體上處於等電位。
本技術亦描述了製造具有相關電子開關之儲存陣列之方法，此方法包括選擇性沉積第一導電材料及第二導電材料以形成第一訊號線及第二訊號線，以及沉積相關電子材料以形成相關電子開關。
在實施例中，第一訊號線可以相對第二訊號線成一角度佈置以形成與其之交叉點，且其中相關電子開關在交叉點上形成。
此方法可進一步包括在第一訊號線上選擇性沉積第三導電材料，在第三導電材料上選擇性沉積相關電子材料；在相關電子材料上選擇性沉積第四導電材料。
在實施例中，沉積相關電子材料可包括：在第三導電材料上選擇性沉積第一導電相關電子材料；在第一導電相關電子材料上選擇性沉積第一相關電子材料；在第一切換區域上選擇性沉積第二導電相關電子材料；以及可進一步包括在第三導電材料上選擇性沉積第一切換相關電子材料。
此方法可進一步包括在相關電子開關與第一訊號線或第二訊號線之間形成存取裝置。本技術亦描述了儲存陣列，儲存陣列包括：第一訊號線；第二訊號線；設置在訊號線之間的交叉點處之複數個相關電子開關，其中複數個相關電子開關中之目標相關電子開關之記憶體狀態可藉由程式化訊號來控制或偵測。
在實施例中，目標相關電子開關之記憶體狀態可藉由程式化訊號控制以處於高阻抗記憶體狀態及低阻抗記憶體狀態之一者中。
另外，相關電子開關可佈置在儲存陣列中使得在將程式化訊號施加至目標相關電子開關上時，任何非目標相關開關之端子上之偏壓或經由任何非目標相關電子開關驅動之電流可不足以影響任何非目標相關電子開關之記憶體狀態。
另外，相關電子開關可佈置在儲存陣列中使得在將程式化訊號施加至目標相關電子開關上時，可控制跨任何非目標相關開關之端子上的偏壓小於跨目標相關開關之端子上的偏壓。
在實施例中，相關電子開關可佈置在儲存陣列中使得在將程式化訊號施加至目標相關電子開關上時，可控制非目標相關開關之第一端子上之偏壓大體上處在與其第二端子上之偏壓相同的電位上。
本技術還描述了用於記憶體陣列中之讀取目標記憶體單元的讀取電路，其中讀取電路可包括反饋迴路，其經配置以基於第一輸出值產生指示記憶體狀態之第二輸出值。
1‧‧‧相關電子開關/CES元件 1a‧‧‧CES元件 1b‧‧‧CES元件 1c‧‧‧CES元件 1d‧‧‧CES元件 1e‧‧‧CES元件 1f‧‧‧CES元件 10‧‧‧裝置 11‧‧‧交叉點記憶體陣列 12‧‧‧第一端子 13‧‧‧第二端子 14‧‧‧位址產生電路系統 16‧‧‧行控制電路系統 18‧‧‧寫入電路系統 20‧‧‧電晶體 22‧‧‧讀取電路系統 24‧‧‧讀取控制電路系統 28‧‧‧NAND閘極 29‧‧‧AND閘極 30‧‧‧PMOS電晶體 31‧‧‧NMOS電晶體 34‧‧‧電阻元件 36‧‧‧反相器 37‧‧‧示例性等效電路 38‧‧‧電晶體 40‧‧‧中間節點 42‧‧‧寄生CES元件 43‧‧‧示例性等效電路 46‧‧‧偏壓電阻元件 102‧‧‧「讀取訊窗」 104‧‧‧區域/部分 106‧‧‧部分 108‧‧‧點 110‧‧‧「寫入訊窗」 112‧‧‧部分 114‧‧‧部分 116‧‧‧點 124‧‧‧可變阻抗裝置 126‧‧‧可變電阻器 128‧‧‧可變電容器 200‧‧‧流程圖 202‧‧‧步驟 204‧‧‧步驟 206‧‧‧步驟 208‧‧‧步驟 210‧‧‧步驟 212‧‧‧步驟 214‧‧‧步驟 Cn‧‧‧行線 Rn‧‧‧列線
現將參考其附圖描述實施例：
第1a圖圖示相關電子開關(correlated electron switch, CES)元件之電流密度對電壓的曲線；
第1b圖為相關電子開關元件之示例性等效電路；
第2圖為根據一些實施例的圖示具有包括相關電子開關的交叉點記憶體陣列之裝置的示意圖；
第3圖為根據一些實施例的圖示用於第2圖之裝置之控制電路系統的示意圖；
第4圖為根據一些實施例的圖示用於第2圖之裝置之控制電路系統的示意圖；
第5圖為根據一個實施例的圖示用於第2圖之交叉點記憶體陣列之複數個相關電子開關的示例性等效電路之示意圖；
第6圖為根據一個實施例的圖示第2圖之交叉點記憶體陣列的示意圖。
第7圖為根據一個實施例的圖示用於第2圖之交叉點記憶體陣列之複數個相關電子開關之示例性等效電路的示意圖；
第8圖為根據另一實施例的圖示第4圖之控制電路系統之部件的示意圖；
第9圖為根據另一實施例的圖示第2圖之交叉點記憶體陣列的示意圖。
第10圖為根據另一實施例的圖示第2圖之交叉點記憶體陣列的示意圖；
第11圖為更詳細地圖示第2圖之交叉點記憶體的示意圖；以及
第12圖根據一些實施例的圖示形成第11圖之交叉點記憶體陣列的流程圖。
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1a‧‧‧CES元件
1b‧‧‧CES元件
1c‧‧‧CES元件
1d‧‧‧CES元件
1e‧‧‧CES元件
1f‧‧‧CES元件
10‧‧‧裝置
11‧‧‧交叉點記憶體陣列
12‧‧‧第一端子
13‧‧‧第二端子
14‧‧‧位址產生電路系統
16‧‧‧行控制電路系統
18‧‧‧寫入電路系統
20‧‧‧電晶體

Claims (5)

  1. 一種包括一儲存陣列的裝置，該儲存陣列包括：複數個第一訊號線及複數個第二訊號線，該複數個第一訊號線及該複數個第二訊號線佈置成一交叉點配置；與該複數個第一訊號線及該複數個第二訊號線電氣通訊之複數個相關電子開關，每一交叉點具有位於其間的一各別相關電子開關；以及用於驅動該複數個相關電子開關的一目標相關電子開關之控制電路系統，該控制電路系統包括寫入電路系統，該寫入電路系統經配置以利用包括一第一電壓與第一電流密度的一第一寫入程式化訊號來驅動該複數個相關電子開關中的一寫入目標相關電子開關，以將該目標相關電子開關置於一低阻抗狀態，或者利用包括一第二電壓與第二電流密度的一第二寫入程式化訊號來驅動該複數個相關電子開關中的該寫入目標相關電子開關，以將該目標相關電子開關置於一高阻抗狀態，該控制電路系統經配置以使用一控制方案驅動該複數個相關電子開關之一或更多個非目標相關電子開關，以控制穿過其中之寄生潛行路徑之形成； 該控制電路系統包括讀取電路系統，該讀取電路系統經配置以利用一讀取程式化訊號來驅動該複數個相關電子開關中的一讀取目標相關電子開關，以偵測該讀取目標相關電子開關的一記憶體狀態，該讀取電路系統包括一相關電子開關，該相關電子開關佈置成與該複數個相關電子開關電氣通訊，並佈置成具有該讀取目標相關電子開關的一電阻器梯形配置，以產生指示該讀取目標相關電子開關的該記憶體狀態的一第一輸出值。
  2. 如請求項1所述之裝置，其中該第一寫入程式化訊號或該第二寫入程式化訊號能夠由該寫入電路系統基於該寫入目標相關電子開關之一期望記憶體狀態來控制。
  3. 如請求項1所述之裝置，其中該控制方案包括使用一偏壓訊號驅動該等非目標相關電子開關中之一或更多者以控制在其端子上之一偏壓。
  4. 如請求項1所述之裝置，其中該控制方案進一步包括驅動該等非目標相關電子開關中之一或更多者，致使施加在其該等端子上之偏壓及經驅動穿過其中之電流之一者不足以當將該第一寫入程式化訊號、該第二寫入程式化訊號、或該讀取程式化訊號驅動至該目標相關電子開關時實現其記憶體狀態之一改變。
  5. 如請求項1所述之裝置，其中該控制方案進一步包括驅動該等非目標相關電子開關中之一或更多者，以當將該第一寫入程式化訊號、該第二寫入程式化訊號、或該讀取程式化訊號驅動至該目標相關電子開關時，致使在其的第一端子及第二端子上之偏壓大體上處於等電位。
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