KR102629844B1 - 저항성 크로스-포인트 스토리지 어레이 - Google Patents

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Abstract

디바이스는 스토리지 어레이를 포함하고, 스토리지 어레이는 제1 신호 라인 및 제2 신호 라인, 제1 신호 라인 및 제2 신호 라인과 전기 통신하는 적어도 하나의 상관 전자 스위치(correlated electron switch), 및 상관 전자 스위치를 적어도 하나의 프로그래밍 신호로 드라이빙하는 제어 회로를 포함한다.

Description

저항성 크로스-포인트 스토리지 어레이
본 기술은 스토리지 어레이에 관한 것이다. 보다 상세하게는, 본 기술은, 하나 이상의 상관 전자 스위치(correlated electron switch)를 포함하는 스토리지 어레이에 관한 것이다. 또한, 이 기술은, 이러한 상관 전자 스위치를 포함하는 회로 및 디바이스, 및 그 동작 및 제조의 방법에 관한 것이다.
비휘발성 메모리는, 소자에 공급되는 전력이 제거된 후에도 메모리 셀 또는 소자가 그 메모리 상태를 잃어버리지 않는 메모리의 일종이고, 그 일부 예를 들면, 전기적 소거 가능한 프로그래머블 판독 전용 메모리(EEPROM), 플래시 메모리, 강유전체 RAM(FeRAM), 자기 RAM(MRAM)을 포함한다.
플래시 메모리에서는, EEPROM과 비교해서, 속도 및 높은 비트 밀도를 위해 랜덤 액세스(싱글 비트 소거/기입)를 유지하는 능력이 희생되었다. 플래시 메모리는 선택적인 비휘발성 메모리로 유지된다. 그럼에도 불구하고, 플래시 메모리 기술은 일반적으로 40나노미터(㎚) 이하로 쉽게 스케일링할 수 없다고 인식되고 있다.
플래시 메모리를 대체하여 또는 플래시 메모리와 병행해서 사용된다고 생각되는 기술은, (결정 구조 중의 긴 거리 정렬의 원자들에 의해 결정되는) 재료의 상변화와 연관되어 저항 변화를 나타내는 특정한 재료에 의거하는 저항-기반 메모리를 포함한다.
상변화 메모리(PCM/PCRAM)라고 하는 이러한 저항-기반 메모리의 하나의 타입에서, 메모리 소자의 재료가 단순히 용융된 후, 도전 결정 상태 또는 절연 비정질 상태 중 어느 하나로 냉각됨에 따라, 저항의 변화가 생긴다. 그러나, 저항-기반 메모리는 상업적으로 유용하다고는 증명되어 있지 않으며, 이는, 예를 들면 600℃까지 용융하고 고체 상태로 돌아가는 프로세스에서, 도전 상태와 절연 상태 사이의 전이가 물리적 구조 현상에 의존하여, 그 프로세스는 신뢰성 있는 메모리로서 사용하는데 충분히 제어 가능하지 않고, 이에 따라 많은 적용에 적합하지 않기 때문이다.
다른 저항-기반 메모리는, 초기의 높은 "포밍(forming)" 전압 및 전류에 반응하여 가변 저항 기능을 활성화하는 재료로 구성되는 메모리 소자를 포함한다. 예를 들면, 저항 RAM(ReRAM) 또는 도전 브리지 RAM(CBRAM)의 동작은 온도에 크게 의존해서, ReRAM/CBRAM의 저항 스위칭 메커니즘도 또한 온도 의존성이 강했다. 특정한 타입의 ReRAM은 또한 불안정한 품질을 나타낼수 도 있다. 또한, ReRAM/CBRAM의 저항 스위칭은, 메모리 사이클이 많아짐에 따라 피로해지는 경향이 있다.
따라서, 개선된 비휘발성 메모리에 대한 필요가 있다.
제1 기술에 따르면, 스토리지 어레이를 포함하고, 상기 스토리지 어레이는 제1 신호 라인 및 제2 신호 라인, 상기 제1 신호 라인 및 상기 제2 신호 라인과 전기 통신하는 적어도 하나의 상관 전자 스위치, 및 상기 상관 전자 스위치를 적어도 하나의 프로그래밍 신호로 드라이빙하는 제어 회로를 포함하는 디바이스가 제공된다.
제2 기술에 따르면, 상관 전자 스위치를 갖는 스토리지 어레이를 제조하는 방법이 제공되고, 이 방법은, 기판 상에 제1 신호 라인을 형성하도록 제1 도전성 재료를 선택적으로 증착하는 스텝, 상기 제1 신호 라인에 상관 전자 스위치를 형성하는 스텝, 및 제2 신호 라인을 형성하도록 상기 상관 전자 스위치 상에 제2 도전성 재료를 선택적으로 증착하는 스텝 ― 상기 상관 전자 스위치는 상기 제1 신호 라인 및 상기 제2 신호 라인과 전기 통신하게 설치됨 ―을 포함한다.
제3 기술에 따르면, 제1 신호 라인, 상기 제1 신호 라인과 함께 크로스-포인트를 형성하는 각도로 배치되는 제2 신호 라인, 및 상기 크로스-포인트에 설치된 복수의 상관 전자 스위치들을 포함하고, 상기 상관 전자 스위치들은 상관 전자 재료를 포함하고, 상기 상관 전자 재료는 스위칭 영역을 포함하고, 상기 복수의 상관 전자 스위치들 중의 타겟 상관 전자 스위치의 메모리 상태는, 상기 제1 및 제2 신호 라인 중의 하나 또는 양쪽을 통해 제어 회로로부터의 프로그래밍 신호에 의해 제어 가능하거나 검출 가능한 스토리지 어레이가 제공된다.
제4 기술에 따르면, 메모리 어레이 내의 판독 타겟 메모리 셀을 위한 판독 회로가 제공되고, 이 판독 회로는 판독 타겟 메모리 셀과 저항기 래더 구성의 상관 전자 스위치 소자를 포함하고, 상기 저항기 래더 구성은 상기 판독 타겟 메모리 셀의 메모리 상태를 나타내는 제1 출력값을 생성하도록 구성된다.
도 1a는 상관 전자 스위치(CES) 소자의 전압에 대한 전류 밀도의 플롯을 나타내는 도면.
도 1b는 상관 전자 스위치 소자의 예시적인 등가 회로.
도 2는 일부 실시예에 따른 상관 전자 스위치를 포함하는 크로스-포인트 메모리 어레이를 갖는 디바이스를 나타내는 개략도.
도 3은 일부 실시예에 따른 도 2의 디바이스에 대한 제어 회로를 나타내는 개략도.
도 4는 일부 실시예에 따른 도 2의 디바이스에 대한 제어 회로를 나타내는 개략도.
도 5는 일 실시예에 따른 도 2의 크로스-포인트 메모리 어레이의 복수의 상관 전자 스위치에 대한 예시적인 등가 회로를 나타내는 개략도.
도 6은 일 실시예에 따른 도 2의 크로스-포인트 메모리 어레이를 나타내는 개략도.
도 7은 일 실시예에 따른 도 2의 크로스-포인트 메모리 어레이의 복수의 상관 전자 스위치에 대한 예시적인 등가 회로를 나타내는 개략도.
도 8은 추가 실시예에 따른 도 4의 제어 회로의 컴포넌트를 나타내는 개략도.
도 9는 추가 실시예에 따른 도 2의 크로스-포인트 메모리 어레이를 나타내는 개략도.
도 10은 추가 실시예에 따른 도 2의 크로스-포인트 메모리 어레이를 나타내는 개략도.
도 11은 도 2의 크로스-포인트 메모리를 보다 상세히 나타내는 개략도.
도 12는 일부 실시예에 따른 도 11의 크로스-포인트 메모리 어레이를 형성하기 위한 플로우차트를 나타내는 도면.
이하, 첨부 도면을 참조해서 실시예를 설명한다.
일반적으로, 본 기술의 실시예는, 스토리지 어레이의 비타겟 메모리 소자 내의 기생 스니크 경로를 최소화하기 위한 스토리지 어레이 및 제어 회로를 제공한다. 스토리지 어레이는 메모리 어레이를 포함할 수 있고, 메모리 어레이 내의 스토리지 소자 또는 셀은, 상관 전자 재료(CEM)를 포함하는 상관 전자 스위치(CES) 등의 비휘발성 메모리(NVM) 소자여도 된다.
CES는, 비휘발성 스토리지로서뿐만 아니라, 타겟 CES 소자의 상태를 감지하기 위한 제어 회로의 일부로서도 사용될 수 있다. 이하 보다 상세히 설명하는 바와 같이, CES 소자는, 도전 상태와 절연 상태 사이에서 재료(적어도 그 부분)의 전이에 적어도 부분적으로 의거한 미리 결정된 검출 가능한 메모리 상태들간에 전이할 수 있는 재료를 포함한다. CES 소자는, 비휘발성 방식으로 구성을 저장하고 그 임피던스 상태를 사용해서 연결을 가능하게 하도록, 프로그래밍 가능하다.
용어 "상관 전자 스위치"는, 본 명세서에서, "CES", "CES 소자", "CES 디바이스", "상관 전자 랜덤 액세스 메모리", "CeRAM", 및 "CeRAM 디바이스"와 호환적으로 사용된다.
CES는, CEM으로 (전부 또는 부분적으로) 형성되는 특정한 타입의 스위치이다. 일반적으로, CES는, 고체 상태 구조의 상변화가 아닌, 전자 상관으로부터 일어나는 급격한 도전 또는 절연 상태 전이를 나타낼 수 있다(상술한 바와 같이, 고체 상태 구조의 상변화의 예는, 상변화 메모리(PCM) 디바이스에서의 결정/비정질, 또는 저항 RAM 디바이스에서의 전도 및 필라멘트 형성을 포함함). CES에서의 급격한 도전/절연 전이는, 용융/고화 또는 필라멘트 형성과는 대조적으로, 양자 역학적 현상에 대한 응답일 수 있다.
절연 상태와 도전 상태 사이에서의 CES의 양자 역학적 전이는, Mott 전이의 관점에서 이해될 수 있다. Mott 전이에서, Mott 전이 조건이 일어날 경우, 재료는 절연 상태로부터 도전 상태로 스위칭될 수 있다. Mott 기준이 만족되게 임계 캐리어 농도가 달성되면, Mott 전이가 일어나고, 상태는 고 저항(또는 커패시턴스)으로부터 저 저항(또는 커패시턴스)으로 변화될 것이다.
CES 소자의 "상태" 또는 "메모리 상태"는, CES 소자의 임피던스 상태 또는 도전 상태에 의존할 수 있다. 이 맥락에서, "상태" 또는 "메모리 상태"는, 단순히 일부 예를 제시하면, 값, 기호, 파라미터 또는 조건을 지시하는 메모리 디바이스의 검출 가능한 상태를 의미한다. 하나의 특정한 실시예에서, 이하에 설명하는 바와 같이, 메모리 디바이스의 메모리 상태는, 판독 동작에서 메모리 디바이스의 단자들에서 검출되는 신호에 적어도 부분적으로 의거하여 검출될 수 있다. 다른 특정한 구현에서, 후술하는 바와 같이, 메모리 디바이스는, "기입 동작" 중에 메모리 디바이스의 단자들간에 하나 이상의 신호를 인가함에 의해 특정한 값, 심벌 또는 파라미터를 나타내거나 또는 저장하도록, 특정한 메모리 상태로 놓일 수 있다.
특정한 실시예에서, CES 소자는, 도전성 단자들간에 끼워지는 CEM 재료를 포함할 수 있다. 단자들간에 특정한 전압 및 전류를 인가함으로써, CEM 재료는, 상술한 도전 상태와 절연 상태 사이에서 전이될 수 있다. 이하의 특정한 예시적 구현에서 설명하는 바와 같이, 도전성 단자들간에 사이에 끼워지는 CES 소자의 CEM 재료는, 전류 밀도 Jreset에서의 전류 Ireset 및 전압 Vreset을 갖는 제1 프로그래밍 신호를 단자들간에 인가함에 의해 절연 상태로 놓이고, 전류 밀도 Jset에서의 전류 Iset 및 전압 Vset을 갖는 제2 프로그래밍 신호를 단자들간에 인가함에 의해 도전 상태로 놓일 수 있다.
추가적으로 또는 대안으로, CES 소자는 크로스-포인트 메모리 어레이 내에 메모리 셀로서 제공되어도 되어, CES 소자는 반도체 상에 형성된 금속/CEM/금속(M/CEM/M) 스택을 포함할 수 있다. 이러한 M/CEM/M 스택은, 예를 들면, 다이오드 상에 형성될 수 있다. 예시적인 실시예에서, 이러한 다이오드는, 접합 다이오드 및 쇼트키 다이오드로 구성되는 그룹으로부터 선택될 수 있다. 이러한 맥락에서, "금속"은, 도체, 즉 예를 들면 폴리실리콘 또는 도프된 반도체를 포함하는 금속 같이 동작하는 임의의 재료를 의미함을 이해할 것이다.
도 1a는, CES 소자의 단자들(도시생략)간의 전압에 대한 전류 밀도의 플롯을 나타낸다. (예를 들면, 기입 동작에서), CES 소자의 단자들에 인가되는 전압에 적어도 부분적으로 의거하여, CES는 도전 상태 또는 절연 상태로 놓일 수 있다. 예를 들면, 전압 Vset 및 전류 밀도 Jset의 인가는 CES 소자를 도전 메모리 상태로 놓고 전압 Vreset 및 전류 밀도 Jreset의 인가는 CES 소자를 절연 메모리 상태로 놓을 수 있다.
CES를 절연 상태 또는 도전 상태로 놓은 후, CES 소자의 특정한 상태는, (예를 들면, 판독 동작에서) 전압 Vread의 인가 및 예를 들면 단자들에서의 전류 또는 전류 밀도 또는 CES 소자의 단자들간의 바이어스의 검출에 의해 검출될 수 있다.
CES 소자 상태를 스위칭하기 위해, CES 소자의 전류 및 전압 양쪽을 제어할 필요가 있다. 예를 들면, CES 소자가 도전 상태에 있고, 디바이스를 절연 메모리 상태로 놓는데 필요한 전압 Vreset이 인가되면, CES 소자는, 전류 밀도가 또한 Jreset의 필요한 값에 있을 때까지는 절연 상태로 스위칭되지 않을 것이다. 이것은, CES 소자가 메모리로부터의 판독/기입에 사용될 경우에, CES 소자에 충분한 전압이 인가되어도, 필요한 전류 밀도가 또한 인가될 경우에만 메모리 상태 변화가 일어나기 때문에, 의도하지 않은 재기입을 방지할 수 있음을 의미한다.
도 1a의 CES 소자의 CEM은, 페로브스카이트, Mott 절연체, 전하 교환 절연체, 및 앤더슨(Anderson) 디스오더 절연체 등의 임의의 전이 금속 산화물(TMO)을 포함할 수 있다. 이 특정한 구현에서, CES 소자는, 산화니켈, 산화코발트, 산화철, 산화이트륨 등의 스위칭 재료, 및 Cr 도프된 티타산스트론튬, 티타산란탄 등의 페로브스카이트, 및 프라에시디움칼슘망간산염, 및 프라에시디움망간산란탄을 포함하는 망간산염족으로 형성될 수 있다(단순히 일부 예를 제공함). 특히, 불완전한 d 및 f 궤도 껍질을 갖는 원소를 갖는 산화물은, CES 디바이스에서 사용하는데 충분한 저항 스위칭 특성을 나타낼 수 있다. 일 실시예에서, CES 소자는 전기 주조 없이 제조될 수 있다. 다른 구현에서는, 주장되는 요지로부터 일탈하지 않고 다른 전이 금속 화합물을 채용할 수 있다. 예를 들면, {M(chxn)2Br}Br2(여기에서, M은 Pt, Pd, 또는 Ni를 포함할 수 있고, chxn은 1R, 2R-시클로헥산디아민을 포함함) 및 다른 이러한 금속 착체를, 주장되는 요지로부터 일탈하지 않고 사용할 수 있다.
충분한 바이어스가 인가되고(예를 들면, 밴드 분할 전위를 초과함), 상술한 Mott 조건이 만족되면(주입된 전자 홀=스위칭 영역 내의 전자), CES 소자는 Mott 전이를 통해 도전 상태로부터 절연 상태로 빠르게 스위칭할 수 있다. 이것은 도 1a의 플롯의 점(108)에서 발생할 수 있다. 이 점에서, 전자는 더 이상 스크린되지 않고 로컬화된다. 이 상관은, 밴드를 분할하여 절연체를 형성하는 강력한 전자-전자 상호 작용 전위를 일으킬 수 있다. CES 소자는 여전히 절연 상태에 있지만, 전류는 전자 홀의 수송에 의해 생성될 수 있다. 충분한 바이어스가 CES의 단자들간에 인가되면, 전자가 금속-절연체-금속(MIM) 디바이스의 전위 장벽을 넘어 MIM 다이오드에 주입될 수 있다. 충분한 전자가 주입되고, 충분한 전위가 단자들간에 인가되어 CES 소자를 세트 상태로 놓으면, 전자의 증가는 전자를 스크린하고, 전자의 로컬화를 제거하여, 금속을 형성하는 밴드 분할 전위를 붕괴시킬 수 있다.
CES 소자 내의 전류는, CES 소자를 도전 상태로 놓기 위해 기입 동작 중에 제한된 외부 전류에 적어도 부분적으로 의거하여 결정된 외부에서 인가된 "컴플라이언스" 조건에 의해 제어될 수 있다. 이 외부에서 인가된 컴플라이언스 전류는, CES를 절연 상태로 놓기 위한 후속의 리셋 동작을 위한 전류 밀도의 조건을 설정할 수도 있다.
도 1a의 특정한 구현에서 나타내는 바와 같이, CES 소자를 도전 상태로 놓기 위해 점(116)에서 기입 동작 중에 인가되는 전류 밀도 Jcomp는, 후속 기입 동작에서 CES 소자를 절연 상태로 놓기 위한 컴플라이언스 조건을 결정할 수 있다. 예를 들면, 점(108)에서 전압 Vreset에서 전류 밀도 Jreset≥Jcomp(Jcomp는 외부에서 인가됨)를 인가함에 의해, CES 소자를 후속으로 절연 상태로 놓을 수 있다.
따라서, 컴플라이언스 조건은, Mott 전이를 위해 홀에 의해 "포획"될 CES 소자 내의 다수의 전자를 세트할 수 있다. 환언하면, CES 소자를 도전 메모리 상태로 놓기 위해 기입 동작 중에 인가되는 전류는, 후속으로 CES 소자를 절연 메모리 상태로 전이시키기 위한 CES 소자에 주입될 홀의 수를 결정할 수 있다.
위에서 지적한 바와 같이, 리셋 조건은, 점(108)에서의 Mott 전이에 응답해서 발생할 수 있다. 위에서 지적한 바와 같이, 이러한 Mott 전이는, 전자(n)의 농도가 정공(p)의 농도와 동등한 CES 소자의 조건에서 일어날 수 있다.
도 1a에 나타나는 플롯의 영역(104)에서의 전류 또는 전류 밀도는, CES 소자의 단자들간에 인가되는 전압 신호로부터 홀의 주입에 응답해서 존재할 수 있다. 여기에서, 정공의 주입은, 임계 전압이 CES 소자의 단자들간에 인가되면, 도전 상태-절연 상태 전이를 위한 Mott 전이 기준을 만족시킬 수 있다.
판독 동작에서 CES 소자의 메모리 상태를 검출하기 위한 "판독 윈도우"(102)는, CES 소자가 절연 상태에 있는 동안 도 1a의 플롯의 부분(106)과, CES 소자가 판독 전압 Vread에서 도전 상태에 있는 동안 도 1a의 플롯의 부분(104) 사이의 차이만큼 떨어져 설정될 수 있다.
마찬가지로, 기입 동작에서 CES 소자를 절연 또는 도전 메모리 상태로 놓기 위한 "기입 윈도우"(110)는, Vreset(Jreset에서)과 Vset(Jset에서) 사이의 차이로서 떨어져 설정될 수 있다. |Vset| > |Vreset|를 확립하는 것은 도전 상태와 절연 상태 사이의 스위칭을 가능하게 한다. Vreset은 상관으로부터 생기는 밴드 분할 전위에 거의 있을 수 있고, Vset은 밴드 분할 전위의 약 2배에 있을 수 있다. 특정한 구현에서, 기입 윈도우(110)의 사이즈는, CES 소자의 재료 및 도핑에 의해 적어도 부분적으로 결정될 수 있다. 고저항(또는 고커패시턴스)으로부터 저저항(또는 저커패시턴스)으로의 전이는, 디바이스의 특이 임피던스로 나타날 수 있다.
도 1b는, 가변 임피더 디바이스(124) 등의 예시적인 가변 임피더 디바이스(CES 소자 등)의 등가 회로의 개략도를 나타낸다. 상술한 바와 같이, 가변 임피더 디바이스(124)는, 가변 저항 및 가변 커패시턴스의 양쪽의 특성을 포함할 수 있다. 예를 들면, 가변 임피더 디바이스에 대한 등가 회로는, 일 실시예에서, 가변 커패시터(128) 등의 가변 커패시터와 병렬인 가변 저항기(126) 등의 가변 저항기를 포함할 수 있다. 가변 저항기(126) 및 가변 커패시터(128)는 도 1b에서 개별 컴포넌트로서 나타나 있지만, 가변 임피더 디바이스(124)는 실질적으로 동종의 CES 소자를 동등하게 포함할 수 있고, 여기에서 CES 소자가 가변 커패시턴스 및 가변 저항의 특성을 포함한다. 이하의 테이블 1은, 가변 임피더 디바이스(124) 등의 예시적 가변 임피더스 디바이스에 대한 예시적 진리표를 나타낸다.
도 2는, 상관 전자 스위치(1)의 형태의 스토리지 셀을 포함하는 메모리 어레이(11)를 갖는 디바이스(10)의 개략도이다. 디바이스(10)는, 메모리 디바이스 또는 다른 집적회로를 포함할 수 있다.
도 2에서, 디바이스(10)는 크로스-포인트 메모리 어레이 구성을 포함하는 것으로 나타나 있지만, 이것은 서로 다른 메모리 구성의 일례일 뿐이고, 복수의 다른 구성이 가능한 것은 이해된다.
도 2는, 신호 라인들의 매트릭스 및 신호 라인들의 크로스-포인트에 스토리지 셀을 갖는 2×3 크로스-포인트 메모리 어레이(11)를 나타내고, 신호 라인은, 상관 전자 스위치(1)에 대해 판독 및 기입 동작들을 제어하는데 사용될 수 있는 제어 회로에 연결되어 있다. 이하의 실시예에서, 제어 회로는, 크로스-포인트 어레이의 주변에 제공되는 것으로 나타나 있지만, 임의의 적절한 위치에서 또는 구성으로 제공되어도 된다.
본 예에서, 제1 복수의 신호 라인은 행 라인(Rn)(도 2에서 R0 및 R1로서 나타남)을 포함하고, 제2 복수의 신호 라인은 열 라인(Cn)(도 2에서 C0, C1 및 C2로서 나타남)을 포함하고, 이하의 실시예에서 CES 소자(1a~1f)인 스토리지 셀이 메모리 어레이(11) 내에 배치된다.
각 CES 소자(1a~1f)는 제1 단자(12) 및 제2 단자(13)를 갖는 것으로 나타나고, 제1 단자(12)는 각각의 행 라인(Rn)에 연결되고, 제2 단자(13)는 각각의 열 라인(Cn)에 연결된다.
예시적인 예로서, 도 2의 CES 소자(1a)의 제1 단자(12)는 행 라인(R1)에 연결되고, CES 소자(1a)의 제2 단자(13)는 열 라인(C0)에 연결된다. 추가 예시적인 예로서, CES 소자(1f)의 제1 단자(12)는 행 라인(R0)에 연결되고, CES 소자(1f)의 제2 단자(13)는 열 라인(C2)에 연결된다.
CES 소자(1a~1f)는, 각각의 행 라인(Rn) 및 열 라인(Cn)을 통해 제어 회로에 의해 개별적으로 어드레싱 가능하고, 제어 회로에 의해 특정한 전압(V) 및/또는 전류 밀도(J)를 갖는 적절한 프로그래밍 신호가 드라이빙되어, CES 소자(1a~1f)의 메모리 상태가 정의 및/또는 감지될 수 있음을 이해할 것이다. 이러한 메모리 상태는, 절연 또는 고임피던스 상태(이후, "HIS") 또는 도전 또는 저임피던스 상태(이후, "LIS")를 포함한다.
도 2의 크로스-포인트 메모리 어레이는, 6개의 CES 소자(1a~1f)가 배치된 2×3 어레이(즉, 2개의 행 라인 및 3개의 열 라인)로서 나타나 있지만, 임의의 적절한 크로스-포인트 메모리 어레이(r×c)가, 사용자 또는 특정한 애플리케이션에 의해 필요에 따라 제공되어도 됨을 이해할 것이다(여기에서, "r"은 어레이에서 행 라인의 수에 대응하고, "c"는 열 라인의 수에 대응함). 예를 들면, 일부 예에서는, 1×1 어레이가 제공되어도 된다. 대안의 실시예에서, 256×256, 512×512 또는 임의의 적절한 어레이가 제공되어도 된다.
본 실시예에서, 제어 회로는, 서로 다른 행 라인(Rn)에의 적절한 신호(예를 들면, 프로그래밍 신호)의 인가를 제어하기 위한 어드레스 생성 회로(14)를 포함한다.
본 실시예에서, 어드레스 생성 회로(14)는, n비트 어드레스 라인 데이터(ALD)를 포함한다. 통상의 기술자에게 이해되는 바와 같이, 어드레스 생성 회로는, "r" 비트 어드레스 출력 버스를 생성하는 원-핫 디코더를 포함할 수 있다. 전형적으로는, n비트 어드레스 입력에 대해, 최대 2^n비트의 디코딩 출력 라인이 생성된다. 상술한 바와 같이, 출력 버스는 "원-핫"이다. 이것은, 어드레스 디코딩의 완료 시에, 최대 2^n 라인들 중의 1 라인만이 액티브임을 나타낸다. 예를 들면, 3 비트 어드레스 버스를 상정하면, 최대 8 어드레스 라인(예를 들면, 기입 라인 WL0~WL7)이 발생될 수 있다. 입력 어드레스 버스가 101(또는 10진수 5의 2진 인코딩)로서 인코딩된다고 상정하면, WL5는 액티브 논리 상태로 드라이빙된다. 나머지 디코더 라인(WL0~WL4 및 WL6~WL7)은 모두 비액티브인 채일 수 있다. 전형적으로는, 액티브 상태는 논리 하이(high)이다. 본 실시예에서, 특정한 행 라인(Rn)이 어떻게 드라이빙될지를 결정하기 위해, 각 기입 라인 출력(WLn)은 기입 회로(18)에의 입력으로서 사용되어, 기입 라인(WL0 및 WL1)은 행 라인(R0 및 R1)에 각각 대응하는 디코딩된 출력으로서 나타난다.
본 실시예에서, 기입 회로(18)는, 복수의 행 라인(Rn)에 대응하는 복수의 기입 출력(WOn)을 포함하고, 각 기입 출력(WOn)은 프로그래밍 신호를 각각의 행 라인(Rn)에 드라이빙해서, 그것을 따라 하나 이상의 CES 소자(1)의 메모리 상태 변화를 일으킨다. 기입 회로(18)에 대해서는, 도 3에 의해 상세히 설명한다.
프로그래밍 신호가 각각의 행 라인(Rn)에 인가될 때, 하나 이상의 특정한 CES 소자(들)(1)에 대한 각각의 열 라인(Cn)도, 제어 회로에 의해 적절히 제어될 수 있음이 이해될 것이다. 본 예에서, 제어 회로는, 열 라인(Cn)의 동작을 제어하기 위한 열 제어 회로(16)를 포함한다.
도 2를 참조하고 본 예의 기입 타겟 CES 소자로서 CES 소자(1b)를 취할 경우, 프로그래밍 신호(예를 들면, Vapplied(Japplied에서))가 R1에 드라이빙되어, 기입 타겟 CES 소자(1b)에 대한 메모리 상태 변화를 일으킬 경우, 열 라인(C1)은, 이하에 설명되는 바와 같이, 열 제어 회로(16)에 의해 적절히 제어될 수 있다(예를 들면, 제로 또는 접지 전위로 풀링(pulling)됨).
기입 타겟 CES 소자의 메모리 상태가 변경될 때, 다른 비기입 타겟 CES 소자(도 2에 CES 소자(1a 및 1c-1f)로서 나타나 있음)의 메모리 상태가 영향을 받지 않도록, 다른 모든 행 라인(예를 들면, R0) 및/또는 열 라인(예를 들면 C0 및 C2)이 제어될 수 있다. 일례로서, 열 라인(C0 및 C2)은, 전류의 흐름을 방지하여 원하지 않는 메모리 상태 변화를 방지하도록, 제어 회로(16)에 의해 적절히 제어될 수 있다(예를 들면, 고임피던스로 구동되거나 또는 접지에 연결되지 않음). 기입 타겟 CES 소자는, 그 메모리 상태를 변경하도록 프로그래밍 신호에 의해 어드레싱될 임의의 CES 소자일 수 있음이 이해될 것이다.
본 실시예에서, 열 제어 회로(16)는, 데이터 상태(DS), 기입 이네이블 로우 입력(WEN), 및 판독 이네이블(RE)을 포함하는 복수의 입력을 포함한다.
열 제어 회로(16)는 또한, 기입 상태 출력 라인(WS0 및 WS1), 복수의 열 제어 출력 라인(Coln) 및 판독 회로 제어 출력 라인(RC)을 포함하는 복수의 출력을 갖는다.
본 실시예에서, DS는, 하나 이상의 CES 소자에 대해 WS 출력 라인의 값에 관련되거나 그 값을 결정하는 값의 입력(예를 들면 바이너리 입력)이다.
예를 들면, DS가 하이(예를 들면, 논리 "1")일 경우, 논리 "1"이 특정한 CES 소자(들)에 기입되어(예를 들면, WS0 = 1; 및 WS1 = 0), CES 소자의 메모리 상태를 LIS로부터 HIS로 변경할 수 있다.
대안으로, DS가 로우(예를 들면, 논리 "0")일 경우, 논리 "0"이 특정한 CES 소자(들)에 기입되어(예를 들면, WS0 = 0; 및 WS1 = 1), CES 소자의 메모리 상태를 HIS로부터 LIS로 변경할 수 있다.
본 실시예에서, WEN은, 하나 이상의 CES 소자(1)에 대해 판독 또는 기입 동작이 실행되어야 할지의 여부에 관계되거나 이를 결정하는 값을 갖는 입력(예를 들면, 바이너리 입력)이다. 예를 들면, WEN이 로우일 때, 열 제어 회로(16)는, 특정한 CES 소자(들)(1)에의 기입이 일어나게 할 수 있도록, 추가 회로 또는 로직을 이네이블 또는 디스에이블할 수 있다. WEN이 하이일 때, 열 제어 회로(16)는, 특정한 CES 소자(들)(1)로부터의 판독이 일어나게 할 수 있도록, 추가 회로 또는 로직을 이네이블 또는 디스에이블할 수 있다.
예를 들면, 열 제어 회로(16)는 (Coln)을 제어해서, 적절한 열을 (예를 들면, 트랜지스터(20)를 사용해서) 이네이블 또는 디스에이블하고, 예를 들면 열 라인(Cn)을 그라운드에 연결해서 전류 흐름을 가능하게 하거나, 또는 고임피던스를 드라이빙해서 전류 흐름을 막음에 의해 특정한 열 라인(Cn)을 이네이블 또는 디스에이블한다.
본 실시예에서, RE는, 판독 회로(22)의 전부 또는 일부가 이네이블되거나 디스에이블될지의 여부에 관련되거나 이를 결정하는 값의 입력이다. 예를 들면, RE의 값은, 판독 회로(22)를 이네이블 또는 디스에이블하는 판독 제어 회로(도 4에 나타냄)의 기능을 제어하는 RC의 값을 결정할 수 있다.
본 실시예에서, 제어 회로의 일부일 수 있는 판독 회로(22)는, 하나 이상의 CES 소자의 값, 기호, 파라미터 또는 조건 등을 감지 또는 결정함으로써, 하나 이상의 판독 타겟 CES 소자의 메모리 상태를 검출하도록 구성된다. 판독 회로(22)에 대해서는, 도 4에서 상세히 설명한다. 판독 타겟 CES 소자는, 그 메모리 상태의 검출을 원하는 CES 소자임이 이해될 것이다.
도 3은, 일부 실시예에 따른 디바이스(10)의 제어 회로를 나타내는 개략도이다. 특히, 도 3은, CES 소자(1)에 대해 기입 동작을 행하기 위한 기입 회로(18)를 나타내는 개략도이다.
도 3의 예시적인 예에서는, 단일의 행 라인(R0)을 구동하기 위한 컴포넌트들이 나타나 있고, WL0 및 WS1은 NAND 게이트(28)에 대한 입력으로서 배치되고, WL0 및 WS0은 AND 게이트(29)의 입력으로서 배치된다.
NAND 게이트(28)의 출력은, 로우 논리 레벨(예를 들면 '0')에 있을 때 PMOS 트랜지스터(30)를 이네이블하고, 하이 논리 레벨에 있을 때 PMOS 트랜지스터(30)를 디스에이블하도록 배치된다.
AND 게이트(29)의 출력은, 하이 논리 레벨(예를 들면 '1')에 있을 때, NMOS 트랜지스터(31)를 이네이블하고, 로우 논리 레벨에 있을 때 NMOS 트랜지스터(31)를 디스에이블하도록 배치된다.
이네이블되면, 단일의 전압 Vset이 각각의 PMOS 트랜지스터 및 NMOS 트랜지스터를 통해 드라이빙되고, Vset은, 제어 회로의 일부일 수 있는 적절한 회로에 의해 생성될 수 있다. 또한, 각 CES 소자(1)를 통한 전류 및 전류 밀도는, 제어 회로의 일부일 수 있는 적절한 회로에 의해 제어될 수 있음도 이해될 것이다.
PMOS 트랜지스터(30)가 이네이블되면, 기입 회로(18)로부터의 출력 WO0은 Vset이다.
그러나, NMOS 트랜지스터(31)를 통한 논리 '1'를 드라이빙하는 결과는 전압 드룹(droop)(Vset-Vthreshold)으로 되어, NMOS 트랜지스터(31)가 이네이블될 경우 출력 WO0≒(Vset-Vthreshold)로 되고, 이에 의해 (Vset-Vthreshold)≥Vset이다. 본 기술에서 기입 프로그래밍 신호의 목적을 위해, (Vset-Vthreshold)은 실질적으로 Vreset에 대응하도록 취해진다.
R0을 드라이빙하는데 사용되는 기입 회로(18)의 컴포넌트들은, 어레이의 다른 모든 행 라인(Rn)에 대해 반복되어도 된다. 그러나, 일부 실시예에서, 모든 행 라인을 드라이빙하는데 사용되는 컴포넌트는 동일할 필요는 없음이 이해될 것이다.
상기와 같이, CES 소자의 서로 다른 메모리 상태를 기입하는데, 서로 다른 전압 및 전류 밀도가 사용된다.
본 예에서는, (LIS가 필요할 경우) HIS의 기입 타겟 CES 소자에 논리 "0"을 기입할 경우, 기입 회로(18)는 제1 전압(Vset)을 적절한 행 라인(Rn)에 드라이빙하고, 대응하는 열 라인(Cn)은, 열 제어 회로(도 3에서는 도시생략)에 의해 제로 또는 접지 전위에 풀링되고, 그에 의해 기입 타겟 CES 소자의 HIS로부터 LIS로의 메모리 상태 변화를 일으킨다.
이 예에서, (HIS가 필요할 경우) LIS의 기입 타겟 CES 소자에 논리 "1"을 기입할 경우, 기입 회로(18)는 제2 전압(Vset-Vthreshold)을 드라이빙하므로, 이에 따라 적어도 VReset을 대응하는 열 라인(Cn)에 드라이빙하고, 대응하는 열 라인(Cn)은, 열 제어 회로(도 3에서는 도시생략)에 의해 제로 또는 접지 전위로 풀링되고, 그에 따라 기입 타겟 CES 소자의 LIS로부터 HIS로의 메모리 상태 변화를 일으킨다.
또한, 기입 타겟 CES 소자(1)에서 원하는 메모리 상태 변화를 일으키기 위해 특정한 전압이 각각의 행 라인(Rn)에 드라이빙될 경우, 대응하는 전류 밀도(J(A/um2))도, 필요에 따라, 기입 타겟 CES 소자의 원하는 메모리 상태를 달성하도록 제어됨이 이해될 것이다.
본 실시예에서, 각 어드레스 생성 회로(14) 및 열 제어 회로(16)로부터의 출력들의 조합을 사용해서, 각 행 라인(Rn)에 대해 기입 회로(18)로부터의 기입 출력(WOn)에 대해 원하는 값을 생성한다.
도 3에 나타내는 개략 예를 참조하면, 어드레스 생성 회로(14)로부터의 디코딩되는 기입 라인 출력(WL0)은 열 제어 회로로부터의(WS1) 및 (WS0) 출력과 조합되어 행 라인(R0)에 드라이빙될 WO0의 값을 결정한다.
예시적인 예로서, WO0의 원하는 값이 "Vreset"일 경우, WL0 = 1이고, WS1 = 0; 및 WS0 = 1이다.
이러한 구성에서, NAND 게이트(28)의 출력은 논리 "1"이고, AND 게이트(29)의 출력도 논리 "1"이다. 따라서, PMOS 트랜지스터(30)는 디스에이블되고, NMOS 트랜지스터(31)는 이네이블되어, WO0 = Vreset으로 된다.
추가 예시적인 예로서, WO0의 원하는 값이 "Vset"일 경우, 출력 WL0 = 1이고, 출력 WS1 = 1; 출력 WS0 = 0으로 된다.
이러한 구성에서, NAND 게이트(28)의 출력은 논리 "0"이고, AND 게이트(29)의 출력도 논리 "0"이다. 따라서, NMOS 트랜지스터(31)는 디스에이블되고, PMOS 트랜지스터(30)는 이네이블되어, WO0 = Vset으로 된다.
상기와 같이, 대응하는 열 라인을 제로 또는 접지 전위로 풀링해서, 어레이 내의 하나 이상의 기입 타겟 CES 소자의 메모리 상태의 변경을 일으킬 수 있다.
본 명세서에서 설명하는 기입 회로(18) 구성을 사용하면, 로직의 조합을 사용해서 단일의 전압 소스(Vset)로부터 적어도 2개의 전압(Vset 및 Vreset)을 취득할 수 있어, 제어 회로의 동작 및 구성이 간단해진다. 대안의 실시예에서, 2개 이상의 전압 소스를 배치해서, 행 라인에 서로 다른 전압을 생성 및 드라이빙할 수 있다.
도 4는, 일부 실시예에 따른 디바이스(10)의 제어 회로를 나타내는 개략도이다. 특히, 도 4는, CES 소자(1)에 대해 판독 동작을 행하는 판독 회로(22)의 컴포넌트들을 나타내는 개략도이다.
도 2 및 도 3에서 상술한 기입 회로(18)와 마찬가지로, 판독 회로(22)는, 개개의 행 라인(Rn)과 관련된 컴포넌트들를 포함하고, 도 4에는 행 라인(R1)에 대한 판독 회로(22)만이 나타난다.
판독 회로(22)는 저항 소자(34)를 포함하고, 저항 소자(34)의 제1 단자는, 판독 프로그래밍 신호(예를 들면, Vread(Jread에서))를 생성하도록 배치된 전압 소스에 연결되고, 제2 단자(13)는 행 라인(R1)에 연결되어, 저항 소자(34)는 R1의 CES 소자와 저항기 래더 구성으로 배치되어, 판독 타겟 CES 소자의 전압 Vsense은 중간 노드(40)에서 감지될 수 있고, Vsense는 판독 타겟 CES 소자의 메모리 상태를 나타내어, 판독 타겟 CES 소자의 메모리 상태를 검출할 수 있다.
판독 타겟 CES 소자의 메모리 상태를 검출하는 것은, 어떠한 추가적인 로직이 메모리 어레이(11) 자체에 추가될 필요 없이 판독 회로(22)에 의해 행해질 수 있음을 알 것이다.
저항 소자(34)는 피드백 루프를 포함하는 추가적인 감지 회로에 연결되어도 되고, 본 실시예에서, 저항 소자(34)의 제2 단자는 인버터(36)에 연결되고, 또한 트랜지스터(36)의 단자 인버터(36)에 연결된다. 인버터(36)의 출력은, 트랜지스터(38)의 게이트에 더 연결된다. 추가적인 감지 회로에 대해서는, 도 5에서 상세히 설명한다.
판독 타겟 CES 소자의 메모리 상태를 검출하기 위해서는, 판독 타겟 CES 소자가 열 제어 회로(16)에 의해 적절히 제어되어(예를 들면, 제로 전위로 풀링됨) 판독 타겟 CES 소자에 전류가 흐르도록 열 라인이 됨이 이해될 것이다.
본 예에서, 판독 타겟 CES 소자는, 제1 단자(12)가 R1에 연결되고 제2 단자(13)가 C1에 연결되는 CES 소자(1b)로서 나타나 있다.
본 실시예에서, 저항 소자(34)는 LIS의 CES 소자를 포함하지만, 저항 소자(34)는, LIS에 있을 때 어레이 내의 CES 소자와 매칭되는 저항을 갖는 하나 이상의 저항기를 포함할 수 있다.
이 설명을 위해, LIS에서의 CES 소자의 저항은, 예를 들면 10kΩ 정도로 취해지고, 한편 HIS에서의 CES 소자의 저항은, 예를 들면 10MΩ 정도로 취해진다. 그러나, LIS 또는 HIS에서의 특정한 CES 소자의 저항은, CES 소자의 재료의 특성에 의존할 것임이 이해될 것이다. 또한, 동일한 메모리 상태의 CES 소자들의 저항간에 일부 편차가 있을 수 있음이 이해될 것이다(예를 들면, 제조 편차/공차로 인함).
판독 타겟 CES 소자(1b)가 HIS에 있을 경우에는, 저항 소자(34)는 LIS에 있으므로, 판독 타겟 CES(1b) 및 저항 소자(34)의 저항값은, 저항의 크기의 오더의 차이이다. 따라서, Vsense≒0.9999(Vread)이고, 이것은 사실상 논리 1이고, 이것은 판독 타겟 CES 소자(1b)가 HIS에 있음을 나타낸다.
대안으로, 판독 타겟 CES 소자(1)가 LIS에 있을 경우에, 저항 소자(34)도 LIS에 있으므로, 판독 타겟 CES 소자(1b) 및 저항 소자(34)의 저항값은 거의 동일하다. 따라서, Vsense≒Vread/2이고, 이것은 상실상 논리 '0'이고, 이것은 판독 타겟 CES 소자(1b)가 LIS에 있음을 나타낸다.
실시예에서, 열 제어 회로(16)에 의해 결정되는 바와 같은 RC의 값은, 판독 제어 회로(24)의 기능을 이네이블 또는 디스에이블하는데 사용해서, 판독 회로(22)의 기능을 이네이블 또는 디스에이블한다.
본 예에서, 판독 제어 회로(24)는, 이네이블되면, 하나 이상의 신호 라인에 대해 판독 회로(22)의 컴포넌트들에 대한 그라운드에의 경로를 제공하는 트랜지스터를 포함한다. 일부 예에서, 판독 제어 회로(24)는 신호 라인마다 설치되어도 되고, 그에 의해, 특정한 신호 라인에 대한 판독 회로(22)가 적절히 이네이블 또는 디스에이블될 수 있다. 다른 예에서, 판독 제어 회로(24)는, 모든 또는 특정한 수의 신호 라인들에 대해 판독 회로를 이네이블하도록 배치될 수 있다.
도 5는, 일 실시예에 따른 크로스-포인트 메모리 어레이(11)의 복수의 CES 소자에 대한 예시적인 등가 회로(37)를 나타내는 개략도이다.
비판독 타겟 CES 소자들의 행 라인(Rn) 및 열 라인(Cn)이 전류 흐름을 막도록 제어되지만, 어레이의 연결된 배치로 인해, 그럼에도 기생 스니크 경로가 하나 이상의 비판독 타겟 CES 소자들을 통해 형성되어, Vsense의 값에 영향을 끼칠 수 있고, 그 결과, 판독 회로(22)에 의한 메모리 상태의 검출에 영향을 줄 수 있다.
도 5의 등가 회로에서, 기생 스니크 경로 내의 CES 소자(이후 "기생 CES 소자"(42))는, 판독 타겟 CES 소자(1b)와 병렬인 소자로서 나타나 있다.
본 예에서, 인버터(36) 및 트랜지스터(38)를 포함하는 피드백 루프를 포함하는 추가적인 탐지 회로는, 메모리 상태를 검출할 때 이러한 기생 스니크 경로가 Vsense에 달리 끼칠 수 있는 영향을 저감한다. 본 예에서, 인버터(36)는 p-스큐 인버터(36)를 포함하고, 트랜지스터는 NMOS 트랜지스터(38)를 포함한다.
도 5에 나타나고 상기와 같이, 판독 타겟 CES 소자(1b)가 LIS에 있을 때, Vsense≒Vread/2이다. 그러나, Vsense는 기생 CES 소자(42)의 값에 의존하여 Vread/2보다 작을 수 있다.
Vsense는 Vinv-in으로서 인버터 로직에 입력되어, 인버터 로직의 출력 Vinv-out>Vinv-in(예를 들면, 3Vread/2)으로 되어, Vinv-out이 NMOS 트랜지스터(38)의 게이트를 드라이빙하는데 사용된다.
Vinv-out가 트랜지스터(38)의 임계 전압 Vthreshold보다 클 경우, 트랜지스터(38)는 턴-온될 것이다.
NMOS 트랜지스터가 턴-온되면, 전압 강하로 인해, 값 Vsense는 피드백 전압Vfeedback으로 감소하고, Vfeedback<Vsense로 된다.
이어서 Vfeedback은 Vinv-in으로서 사용되고, 인버팅되어, Vinv-out이 NMOS 트랜지스터를 드라이빙한다.
따라서, 이러한 피드백은, Vsense≒0까지 계속되고, 여기에서 Vinv-out = 논리 '1'로 되며, 이는 판독 타겟 CES 소자(1b)가 LIS에 있음을 나타낸다.
상기와 같이, 판독 타겟 CES 소자(1b)가 HIS에 있을 경우, Vsense≒0.9999(Vread)이다.
그러나, Vsense는, 기생 CES 소자(42)의 값에 의존하여 0.9999(Vread)보다 작을 수 있다.
예를 들면, 판독 타겟 CES 소자가 HIS에 있고 기생 CES 소자(42)가 LIS의 3개의 CES 소자를 포함하는 회로의 예를 들면, Vsense≒0.75Vread이다.
이 예에서, Vsense = Vinv-in일 때, Vinv-out은, 논리 "1"로서 평가될 것이고, 이것은, 판독 타겟 CES 소자(1b)가 HIS에 있음을 나타낸다.
추가적인 탐지 회로는, 인버터 및 트랜지스터를 포함하는 피드백 루프를 포함하고 있지만, 동일한 기능을 제공하도록 임의의 적절한 회로 또는 로직을 마련해도 됨이 이해될 것이다.
기생 스니크 경로는 또한 기입 동작에 영향을 미쳐, 기입 타겟 CES가 프로그래밍 신호로 어드레싱되었을 경우, 비기입 타겟 CES 소자의 메모리 상태가 의도치 않게 변경될 수도 있다.
도 6은, 일 실시예에 따라 내부에 배치된 CES 소자(1a~1i)를 포함하는 크로스-포인트 메모리 어레이(11)를 나타내는 개략도이고, 도 7은, 일 실시예에 따른 크로스-포인트 메모리 어레이(11)의 CES 소자들 중 4개에 대한 예시적인 등가 회로(43)를 나타내는 개략도이다.
알 수 있는 바와 같이, CES 소자(1a~1i)는, 상술한 바와 같은 제어 회로를 사용해서 기입 및 판독될 수 있고, 이에 의해, 기입 타겟 CES 소자에 LIS 상태가 기입될 경우, 행 및 열 회로는 프로그래밍 신호 Vset(Jset에서)으로 서로 다른 신호 라인들을 드라이빙하고, 기입 타겟 CES 소자에 HIS 상태가 기입될 경우, 프로그래밍 신호 Vreset(Jset에서)으로 서로 다른 신호 라인들이 드라이빙된다.
도 6에서는, 기입 동작이, CES 소자(1e)가 기입 타겟 CES 소자라는 맥락에서 나타나 있다.
상기와 같이, CES 소자(1e)를 드라이빙하기 위해, 열 제어 회로(도시생략)는 열 라인(C1)을 제어하고, 이 예에서는 0으로 풀링된다.
그러나, 크로스-포인트 어레이의 전체적인 연결 특성으로 인해, 프로그래밍 신호가 기입 타겟 CES 소자(1e)에 드라이빙되면, 기생 스니크 경로가 비기입 타겟 CES 소자(즉 1a-1d 및 1f-1i)를 통해 형성될 수 있다.
기생 CES 소자에 충분한 전압이 인가되고, 기생 CES 소자를 통해 충분한 전류 밀도가 드라이빙되면, 그 메모리 상태는 변화할 수 있다. 이와 같이, 기생 스니크 경로는, 이해되는 바와 같이 피해야 할 기생 CES 소자의 메모리 상태에 영향을 끼칠 수 있다.
따라서, 실시예에서, 프로그래밍 신호를 기입 타겟 CES 소자에 드라이빙할 경우, 비타겟 CES 소자의 신호 라인은 고임피던스를 갖도록 제어되어, 기생 CES 소자(42)에 인가되는 전압 및 그를 통한 전류 밀도는 그 메모리 상태를 변경하기에 충분하지 않다.
예를 들면, 도 7의 등가 회로를 보면, 기입 타겟 CES 소자(1e)는, 서로 직렬로 배치된 3개의 기생 CES 소자(42)와 병렬로 배치되는 것으로 나타나 있다.
기생 소자들(42) 중 적어도 2개가 HIS에 있을 때, 고임피던스가 지배적이고, HIS 소자의 양단간의 전압 강하는 거의 Vset/2로 강하되고, Vset/2<Vset으로 된다. 따라서, 기생 소자(42)의 양단간 전압은, HIS로부터 LIS로의 메모리 상태 변화를 일으키기에는 불충분하다.
추가 예로서, 모든 기생 소자(42)가 LIS에 있을 때, 각 기생 CES 소자(42)의 양단간의 전압은 대략 Vset/3이고, Vset/3<Vreset으로 된다. 따라서, LIS의 기생 소자의 양단간의 전압은, LIS로부터 HIS로의 메모리 상태 변화를 일으키기에는 불충분할 것이다.
추가 예로서, 기생 소자들(42) 중 하나가 HIS에 있고, 2개의 기생 소자가 LIS에 있을 경우, HIS의 기생 CES 소자(42)의 양단간에서 전압 강하의 대부분이 일어날 것이고, 이에 따라 메모리 상태를 HIS로부터 LIS로 변경하는 전압 요건을 만족시킬 것이다.
그러나, 메모리 상태를 HIS로부터 LIS로 변화시키는데 필요한 전류는, LIS의 각각의 기생 CES 소자의 양단간의 큰 전압 강하를 초래하고, 그에 의해 HIS의 기생 CES 소자의 양단간의 전압 강하를 일으킨다. 따라서, 이 구성에서, LIS 기생 CES 소자를 통한 전류는, HIS 기생 CES 소자에서 메모리 상태가 HIS로부터 LIS로 변화되는 것을 방지할 것이다.
따라서, 크로스-포인트 어레이 구성에 대해, 어레이 내의 비기입 타겟 CES 소자에 대한 변경 메모리 상태에 대한 전압 또는 전류 요건은 만족되지 않을 것이다.
메모리 셀 내의 기생 스니크 경로의 영향은, 크로스-포인트 어레이 구성을 사용함으로써, 또는 피드백 감지 회로 등의 추가적인 컴포넌트를 사용함으로써, 감소될 수 있는 한편, 기생 스니크 경로의 영향은, 추가적인 또는 대안의 제어 방식 또는 컴포넌트를 채용함으로써 더 감소 또는 제거될 수 있다.
도 8은, 추가 실시예에 따른 메모리 어레이(11) 및 판독 회로(22)의 컴포넌트를 나타내는 개략도이다.
본 실시예에서, 타겟 CES 소자(도 8에서 CES 소자(1e)로서 나타남)에 대해 판독 또는 기입 동작을 행할 경우, 비타겟 CES 소자만이 연결되는 신호 라인에는 바이어스 전압 Vbias가 인가되어, 바이어스된 비타겟 CES 소자의 제1 및 제2 단자는, 대칭으로 인해 동일한 전위에 있고, 그를 통한 전류의 흐름이 방지된다.
예를 들면, 도 8에 나타내는 바와 같이, 행 라인(R0 및 R2) 및 열 라인(C0 및 C2)은, 행 라인 및 열 라인을 바이어싱 저항 소자(46) 및 전압 소스에 연결함으로써 바이어스 전압 Vbias가 인가된다.
판독 동작을 행할 때, Vbias는, 상술한 바와 같이 판독 회로(22)에 의해 생성되는 Vread와 동일한 것이 바람직하다.
마찬가지로, 기입 동작을 행할 경우, Vbias는, 인가 전압, 예를 들면 Vset 또는 Vreset과 동일한 것이 바람직하다.
바이어스 저항 소자(46) 및 Vbias를 적절한 행 라인(Rn) 및 열 라인(Cn)에 연결하는 것은, 제어 회로에 의해 제어될 수 있다.
이 예에서는, 바이어싱 저항 소자(46)는, LIS의 CES 소자를 포함하지만, 대안으로 LIS의 어레이 내의 CES 소자들과 일치하는 저항을 갖는 하나 이상의 저항기를 포함할 수 있다.
비타겟 CES 소자의 행 라인 및 열 라인을 실질적으로 등전위로 제어함으로써, 전류는 비타겟 CES 소자를 통해 흐르지 않고, 그에 의해, 그것을 통한 기생 스니크 경로의 형성을 저감 또는 실질적으로 제거하고, 타겟 및 비타겟 CES 소자는 원하는 메모리 상태를 갖는 신뢰성을 제공한다.
도 9는 추가 실시예에 따른 크로스-포인트 메모리 어레이(11)를 나타내는 개략도이고, 이에 의해 0V<Vbias<Vset으로 되도록 바이어스 전압 Vbias이 0V보다 크고, 바람직하게는 Vset/2와 거의 동등하다.
본 예시적인 예에서, 스위칭 영역에서의 재료로서 NiO를 사용할 경우,
o Vset≒1.2V;
o Vreset≒0.9V; 및
o Vbias≒0.6V
이다.
기입 타겟 CES 소자(도 9에서 1b로서 나타냄)에 대해 기입 동작을 행할 때, 대응하는 행 라인(R1)은, 원하는 기입 동작에 따라 Vset≒1.2V 또는 Vreset≒0.9V에서 드라이빙되고, 마찬가지로 열 라인(C1)은 예를 들면 0V 또는 접지로 되도록 제어된다.
정의상, 기입 타겟 CES 소자와 동일한 신호 라인들 중 하나의 비타겟 CES 소자는, 기입 타겟 CES 소자에 인가되는 전압의 절반에서 바이어스 되고, 이는, 비타겟 CES 소자를 통한 전류는 절반으로 감소하고, 그에 따라, 그것을 통한 기생 경로의 영향이 줄어듬을 의미한다.
기입 타겟 CES 소자와 동일한 행 라인 및/또는 열 라인의 비타겟 CES 소자의 양단간의 바이어스가 Vset 및 Vreset의 양쪽보다 작으므로, 메모리 상태를 HIS로부터 LIS 또는 그 반대로 변경하는데 필요한 전압이 기입 동작 중에 달성되지 않을 것이다.
도 10은 추가 실시예에 따른 크로스-포인트 메모리 어레이(11)를 나타내는 개략도이고, 바이어스 전압 Vbias는 0V<Vbias<Vset으로 되도록 0V보다 크고, 바람직하게는 대략 Vset/2이다.
판독 타겟 CES 소자(도 10에서 1b로서 나타냄)에 대해 판독 동작을 행할 경우, 대응하는 행 라인(R1)은 Vread≒0.3V에서 드라이빙되고, 마찬가지로, 다른 열 라인과 함께 0.6V에 미리 차지되는 그 열 라인은 0V에서 드라이빙된다. 이러한 제어 방식은, 판독 타겟 CES 소자에의 서로 다른 타겟 신호 라인들에 설치된 비타겟 CES 소자 상의 기생 스니크 경로를 최소화한다.
도 11은 행 라인(Rn)의 형태의 복수의 제1 신호 라인 및 열 라인(Cn)의 형태의 복수의 제2 신호 라인을 갖고 이들이 크로스-포인트 구성에서 행 라인(Rn)에 수직으로 배치되는 메모리 어레이(11)를 나타내는 개략도이고, CES 소자(1)는 행 라인과 열 라인 사이의 크로스-포이트에 설치된다. 도 11에는 나타나 있지 않지만, 메모리 어레이(11)는, 수직 방향으로 적층되어, 다층 3-D 메모리 어레이를 형성해도 됨이 이해될 것이다.
상술한 바와 같이, 제어 회로는 신호 라인과 전기 통신하게 설치되어서, 타겟 CES 소자(1)를 어드레싱해서, (예를 들면, 판독 프로그래밍 신호로) 그 메모리 상태를 검출하도록 판독하거나, 및/또는 (예를 들면, 기입 프로그래밍 신호로) 그 메모리 상태를 변경하도록 기입할 수 있다.
상기와 같이, 판독 또는 기입 동작 중에 기생 스니크 경로가 형성될 수 있고, 이에 의해 비타겟 CES 소자를 통해 전류가 흘러, 비타겟 CES 소자의 메모리 상태를 변경하거나, 판독 타겟 CES 소자의 메모리 상태를 나타내는 신호에 영향을 주어, 메모리 어레이의 동작을 신뢰성이 없게 할 수 있다.
일부 예에서, 기생 스니크 경로를 감소 또는 제거하기 위해, 하나 이상의 액세스 디바이스를 메모리 어레이에 마련할 수 있다. 예를 들면, 각 CES 소자와 각 신호 라인들 사이에 다이오드 또는 트랜지스터를 배치해서, 예를 들면, 그들 간의 병렬 연결을 차단함에 의해, 타겟 CES 소자를 비타겟 CES 소자로부터 분리할 수 있다.
그러나, 물리 디바이스인 액세스 디바이스는, 메모리 어레이 또는 메모리 어레이를 포함하는 임의의 디바이스의 사이즈, 동작, 비용, 및 전력 효율에 영향을 줄 수 있음이 이해될 것이다.
예를 들면, 액세스 디바이스에 전력을 공급하는 것은, 메모리 어레이의 전력 효율을 저하시킬 수 있어, 디바이스의 수명에 영향을 끼칠 수 있거나(예를 들면, 배터리 수명을 저하시킴에 의함), 또는 메모리의 속도를 저하시킬 수 있다(예를 들면, 액세스 디바이스의 온/오프 스위칭에 의함).
다른 예에서, 액세스 디바이스를 메모리 어레이에 도입함에 의해, CES 소자에 대한 어레이 내에서 이용 가능한 스페이스를 감소시킬 수 있어, 메모리 용량이 감소한다.
그러나, 상술한 바와 같이, 제어 회로는, 기생 스니크 경로를 감소 또는 제거하여 액세스 디바이스에 대한 필요를 무효로 할 수 있는 제어 방식(예를 들면, 비타겟 CES 소자의 단자들을 등전위가 되게 제어함에 의함)으로 각 신호 라인을 드라이빙하도록 구성될 수 있다.
따라서, 일부 실시예에서 기생 스니크 경로의 영향을 최소화하도록 액세스 디바이스를 사용할 수 있지만, 기생 경로의 영향을 제거하거나 또는 적어도 저감하기 위해 상술한 바와 같은 제어 방식으로 신호 라인을 제어하는 것이, 액세스 디바이스도 포함하는 메모리 어레이와 비교해서, 그러한 제어 방식을 사용하는 메모리 어레이의 사이즈 및 동작, 비용, 및 전력 효율이 개선될 수 있으므로, 액세스 디바이스를 메모리 어레이에 도입하는 것보다 더 바람직하다. 그러나, 본 명세서에 기재된 제어 방식은, 액세스 디바이스를 내부에 갖는 메모리 어레이와 함께 사용될 수도 있음이 이해될 것이다.
도 12는 일부 실시예에 따른 메모리 어레이를 형성하기 위한 플로우차트(200)를 나타낸다.
상술한 플로우차트는, 상술한 바와 같이 메모리 어레이를 형성하는데 사용되는 기술의 일반적인 설명이다. 이 플로우차트는, 크로스-포인트에 CES 소자가 마련된 신호 라인을 포함하는 크로스-포인트 메모리 어레이를 형성하는 기술을 설명하고 있다. 특정한 처리 기술 및 사양이 기재되어 있지만, 본 명세서에 기재된 기술의 변형 및 다양한 다른 기술도 또한 사용될 수 있음이 이해된다.
또한, 임의의 적절한 선택적 증착 기술을 사용해서, 메모리 어레이를 제조할 수 있고, 예를 들면 재료를 성장시키거나, 원하는 재료를 증착하도록 PVD(physical vapour deposition), 스핀 코팅, ALD(atomic layer deposition), 스퍼터링, CVD(chemical vapour deposition) 또는 PECVD(Plasma enhanced CVD) 등에 의해 기판 표면의 재료(들)의 타겟 증착 또는 블랭킷 증착에 의해, 및 적합한 재료 제거 프로세스(예를 들면, 웨트 화학 에칭, 이온 에칭) 피처/형태를 사용함에 의한다.
명료화 및 도시의 용이성을 위해 나타나 있지는 않지만, 메모리 어레이는, 특히 다양한 주변 및 지원 컴포넌트 및 회로, 예를 들면 제어 회로의 일부를 형성할 수 있는 CMOS 트랜지스터, 다이오드, 비아 등을 포함할 수 있는 기판 상에 형성될 수 있음이 이해될 것이다. 본 명세서에서 사용되는 용어 "기판"은, 벌크 반도체 기판 및 그 위에 형성된 집적 구조체를 포함할 수 있다.
스텝 202에서, 복수의 제1 신호 라인들이 기판 상에 마련되고, 본 실시예에서 제1 신호 라인들은 대략 병렬인 라인들을 포함한다.
제1 신호 라인(및 아래의 제2 신호 라인)은, 메모리 어레이 내의 CES 소자에 액세스하기 위한 전류를 반송하는데 적합한 임의의 도전성 재료 및/또는 반도전성 재료를 포함할 수 있다. 신호 라인들을 형성하는데 적합한 도전성/반도전성 재료의 예는, n도프 또는 p도프 폴리실리콘; Al, Cu, 및 W를 포함하는 금속; TiN, TaN, 및 TaCN을 포함하는 도전성 금속질화물; 및 다른 도전성 재료를 포함한다.
스텝 204에서, 각 CES 소자의 제1 단자 재료가, 제1 신호 라인과 제2 신호 라인 사이의 제안된 각각의 크로스-포인트에서 제1 신호 라인 상에 증착된다(스텝 214에서 설명).
제1 단자 재료는, 전류를 전도하는데 적합한 임의의 도전성 재료 및/또는 반도전성 재료를 포함할 수 있다. 도전성/반도전성 재료의 예에는, 도프된 폴리실리콘; Al, Cu, 및 W를 포함하는 금속; TiN, TaN, 및 TaCN을 포함하는 도전성 금속 질화물; 및 다른 도전성 재료를 포함한다.
스텝 206에서, 각 CES 소자의 제1 도전 영역 재료가 제1 단자 재료 상에 증착된다.
본 예에서는, 도전 영역은 임의의 적합한 재료를 포함할 수 있고, 전이 금속 산화물을 포함할 수 있고, 예를 들면, 폴리실리콘 또는 도프된 반도체를 포함하는 금속과 같은 특성을 포함하는 임의의 재료를 더 포함할 수 있다. 실시예에서, 도전 영역은, 알루미늄, 카드뮴, 크롬, 콜발트, 구리, 금, 철, 망간, 수은, 몰리브덴, 니켈, 팔라듐, 레늄, 루테늄, 은, 주석, 티타늄, 바나듐, 및 아연(산소 또는 다른 타입의 리간드 등의 양이온에 연결되어도 됨), 또는 그 조합을 추가적으로 또는 대안으로 포함할 수 있다.
스텝 208에서, 각 CES 소자의 스위칭 영역 재료가 제1 도전 영역 재료 상에 증착된다.
일 실시예에 따르면, 스위칭 영역(S)은, 상술한 바와 같이, 페로브스카이트, Mott 절연체, 전하 교환 절연체, 앤더슨(Anderson) 디스오더 절연체 등의 임의의 전이 금속 산화물(TMO) 재료를 포함할 수 있다.
스텝 210에서, 각 CES 소자의 제2 도전 영역 재료가 스위칭 영역 재료 상에 증착된다.
본 예에서, 제2 도전 영역 재료는, 상술한 제1 도전 영역 재료와 동일하다.
스텝 212에서는, 각 CES 소자의 제2 단자 재료가 제2 도전 영역 재료 상에 증착된다.
본 예에서는, 제2 단자 재료는 상술한 제1 단자 재료와 동일하다.
스텝 214에서, 제2 신호 라인이 각 CES 소자의 제2 단자 재료 상에 증착되고, 제2 신호 라인은 제1 신호 라인과 직교해서 증착되어 크로스-포인트 어레이를 형성한다.
본 예에서, 제2 신호 라인은, 상술한 제1 신호 라인과 동일한 재료를 포함한다.
CES 소자의 한쪽 또는 양쪽의 단자가 생략되어 있는 실시예에서, 신호 라인의 한쪽 또는 양쪽이 전기 신호를 옮기는 것에 더해 단자로서 기능할 수 있음이 이해될 것이다.
또한, 일부 실시예에서, 액세스 디바이스용 재료가 CES 소자와 제1 또는 제2 신호 라인 사이에 설치될 수 있지만, 상기와 같이, 기생 스니크 경로를 저감 또는 제거하기 위한 이러한 액세스 디바이스의 필요가, 상술한 바와 같은 제어 방식으로 인해 없어질 수 있음이 이해될 것이다.
용어 "프로그램"은, 본 명세서에서, 용어 "기입" 또는 "재기입"과 호환적으로 사용된다. 용어 "소거"는, 본 명세서에서, 용어 "삭제" 또는 "클리어"와 호환적으로 사용된다.
Vset 및 Vreset은, 위에서는, 단일 소스로부터 생성되는 것으로 기술되어 있지만, 이들 전압은, 대안으로, 드라이버에 의해 생성될 수 있거나, 예를 들면 전원 핀, 전용 패드, 내부 회로, 또는 스플릿터 등 메모리 디바이스가 사용되는 처리 코어에 의해 드라이빙될 수 있음이 이해될 것이다.
또한, 제어 회로는, 전반적으로, 명료화를 위해 개별 판독 회로 및 기입 회로를 포함하는 것으로 나타나 있지만, 제어 회로는 이러한 배치에 제한되지 않고, 임의의 적절한 구성을 사용할 수 있다.
상술한 CES 소자를 갖는 크로스-포인트 어레이에 대한 적용은, 제한이 아닌 예시로서, 비트맵 메모리, 표준 캐시 메모리, 레지스터 어레이 등의 메모리 적용을 포함한다.
본 기술의 실시예는 또한, 프로세서에서 실행 시, 프로세서에 본 명세서에 기재된 방법을 실행시키는 코드를 포함하는 비일시적 데이터 캐리어를 제공한다. 프로세서는, 그 CES 소자 또는 각 CES 소자를 특정한 임피던스 상태로 프로그래밍하는데 사용되는 프로그래밍 회로 내에 설치되거나 그에 연결될 수 있다.
이 기술은 또한, 예를 들면 범용 컴퓨터 시스템 또는 디지털 신호 프로세서(DSP)에서, 상술한 방법을 실시하는 프로세서 제어 코드를 제공한다. 이 기술은 또한, 특히 디스크, 마이크로프로세서, CD-ROM 또는 DVD-ROM 등의 비일시적 데이터 캐리어, 판독 전용 메모리(펌웨어) 등의 프로그래밍된 메모리, 또는 광 또는 전기 신호 캐리어 등의 데이터 캐리어에서, 실행 시, 상기 방법 중 어느 하나를 실행하기 위한 프로세서 제어 코드를 포함하는 캐리어를 제공한다. 코드는, 디스크, 마이크로프로세서, CD-ROM 또는 DVD-ROM 등의 캐리어, 비휘발성 메모리(예를 들면, 플래시) 또는 판독 전용 메모리(펌웨어) 등의 프로그래밍된 메모리에서 제공될 수 있다. 기술의 실시예를 구현하기 위한 코드(및/또는 데이터)는, C 등의 종래의 프로그래밍 언어(해석 또는 컴파일링됨)의 소스, 객체 또는 실행 가능한 코드, 또는 어셈블리, ASIC(Application Specific Integrated Circuit) 또는 FPGA(Field Programmable Gate Array)를 설정 또는 제어하기 위한 코드, 또는 VerilogTM 또는 VHDL(Very high speed integrated circuit Hardware Description Language) 등의 하드웨어 기술 언어용 코드를 포함할 수 있다. 통상의 기술자가 이해하는 바와 같이, 그러한 코드 및/또는 데이터는, 서로 통신하는 복수의 연결된 컴포넌트들간에 분산되어도 된다. 이 기술은, 시스템의 하나 이상의 컴포넌트에 연결되는 마이크로프로세서, 워킹 메모리 및 프로그램 메모리를 포함하는 컨트롤러를 포함할 수 있다.
상술한 기술을 위한 동작을 실행하기 위한 컴퓨터 프로그램 코드는, 객체 지향 프로그래밍 언어 및 종래의 절차형 프로그래밍 언어를 포함하는 하나 이상의 프로그래밍 언어의 임의의 조합으로 작성될 수 있다. 코드 컴포넌트는, 절차, 방법 등으로 구현될 수 있고, 네이티브 명령어 세트의 다이렉트 머신 명령어로부터 고수준 컴파일된 또는 해석된 언어 구조까지 추상의 어느 레벨에서, 명령어의 형태 또는 명령어의 시퀀스를 취할 수 있는 하위 컴포넌트를 포함할 수 있다.
본 기술의 바람직한 실시예에 따른 논리적 방법의 전부 또는 일부는, 상술한 방법들의 스텝들을 행하도록 논리 소자를 포함하는 논리 장치에서 적절히 구현될 수 있고, 이러한 논리 소자는, 예를 들면 프로그래머블 논리 어레이 또는 특정 용도용 집적회로 내의 논리 게이트 등의 컴포넌트들을 포함할 수 있음이 또한 통상의 기술자에게 명확할 것이다. 이러한 논리 배치는, 예를 들면 고정 또는 전송 가능한 캐리어 매체를 사용하여 저장 및 전송될 수 있는 가상 하드웨어 디스크립터 언어 등을 사용해서, 이러한 어레이 또는 회로 내에 논리 구조를 일시적 또는 영구적으로 확립하기 위한 요소를 가능하게 하는데 더 구현될 수 있다.
일 실시예에서, 본 기술은, 함수형 데이터를 갖는 데이터 캐리어의 형태로 실현되어도 되고, 상기 함수형 데이터는, 컴퓨터 시스템 또는 네트워크에 로드되어 그에 의해 동작 시, 상기 컴퓨터 시스템이 상술한 방법의 모든 스텝들을 행하게 할 수 있는 함수형 컴퓨터 데이터 구조를 포함한다.
본 명세서에서는 본 개시의 예시적 실시예들을 첨부된 도면을 참조하여 구체적으로 설명했지만, 본 개시는, 그 정확한 실시예로 제한되는 것이 아니고, 다양한 변경 및 수정이, 첨부된 특허청구범위에 의해 규정되는 본 개시의 범위 및 사상으로부터 일탈하지 않고 통상의 기술자에 의해 이루어질 수 있음이 이해될 것이다.
상술한 명세서로부터 이해되는 바와 같이, 기술은, 스토리지 어레이를 포함하고, 스토리지 어레이는 제1 신호 라인 및 제2 신호 라인과 전기 통신하는 적어도 하나의 상관 전자 스위치를 포함하고, 상관 전자 스위치를 적어도 하나의 프로그래밍 신호로 드라이빙하는 제어 회로를 더 포함하는 디바이스를 제공하는 것으로 설명된다.
실시예에서, 스토리지 어레이는 복수의 제1 신호 라인 및 복수의 제2 신호 라인을 포함할 수 있고, 복수의 제1 신호 라인 및 상기 복수의 제2 신호 라인은 크로스-포인트 구성으로 배치되고, 디바이스는, 복수의 제1 신호 라인과 복수의 제2 신호 라인 사이의 크로스-포인트에 복수의 상관 전자 스위치를 더 포함한다. 실시예에서, 액세스 디바이스는, 각각의 상관 전자 스위치 및 신호 라인과 전기적으로 통신 가능하게 설치되어도 된다.
또한, 제어 회로는, 복수의 상관 전자 스위치들 중의 기입 타겟 상관 전자 스위치를 기입 프로그래밍 신호로 드라이빙해서, 해당 메모리 상태의 변화를 일으키도록 구성되는 기입 회로를 포함할 수 있다.
또한, 기입 프로그래밍 신호는, 기입 타겟 상관 전자 스위치의 원하는 메모리 상태에 의거하여 기입 회로에 의해 제어 가능할 수 있다.
실시예에서, 기입 프로그래밍 신호는, 제1 메모리 상태가 기입 타겟 상관 전자 스위치에 기입될 것이 원해질 경우, 제1 기입 프로그래밍 신호를 포함할 수 있고, 제1 기입 프로그래밍 신호는 제1 전압값 및/또는 제1 전류 밀도값을 포함할 수 있다.
또한, 상기 기입 프로그래밍 신호는, 제2 메모리 상태가 기입 타겟 상관 전자 스위치에 기입될 것이 원해질 경우, 제2 기입 프로그래밍 신호를 포함할 수 있고, 제2 기입 프로그래밍 신호는 제2 전압값 및/또는 제2 전류 밀도값을 포함할 수 있다.
전술한 임의의 클레임에 따른 디바이스에서, 제어 회로는, 복수의 상관 전자 스위치들 중의 판독 타겟 상관 전자 스위치를 판독 프로그래밍 신호로 드라이빙해서, 판독 타겟 상관 전자 스위치의 메모리 상태를 검출하도록 구성된 판독 회로를 포함할 수 있고, 판독 프로그래밍 신호는 제1 판독 전압값을 포함할 수 있다.
또한, 판독 회로는 저항 소자를 포함할 수 있고, 저항 소자는 판독 타겟 상관 전자 스위치와 저항기 래더(ladder) 구성으로 배치되어, 판독 타겟 상관 전자 스위치의 메모리 상태를 나타내는 제1 출력값을 생성하고, 저항 소자는 제1 메모리 상태의 상관 전자 스위치를 포함할 수 있다.
실시예에서, 판독 회로는, 판독 타겟 상관 전자 스위치의 메모리 상태를 나타내는 제2 출력을 생성하도록 구성된 피드백 루프를 포함할 수 있고, 피드백 루프는 인버터 및 트랜지스터를 포함할 수 있고, 인버터에의 입력은, 판독 타겟 상관 전자 스위치의 메모리 상태를 나타내는 값일 수 있고, 인버터의 출력은 트랜지스터의 게이트를 드라이빙하도록 배치될 수 있다.
실시예에서, 제어 회로는, 복수의 상관 전자 스위치들 중의 하나 이상의 비타겟 상관 전자 스위치들을, 지나는 기생 스니크 경로의 형성을 제어하는 제어 방식으로 드라이빙하도록 구성될 수 있고, 제어 방식은, 하나 이상의 비타겟 상관 전자 스위치들을, 해당 단자들에서 바이어스를 제어하는 바이어스 신호로 드라이빙하는 것을 포함할 수 있다.
실시예에서, 제어 방식은, 기입 프로그래밍 신호 또는 판독 프로그래밍 신호를 타겟 상관 전자 스위치에 드라이빙할 때, 해당 단자들간에 인가되는 바이어스 및 지나는 드라이빙되는 전류 중 하나가 메모리 상태의 변화를 일으키기에 불충분하게 하도록, 하나 이상의 비타겟 상관 전자 스위치들을 드라이빙하는 것을 더 포함할 수 있다.
또한, 제어 방식은, 기입 프로그래밍 신호 또는 판독 프로그래밍 신호를 타겟 상관 전자 스위치에 드라이빙할 때, 해당 제1 및 제2 단자에서의 바이어스가 거의 등전위로 되도록, 하나 이상의 비타겟 상관 전자 스위치들을 드라이빙하는 것을 포함할 수 있다.
기술은 또한, 상관 전자 스위치를 갖는 스토리지 어레이를 제조하는 방법에 대해 설명하고, 이 방법은, 제1 신호 라인 및 제2 신호 라인을 형성하도록 제1 도전성 재료 및 제2 도전성 재료를 선택적으로 증착하는 스텝, 및 상관 전자 스위치를 형성하도록, 상관 전자 재료를 증착하는 스텝을 포함한다.
실시예에서, 제1 신호 라인은, 제2 신호 라인에 대해 함께 크로스-포인트를 형성하는 각도로 배치될 수 있고, 상관 전자 스위치는 크로스-포인트에 형성된다.
방법은, 제1 신호 라인에 제3 도전성 재료를 선택적으로 증착하는 스텝, 제3 도전성 재료 상에 상관 전자 재료를 선택적으로 증착하는 스텝, 및 상관 전자 재료 상에 제4 도전성 재료를 선택적으로 증착하는 스텝을 더 포함할 수 있다.
실시예에서, 상관 전자 재료를 증착하는 스텝은, 제3 도전성 재료 상에 제1 도전성 상관 전자 재료를 선택적으로 증착하는 스텝, 제1 도전성 상관 전자 재료 상에 제1 스위칭 상관 전자 재료를 선택적으로 증착하는 스텝, 및 제1 스위칭 영역 상에 제2 도전성 상관 전자 재료를 선택적으로 증착하는 스텝을 포함할 수 있고, 제3 도전성 재료 상에 제1 스위칭 상관 전자 재료를 선택적으로 증착하는 스텝을 더 포함할 수 있다.
방법은, 상관 전자 스위치와 제1 또는 제2 신호 라인 사이에 액세스 디바이스를 형성하는 스텝을 더 포함할 수 있다. 기술은 또한, 제1 신호 라인, 제2 신호 라인, 및 신호 라인들간의 크로스-포인트에 설치된 복수의 상관 전자 스위치들에 대해 설명되고, 복수의 상관 전자 스위치들 중의 타겟 상관 전자 스위치의 메모리 상태는 프로그래밍 신호에 의해 제어 가능하거나 검출 가능할 수 있다.
실시예에서, 타겟 상관 전자 스위치의 메모리 상태는, 프로그래밍 신호에 의해, 고임피던스 메모리 상태 및 저임피던스 메모리 상태 중 하나에 있도록 제어 가능할 수 있다.
또한, 상관 전자 스위치들은 상기 스토리지 어레이 내에 배치되어, 프로그래밍 신호의 타겟 상관 전자 스위치에의 인가 시에, 임의의 비타겟 상관 전자 스위치의 단자들간의 바이어스 또는 임의의 비타겟 상관 전자 스위치를 통해 드라이빙되는 전류는, 임의의 비타겟 상관 전자 스위치의 메모리 상태에 영향을 주기에 불충분할 수 있다.
또한, 상관 전자 스위치들은 상기 스토리지 어레이 내에 배치되어, 프로그래밍 신호의 타겟 상관 전자 스위치에의 인가 시에, 임의의 비타겟 상관 스위치의 단자들간의 바이어스는 타겟 상관 스위치의 단자들간의 바이어스보다 작도록 제어 가능할 수 있다.
실시예에서, 상관 전자 스위치들은 스토리지 어레이 내에 배치되어, 프로그래밍 신호의 타겟 상관 전자 스위치에의 인가 시에, 비타겟 상관 스위치의 제1 단자에서의 바이어스는 해당 제2 단자에서의 바이어스와 거의 동일한 전위에 있도록 제어될 수 있다.
기술은 또한, 메모리 어레이 내의 판독 타겟 메모리 셀을 위한 판독 회로에 대해 설명되고, 판독 회로는, 제1 출력값에 의거하여 메모리 상태를 나타내는 제2 출력값을 생성하도록 구성된 피드백 루프를 포함할 수 있다.

Claims (37)

  1. 스토리지 어레이를 포함하는 디바이스로서,
    상기 스토리지 어레이는,
    크로스-포인트(cross-point) 구성으로 배치되는 복수의 제1 신호 라인 및 복수의 제2 신호 라인,
    상기 복수의 제1 신호 라인 및 상기 복수의 제2 신호 라인과 전기 통신하는 복수의 상관 전자 스위치(correlated electron switch) - 각각의 크로스-포인트는 그들 사이에 각각의 상관 전자 스위치를 가짐 -, 및
    상기 복수의 상관 전자 스위치 중 타겟 상관 전자 스위치를 드라이빙하는 제어 회로를 포함하고,
    상기 제어 회로는, 상기 복수의 상관 전자 스위치 중의 기입 타겟 상관 전자 스위치를, 상기 타겟 상관 전자 스위치를 저임피던스 상태에 있게 하는 제1 전압 및 제1 전류 밀도를 포함하는 제1 기입 프로그래밍 신호 또는 상기 타겟 상관 전자 스위치를 고임피던스 상태에 있게 하는 제2 전압 및 제2 전류 밀도를 포함하는 제2 기입 프로그래밍 신호로 드라이빙해서, 해당 메모리 상태를 제어 또는 검출하도록 구성되는 기입 회로를 포함하고,
    상기 제어 회로는, 상기 복수의 상관 전자 스위치 중의 하나 이상의 비타겟 상관 전자 스위치를, 지나는 기생 스니크 경로의 형성을 제어하는 제어 방식으로 드라이빙하도록 구성되고,
    상기 제어 회로는, 상기 복수의 상관 전자 스위치 중의 판독 타겟 상관 전자 스위치를 판독 프로그래밍 신호로 드라이빙해서 상기 판독 타겟 상관 전자 스위치의 메모리 상태를 검출하도록 구성되는 판독 회로를 포함하고, 상기 제어 회로는, 상기 판독 타겟 상관 전자 스위치와 저항기 래더(ladder) 구성으로 배치되어 상기 판독 타겟 상관 전자 스위치의 메모리 상태를 나타내는 제1 출력값을 생성하는 상관 전자 스위치를 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 기입 프로그래밍 신호는, 상기 기입 타겟 상관 전자 스위치의 원하는 메모리 상태에 의거하여 상기 기입 회로에 의해 제어 가능한, 디바이스.
  3. 제1항에 있어서,
    상기 판독 프로그래밍 신호는 제1 판독 전압값을 포함하는, 디바이스.
  4. 제1항에 있어서,
    상기 판독 회로는, 상기 판독 타겟 상관 전자 스위치의 메모리 상태를 나타내는 제2 출력을 생성하도록 구성된 피드백 루프를 포함하는, 디바이스.
  5. 제4항에 있어서,
    상기 피드백 루프는 인버터 및 트랜지스터를 포함하고, 상기 인버터에의 입력은 상기 판독 타겟 상관 전자 스위치의 메모리 상태를 나타내는 값이고, 상기 인버터의 출력은 상기 트랜지스터의 게이트를 드라이빙하도록 배치되는, 디바이스.
  6. 제1항에 있어서,
    상기 제어 방식은, 하나 이상의 상기 비타겟 상관 전자 스위치를 해당 단자에서의 바이어스를 제어하는 바이어스 신호로 드라이빙하는 것을 포함하는, 디바이스.
  7. 제1항에 있어서,
    상기 제어 방식은, 상기 기입 프로그래밍 신호 또는 상기 판독 프로그래밍 신호를 상기 타겟 상관 전자 스위치에 드라이빙할 때, 해당 단자들간에 인가되는 바이어스 및 지나는 드라이빙되는 전류 중 하나가 메모리 상태의 변화를 일으키기에 불충분하게 하도록, 하나 이상의 상기 비타겟 상관 전자 스위치들을 드라이빙하는 것을 더 포함하는, 디바이스.
  8. 제7항에 있어서,
    상기 제어 방식은, 상기 기입 프로그래밍 신호 또는 상기 판독 프로그래밍 신호를 상기 타겟 상관 전자 스위치에 드라이빙할 때, 해당 제1 및 제2 단자에서의 바이어스가 등전위로 되도록, 하나 이상의 상기 비타겟 상관 전자 스위치들을 드라이빙하는 것을 더 포함하는, 디바이스.
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