JP3752782B2 - 半導体装置の保護回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の保護回路に関し、特には拡散層表面にセルフアラインシリサイド法によって得られたシリサイド層を有する内部回路を保護するための保護回路に関する。
【０００２】
【従来の技術】
図１３は、半導体装置における保護回路を説明するための等価回路図である。この図に示す保護回路９は、電極パッド２と内部回路３との間に設けられ、絶縁ゲート型電界効果トランジスタ１１、抵抗素子１２、ダイオード１３及び抵抗体９０で構成されている。以下、絶縁ゲート型電界効果トランジスタを、このタイプのトランジスタとして代表的なＭＯＳ（Metal Oxide Semiｃonductor）トランジスタと記載する。上記ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）１１はＮチャンネル型であり、ドレイン１１ａが内部回路３及び電極パッド２に接続され、ソース１１ｂが半導体装置の基準電位Ｖssに接続されている。また、上記抵抗素子１２は、ＭＯＳトランジスタ１１のゲートと上記基準電位Ｖssとの間に配置されている。さらに、ダイオード１３は、Ｎ型領域が内部回路３及び電極パッド２に接続され、Ｐ型領域が上記基準電位Ｖssに接続されている。そして、特に上記抵抗体９０は、拡散層または多結晶シリコンからなるものであり、電極パッド２とＭＯＳトランジスタ１１のドレイン１１ａとの間に配置されている。
【０００３】
上記構成の保護回路９では、電極パッド２に負の過電圧が印加されるとダイオード１３が導通して電荷が基準電位Ｖssに放電される。また、抵抗素子１２を設けたことによって、電極パッド２に正の過電圧が印加された場合には、ＭＯＳトランジスタ１１のゲート１１ｃ，ソース１１ａ・ドレイン１１ｂ間のカップリングでＭＯＳトランジスタ１１が一時的にオンされ、ＭＯＳトランジスタ１１のソース１１ａ・ドレイン１１ｂ間が導通して電荷が基準電位Ｖssに放電される。一方、電極パッド２に通常の動作電圧を印加した場合には、ＭＯＳトランジスタ１１のゲート１１ｃが基準電位Ｖssレベルに保持されてＭＯＳトランジスタ１１のオフ状態が保持される。したがって、電極パッド２から内部回路３に動作電圧を印加した際に、リーク電流が発生することが防止される。また、抵抗体９０を設けたことによって、ＭＯＳトランジスタ１１自体が過電圧の印加によって破壊されることが防止される。
【０００４】
【発明が解決しようとする課題】
しかし、上記構成の保護回路を有する半導体装置においては、半導体装置を通常動作させる際に電極パッドに印加された信号波型は、抵抗体及びＭＯＳトランジスタのドレインに存在するドレイン抵抗のインピーダンスの容量の影響で、ＲＣ時定数により鈍った波型となって保護回路から内部回路側へ出力される。このため、上記構成の保護回路を有する半導体装置では、上記抵抗体の存在が当該半導体装置の高速動作に悪影響を及ぼしてしまう。
【０００５】
そこで、第２５５７９８０号特許に記載の半導体入力保護装置では、上記ＭＯＳトランジスタのドレインを延在させて当該ドレインと一体に形成された拡散抵抗を上記抵抗体として保護回路に設けた構成にすることで、信号の高速伝搬を可能としている。
【０００６】
ところが、高集積化が進行した半導体装置においては、ＭＯＳトランジスタのソース・ドレインのシート抵抗を低減するために、上記ソース・ドレインの表面層に低抵抗のシリサイド層が設けられている。このシリサイド層は、セルフアラインシリサイド法によって、拡散層の表面層に自己整合的に形成される。このため、上記抵抗体をＭＯＳトランジスタのドレインと一体の拡散抵抗とした場合には、この抵抗体の表面層にもシリサイド層が形成され、過電圧の印加によるＭＯＳトランジスタの静電破壊を防止することができなくなる。
【０００７】
また、上記セルフアラインシリサイド法を適用して形成される半導体装置の静電耐性を向上させることを目的として、International Electron Devices Meeting（１９９６）（米）ｐ．８８９−８９２には、素子構造を櫛状にする構成が提案されている。さらに、International Electron Devices Meeting（１９９６）（米）ｐ．８９３−８９６には、シリサイド層の膜厚に対してソース及びドレインの接合深さを深くすることが提案されている。しかし、これらの半導体装置では、素子構造が複雑化して半導体装置の高集積化が妨げられたり、シリサイド層の膜厚の制御性がばらつくと安定した素子特性が得られないといった問題がある。
【０００８】
以上のように、内部回路を構成する拡散層表面にセルフアラインシリサイド法によってシリサイド層を形成してなる半導体装置においては、素子構造を複雑化させることなくかつ安定した素子特性を有した状態で、十分な耐圧特性を有しかつ半導体装置の高速動作を確保できる保護回路を得ることができなかった。
【０００９】
【課題を解決するための手段】
上記課題を解決するための半導体装置の保護回路は、電極パッドと内部回路との間に設けられる保護回路であり、第１の拡散層電極が当該電極パッドと当該内部回路とに接続され第２の拡散層電極が基準電位に接続されたＭＯＳトランジスタを有している。そして、第１の発明の保護回路は、上記電極パッドと上記第１の拡散層電極との間に、当該電極パッドに接続されたシリサイド層と上記内部回路に接続された多結晶シリコンとからなる抵抗素子を設けたことを特徴としている。
【００１０】
上記第１の発明の保護回路では、電極パッドに印加された過電圧は抵抗素子からＭＯＳトランジスタに印加される。そして、上記抵抗素子は、電極パッド側のシリサイド層とＭＯＳトランジスタ側の多結晶シリコンとで構成されている。このため、抵抗値の高い多結晶シリコンを介してＭＯＳトランジスタに過電圧が印加されて上記ＭＯＳトランジスタの静電破壊が防止されると共に、抵抗値の低いシリサイド層からこの抵抗素子に過電圧が印加されることで当該抵抗素子に存在する抵抗インピーダンスの容量が低くなり、内部回路へのＲＣ時定数の影響が低く押さえられる。
【００１１】
また、第２の発明の保護回路は、上記電極パッドと上記第１の拡散層電極との間に、入力端が当該電極パッドに接続され出力端が上記内部回路に接続された高耐圧のＣＭＯＳトランジスタで構成された抵抗素子を設け、かつ上記抵抗素子の入力端側の接続部分にシリサイド層を設けたことを特徴としている。
【００１２】
上記第２の発明の保護回路では、電極パッドに印加された過電圧は高耐圧のＣＭＯＳトランジスタで構成された抵抗素子から上記ＭＯＳトランジスタに印加される。そして、上記抵抗素子の入力端を構成する接続部分にはシリサイド層が設けられている。このため、高耐圧のＣＭＯＳトランジスタを介してＭＯＳトランジスタに過電圧が印加されて上記ＭＯＳトランジスタの静電破壊が防止されると共に、抵抗値の低いシリサイド層からこのＣＭＯＳトランジスタに過電圧が印加されて当該抵抗素子に存在する抵抗インピーダンスの容量が低くなり、内部回路へのＲＣ時定数の影響が低く押さえられる。
【００１３】
【発明の実施の形態】
以下、本発明を適用した半導体装置の保護回路の実施の形態を図面に基づいて説明する。尚、以下に示す各実施形態はあくまでも一例として示されるものである。このため、基準電位としては負の電源電圧（Ｖss) を用いているが、正の電源電圧ＶDDを用いても良く、この場合には各保護回路を構成する素子の導電型が逆になることとする。また、図１３を用いて説明した従来の保護回路と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００１４】
（第１実施形態）
図１は第１実施形態の保護回路の要部断面図であり、図２は第１実施形態の保護回路の等価回路図であり、図３は第１実施形態の保護回路のレイアウト図である。尚、図１は図３のＡ−Ａ’断面になっている。これらの図に示すように、保護回路１は、電極パッド２と内部回路３との間に設けられ、ＭＯＳトランジスタ（ＭＩＳ型も含む）１１、第１の抵抗素子１２、ダイオード１３及び第２の抵抗素子（請求項における抵抗素子）１４で構成されている。
【００１５】
上記ＭＯＳトランジスタ１１はＮチャンネル型であり、ドレイン（請求項における第１の拡散層電極）１１ａが内部回路３及び電極パッド２に接続され、ソース（請求項における第２の拡散層電極）１１ｂが半導体装置の基準電位（ここではＶss）に接続されている。また、上記第１の抵抗素子１２は、ＭＯＳトランジスタ１１のゲート１１ｃと上記基準電位Ｖssとの間に配置されている。そして、ダイオード１３は、Ｎ型領域が内部回路３及び電極パッド２に接続され、Ｐ型領域が上記基準電位Ｖssに接続されている。ここでは、例えば上記Ｐ型領域は半導体基板であり、上記Ｎ型領域はＭＯＳトランジスタ１１のドレイン１１ａを共有している。さらに、上記第２の抵抗素子１４は、電極パッド２とＭＯＳトランジスタ１１のドレイン１１ａとの間に配置されている。
【００１６】
そして、第１実施形態の保護回路１では、上記第２の抵抗素子１４がシリサイド層１４ａとこのシリサイド層１４ａと接合された多結晶シリコン１４ｂとで構成されたこと（図１参照）を特徴としている。上記シリサイド層１４ａは電極パッド２側における第２の抵抗素子１４と配線１５との接続部に設けられ、多結晶シリコン１４ｂは内部回路３側における第２の抵抗素子１４と配線１５との接続部に設けられる。
【００１７】
また、上記シリサイド層１４ａは多結晶シリコン１４ｂの表面層の一部分をシリサイド化して得られたものであり、この多結晶シリコン１４ｂは例えばＭＯＳトランジスタ１１のゲート電極１１ｃと同一工程で形成されたものである。また、シリサイド層１４ａは、ＭＯＳトランジスタ１１のソース１１ｂ、ドレイン１１ａ及びゲート電極１１ｃの表面層をセルフアラインシリサイド法によってシリサイド化させる工程で、上記多結晶シリコン１４ｂの表面層をシリサイド化して得られる。
【００１８】
上記構成の保護回路１では、電極パッド２に印加された正または負の過電圧は第２の抵抗素子１４を介してＭＯＳトランジスタ１１またはダイオード１３から基準電位Ｖssに上記過電圧が放電される。ここで、上記第２の抵抗素子１４は、電極パッド２側のシリサイド層１４ａとＭＯＳトランジスタ１１側の多結晶シリコン１４ｂとで構成されている。このため、抵抗値の高い多結晶シリコン１４ｂを介してＭＯＳトランジスタ１１に上記過電圧が印加され、当該ＭＯＳトランジスタ１１の静電破壊が防止される。さらに、抵抗値の低いシリサイド層１４ａからこの第２の抵抗素子１４に過電圧が印加されることで、当該第２の抵抗素子１４に存在する抵抗インピーダンスの容量が低くなる。したがって、第２の抵抗素子１４を介して電極パッド２からの動作電圧が印加される内部回路３へのＲＣ時定数の影響が低く押さえられる。
【００１９】
以上のように、上記保護回路１では、内部回路３を構成する拡散層表面や上記ＭＯＳトランジスタ１１の拡散層表面にセルフアラインシリサイド法によってシリサイド層を形成してなる半導体装置において、素子構造を複雑化させることなくかつ安定した素子特性を有した状態で、過電圧の印加による保護回路自体の静電破壊を防止しかつ半導体装置の高速動作を確保できる。
しかも、上記保護回路１では、第２の抵抗素子が拡散層を用いていないため、上記第２の抵抗素子を拡散層で形成した場合に上記拡散層との接続部分で発生するショート不良を懸念する必要はない。
【００２０】
図４には、上記図１を用いて説明した第１実施形態の保護回路の変形例を示す。この図４に示す保護回路１’と上記図１を用いて説明した保護回路（１）との異なる所は、第２の抵抗素子の構成にある。すなわち、この第２の抵抗素子１４’は、半導体基板１０の表面層の一部に形成したシリサイド層１４ａ’とこのシリサイド層１４ａ’の一部分上に重ねる状態で半導体基板１０上に形成した多結晶シリコン１４ｂとで構成されている。このシリサイド層１４ａ’は、ＭＯＳトランジスタ１１のソース１１ｂ、ドレイン１１ａ及びゲート電極１１ｃの表面層をセルフアラインシリサイド法によってシリサイド化させる工程で、上記半導体基板１０の表面層をシリサイド化して得られる。また、多結晶シリコン１４ｂは、ここでは図示しない内部回路を構成する第２の多結晶シリコン層で形成されたものとする。
【００２１】
このような構成の保護回路１’であっても、第２の抵抗素子１４’がシリサイド層１４ａ’と多結晶シリコン１４ｂとからなり、シリサイド層１４ａ’が電極パッド（２）側に接続され多結晶シリコン１４ｂが内部回路（３）側に接続されていることから、上記図１を用いて説明した保護回路（１）と同様の効果を得ることができる。
【００２２】
図５（１）〜図５（３）は、上記図１を用いて説明した保護回路の形成工程の一例を示す断面工程図である。以下に、これらの図に基づいて内部回路の形成工程中において上記保護回路を形成する場合の手順を説明する。
先ず、図５（１）に示すように、半導体基板１０の表面側に素子分離領域５０２を形成する。その後、上記保護回路を構成するＭＯＳトランジスタのゲート電極１１ｃや、ここでは図示を省略した内部回路（図示省略）を構成するＭＯＳトランジスタのゲート電極を、多結晶シリコンで形成する。またここでは、素子分離領域５０２上に、第２の抵抗素子を構成する多結晶シリコン１４ｂのパターンを同時に形成する。上記ゲート電極１１ｃ及び多結晶シリコン１４ｂには、不純物が導入されていることとする。この不純物は、これらを構成する多結晶シリコン膜をパターニングする前に、イオン注入によって導入したり、また、予め多結晶シリコン膜の成膜時に当該多結晶シリコン膜に導入されたものでも良い。
【００２３】
次に、ＬＤＤ拡散層５０３を形成するためのイオン注入を行った後、多結晶シリコン１４ｂ上の一部分上に酸化膜パターン５０４を形成する。ここでは、半導体基板１０上の全面に成膜した酸化シリコン膜をパターニングすることによって上記酸化膜パターン５０４を得る。
【００２４】
上記酸化シリコン膜の成膜条件の一例を以下に示す。成膜ガス及び流量：ＴＥＯＳ（tetraethoxysilane)ガス＝３００ｓｃｃｍ、成膜雰囲気内ガス圧力：９３Ｐａ、成膜温度：７００℃、成膜膜厚：１５０ｎｍ。
上記パターニングの際のエッチング条件の一例を以下に示す。エッチングガス及び流量：Ｃ4 Ｆ8 （８フッ化シクロブタン）＝５０ｓｃｃｍ、ＲＦパワー：１２００Ｗ、エッチング雰囲気内ガス圧力：２Ｐａ。
【００２５】
次に、ゲート電極１１ｃの側壁に酸化シリコンからなるサイドウォール５０５を形成する。ここでは、半導体基板１０上の全面に成膜した酸化シリコン膜をエッチバックすることによって上記サイドウォール５０５を得る。このため、ゲート電極１１ｃの側壁だけではなく酸化膜パターン５０４及び多結晶シリコン１４ｂの側壁にもサイドウォール５０５が形成される。この工程における酸化シリコン膜の成膜条件及びエッチバックの際のエッチング条件は、例えば上記酸化膜パターン５０４の形成と同様とする。
【００２６】
その後、ＭＯＳトランジスタ（内部回路を構成するＭＯＳトランジスタも含む）のソース１１ｂ及びドレイン１１ａを形成するためのイオン注入を行う。
この際、先ず、半導体基板１０上の全面に、１０ｎｍの膜厚の酸化シリコン膜（図示省略）を成膜する。ここでは、４ｓｌｍの流量で供給されるＯ2 （酸素ガス）雰囲気下で８００℃、１０分の熱処理を行うことによって酸化シリコン膜を得る。
【００２７】
次に、Ｐ型不純物として、例えはＢＦ2 （２フッ化ホウ素）イオンを４０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度注入する。この際、ＢＦ2 のＦ（フッ素）が上記酸化シリコン膜内に取り込まれ、Ｂ（ホウ素）のみが半導体基板１０中に導入される。次いで、フッ酸溶液を用いたエッチングによって上記熱処理によって得た酸化シリコン膜を除去した後、Ｎ型不純物として、例えばＡｓ（ヒ素）イオンを５０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度注入する。
【００２８】
その後、上記のイオン注入で半導体基板１０、ゲート電極１１ｃ及び多結晶シリコン１４ｂ内に導入された不純物の活性化熱処理を行う。ここでは、窒素雰囲気中において１０００℃で１０秒の熱処理を行い、ＬＤＤ拡散層５０３を有するソース１１ｂ及びドレイン１１ａを形成すると共に、多結晶シリコン１４ｂ及びゲート電極１１ｃの導電性を得る。
【００２９】
次に、図５（２）に示すように、セルフアラインシリサイド法によって、ソース１１ｂ、ドレイン１１ａ、ゲート電極１１ｃ及び多結晶シリコン１４ｂの露出表面層にシリサイド層１４ａを形成する。ここでは、先ずフッ酸溶液で半導体基板１０、ゲート電極１１ｃ及び多結晶シリコン１４ｂの表面の自然酸化膜を除去した後、半導体基板１０上の全面に金属膜を成膜する。この金属膜としては、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｚｒ（ジルコニウム）、Ｒｕ（ルテリウム）、Ｐｄ（パラジウム）、Ｈｆ（ハフニウム）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｃｏ／Ｔｉ、Ｔｉ／Ｃｏ、ＴｉＮ／Ｃｏ等を用いる。
【００３０】
以下に、Ｃｏからなる上記金属膜の成膜条件の一例を示す。スパッタリングガス及び流量：Ａｒ（アルゴン）＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：３０ｎｍ、パワー：１ｋＷ。
【００３１】
その後、第１回目の熱処理を行い、単結晶及び多結晶のシリコン表面にＣｏＳｉ2 からなるシリサイド層１４ａを選択的に成長させる。熱処理の一例としては、５０００ｃｍ3 ／分の流量で供給される窒素（Ｎ2 ）雰囲気中において５５０℃で３０秒のＲＴＡ（Rapid Thermal Annealing ）を行う。次に、硫酸過水をエッチング溶液に用いて未反応の金属膜（Ｃｏ）を選択的にエッチング除去する。
【００３２】
しかる後、第２回目の熱処理を行い、シリサイド層１４ａをさらに安定な相に転移させる。この際の熱処理の一例としては、５０００ｃｍ3 ／分の流量で供給されるＮ2 雰囲気中において８００℃で３０秒のＲＴＡを行う。
【００３３】
次に、図５（３）に示すように、半導体基板１０上の全面に酸化シリコン膜または窒化シリコン膜とＢＰＳＧ（ホウ素−リンシリケートガラス）膜との積層構造からなる層間絶縁膜５０６を成膜する。以下に、上記層間絶縁膜の成膜条件の一例を示す。
酸化シリコン膜の成膜条件としては、成膜ガス及び流量：ＳｉＨ4 （シラン）／Ｏ2 ＝０．０３ｓｌｍ／０．５４ｓｌｍ、成膜雰囲気内ガス圧力：１０．２Ｐａ、成膜温度：４００℃、成膜膜厚：１００ｎｍ。
窒化シリコン膜の成膜条件としては、成膜ガス及び流量：ＳｉＨ2 Ｃｌ2 （２塩化シラン）／ＮＨ3 （アンモニア）／Ｎ2 ＝０．０５ｓｌｍ／０．２ｓｌｍ／０．２ｓｌｍ、成膜雰囲気内ガス圧力：７０Ｐａ、成膜温度：７６０℃、成膜膜厚：５０ｎｍ。
【００３４】
ＢＰＳＧ膜の成膜条件としては、成膜ガス及び流量：ＴＥＯＳ＝５０ｓｃｃｍ、成膜雰囲気内ガス圧力：４０Ｐａ、成膜温度：７２０℃、成膜膜厚：５００ｎｍ。
尚、上記ＢＰＳＧ膜を成膜した後に、平坦化のためのＣＭＰ（Chemical Mechanical Polishing)を行っても良い。
【００３５】
次に、ここでは図示を省略したレジストパターンをマスクに用いたエッチングによって、上記層間絶縁膜５０６及び酸化膜パターン５０４に接続孔５０７を形成する。この際の層間絶縁膜のエッチング条件の一例を示す。エッチングガス及び流量：Ｃ4 Ｆ8 ／５０ｓｃｃｍ、ＲＦパワー：１２００Ｗ、エッチング雰囲気内ガス圧力：２Ｐａ。
【００３６】
上記工程の後、接続孔５０７のマスクずれに対応させるために、コンタクトイオン注入を施す。この際、Ｐ型不純物の導入条件の一例としては、ＢＦ2 イオンを５０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度導入する。また、Ｎ型不純物の導入条件の一例としては、Ａｓイオンを５０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度導入する。
【００３７】
その後、Ｎ2 雰囲気中において８５０℃で３０秒間の活性化熱処理を行う。
【００３８】
次に、図５（４）に示すように、接続孔５０７内にプラグ５０８を形成する。この際先ず、硫酸過水溶液への侵漬とＡｒイオンによるドライエッチングとによって接続孔５０７底面の自然酸化膜を除去した後、上記ドライエッチングに続けて密着層（図示省略）の成膜を行う。この密着層は、例えばＴｉ（チタン）膜上にＴｉＮ（窒化チタン）膜を積層してなり、以下に上記各膜の成膜条件の一例を示す。
Ｔｉ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：１０ｎｍ、パワー：８ｋＷ。
ＴｉＮ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ／Ｎ2 ＝４０ｓｃｃｍ／２０ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜膜厚：７０ｎｍ、パワー：５ｋＷ。
【００３９】
次に、上記密着層上にブランケットＷ膜を成膜する。成膜条件の一例を以下に示す。
成膜ガス及び流量：Ａｒ／Ｎ2 ／Ｈ2 （水素ガス）／ＷＦ6 （６フッ化タングステン）＝２２００ｓｃｃｍ／３００ｓｃｃｍ／５００ｓｃｃｍ／７５ｓｃｃｍ、成膜雰囲気内ガス圧力：１０６４０Ｐａ、成膜温度：４５０℃、成膜膜厚：４００ｎｍ。
【００４０】
次に、接続孔５０７内にのみＷ膜が残る状態にこのＷ膜をエッチバックし、当該Ｗ膜からなるプラグ５０８を形成する。Ｗ膜をエッチバックする際のエッチング条件の一例を以下に示す。
エッチングガス及び流量：ＳＦ6 （６フッ化硫黄）＝５０ｓｃｃｍ、ＲＦパワー：１５０Ｗ、エッチング雰囲気内ガス圧力：１．３３Ｐａ。
【００４１】
次に、層間絶縁膜５０６及びプラグ５０８上に配線１５を形成する。ここでは、一例としてＴｉ膜上にＡｌ（アルミニウム）膜を積層させてなる配線材料膜を成膜した後、この配線材料膜をパターニングすることによって配線１５を得る。以下に、上記配線材料膜の成膜条件及びこの配線材料膜をパターニングする際のエッチング条件の一例を示す。
【００４２】
Ｔｉ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：３０ｎｍ、パワー：４ｋＷ。
Ａｌ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝５０ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：０．５μｍ、パワー：２２．５ｋＷ。
エッチング条件としては、エッチングガス及び流量：ＢＣｌ3 （３塩化ホウ素）／Ｃｌ2 （塩素ガス）＝６０ｓｃｃｍ／９０ｓｃｃｍ、マイクロ波パワー：１０００Ｗ、ＲＦパワー：５０Ｗ、エッチング雰囲気内ガス圧力：０．０１６Ｐａ。
【００４３】
以上によって、内部回路の形成工程において工程数を増加させることなく、また、素子構造を複雑化させることなく、上記図１〜図３を用いて説明した保護回路１が形成される。
【００４４】
尚、上記形成工程におけるＲＴＡの熱処理シーケンスは、５００℃の昇温までは１００℃／ｓｅｃ．程度で昇温を施すが、５００℃〜１０００℃までは１０℃／ｓｅｃ．で処理を行う。また、降温時も１０００℃〜５００℃までは−１０℃／ｓｅｃ．で処理を行い、５００℃以下で−１００℃／ｓｅｃ．程度の急速降温を実施する。これによって、スループットを上昇させると共に、熱ストレスによる結晶欠陥の発生を防止する。
【００４５】
（第２実施形態）
図６は第２実施形態の保護回路の要部断面図であり、図７は第２実施形態の保護回路の等価回路図であり、図８は第２実施形態の保護回路のレイアウト図である。尚、図６は図８のＡ−Ａ’断面になっている。以下に、これらの図を用いて第２実施形態の保護回路を説明する。尚、上記第１実施形態の保護回路と同一の構成要素には同一の符号を付し、重複する説明は省略することとする。
【００４６】
これらの図に示す保護回路６は、上記第１実施形態で説明した保護回路の第２の抵抗素子を高耐圧のＣＭＯＳトランジスタ（以下、ＣＭＯＳと記す）からなる第２の抵抗素子６１と置き換えたものである。そして、その他の構成要素、すなわち、ＭＯＳトランジスタ１１、第１の抵抗素子１２及びダイオード１３は、上記第１実施形態と同様である。
【００４７】
上記ＣＭＯＳ構成の第２の抵抗素子６１は、ソース６１ａ及びゲート電極６１ｂを入力端として電極パッド２に接続させ、ドレイン６１ｃを出力端として当該内部回路３に接続させた状態で設けられている。そして、特に、ゲート電極６１ｂ及びソース６１ａの表面層にシリサイド層６１ｄを有し（図６参照）、これらのシリサイド層６１ｄが電極パッド２側の配線１５との接続部分になっている。また、この第２の抵抗素子６１においては、ソース６１ａのチャネル長方向におけるＬＤＤ拡散層の長さを長くすることによって高耐圧特性を得ている。
【００４８】
上記構成の保護回路６では、電極パッド２に印加された正または負の過電圧は第２の抵抗素子６１を介してＭＯＳトランジスタ１１及びダイオード１３に印加され、このＭＯＳトランジスタ１１またはダイオード１３から基準電位Ｖssに上記過電圧が放電される。ここで、上記第２の抵抗素子６１は、高耐圧のＣＭＯＳで構成されている。このため、高耐圧の第２の抵抗素子６１を介してＭＯＳトランジスタ１１に上記過電圧が印加され、当該ＭＯＳトランジスタ１１の静電破壊が防止される。さらに、抵抗値の低いシリサイド層６１ｄからこの第２の抵抗素子に過電圧が印加されることで、当該第２の抵抗素子に存在する抵抗インピーダンスの容量が低くなる。したがって、第２の抵抗素子を介して電極パッド２からの動作電圧が印加される内部回路３へのＲＣ時定数の影響が低く押さえられる。
【００４９】
以上のように、上記第２の抵抗素子６１を設けた保護回路６では、内部回路を構成する拡散層表面や上記ＭＯＳトランジスタ１１の拡散層表面にセルフアラインシリサイド法によってシリサイド層を形成してなる半導体装置において、素子構造を複雑化させることなくかつ安定した素子特性を有した状態で、過電圧の印加による保護回路自体の静電破壊を防止しかつ半導体装置の高速動作を確保できる。
【００５０】
図９（１）〜図９（５）は、上記図６、図７及び図８を用いて説明した保護回路の形成工程の一例を示す断面工程図であり、以下にこれらの図に基づいて保護回路の形成を説明する。尚、図９は図８のＡ−Ａ’断面になっている。
先ず、図９（１）に示すように、半導体基板１０の表面側に素子分離領域５０２を形成する。その後、上記保護回路を構成するＭＯＳトランジスタのゲート電極及びＣＭＯＳのゲート電極６１ｂや、ここでは図示を省略した内部回路（図示省略）を構成するＭＯＳトランジスタのゲート電極を、多結晶シリコンで形成する。上記ゲート電極６１ｂには、不純物が導入されていることとする。この不純物は、これらを構成する多結晶シリコン膜をパターニングする前に、イオン注入によって導入したり、また、予め多結晶シリコン膜の成膜時に当該多結晶シリコン膜に導入されたものでも良い。
【００５１】
次に、ＬＤＤ拡散層５０３を形成するためのイオン注入を行った後、ゲート電極６１ｂの側壁に酸化シリコンからなるサイドウォール５０５を形成する。
【００５２】
次いで、図９（２）に示すように、ゲート電極６１ｂの一部分上から半導体基板１０上にかけて膜厚２００ｎｍの酸化膜パターン９０１を形成する。この酸化膜パターン９０１の形成は、上記第１実施形態で図５（１）を用いて説明した酸化膜パターン（５０４）と同様にして形成する。
【００５３】
その後、図９（３）に示す工程では、上記第１実施形態で図５（１）を用いて説明したと同様にして、ＣＭＯＳ（保護回路のＭＯＳトランジスタや内部回路を構成するＭＯＳトランジスタも含む）のソース６１ａ及びドレイン６１ｃを形成する。
【００５４】
次に、図９（４）に示す工程では、上記第１実施形態で図５（２）を用いて説明したと同様のセルフアラインシリサイド法によって、ソース６１ａ、ドレイン６１ｃ及びゲート電極６１ｂの露出表面層にシリサイド層６１ｄを形成する。
【００５５】
以上の後、図９（５）に示す工程では、上記第１実施形態で図５（３）及び図５（４）を用いて説明したと同様にして、層間絶縁膜５０６、接続孔５０７、プラグ５０８及び配線１５を形成する。
【００５６】
以上によって、内部回路の形成工程において工程数を増加させることなく、また、素子構造を複雑化させることなく、図６〜図８を用いて説明した保護回路６が形成される。
【００５７】
図１０は、上記図６〜図８を用いて説明した第２実施形態の保護回路の変形例を示す要部断面図であり、図１１はこの保護回路のレイアウト図である。尚、図１０は図１１のＡ−Ａ’断面になっている。これらの図に示す保護回路６’と上記図６〜図８を用いて説明した保護回路（６）との異なる所は、第２の抵抗素子を構成するＣＭＯＳのレイアウトにある。すなわち、第２の抵抗素子６１’を構成するＣＭＯＳは、ＬＯＣＯＳ（Local Oxidation of Silicon) からなる素子分離領域５０２と同一工程で形成した酸化膜層５０２ａに重ねてゲート電極６１ｂ及びＬＤＤ拡散層５０３を設けた構成にすることによって高耐圧特性を得ている。
【００５８】
図１２（１）〜図１２（４）は、上記図１０及び図１１を用いて説明した保護回路の形成工程の一例を示す断面工程図である。尚、図１２は図１１のＡ−Ａ’断面になっている。
【００５９】
先ず、図１２（１）に示すように、半導体基板１０の表面側に素子分離領域５０２及び酸化膜層５０２ａを形成する。その後、保護回路を構成するＣＭＯＳのソース／ドレインと同様の不純物を、イオン注入によって当該ＣＭＯＳの形成領域の酸化膜層５０２ａ下に導入する。
【００６０】
次に、上記保護回路を構成するＭＯＳトランジスタのゲート電極及びＣＭＯＳのゲート電極６１ｂや、ここでは図示を省略した内部回路（図示省略）を構成するＭＯＳトランジスタのゲート電極を、多結晶シリコンで形成する。この際、上記ＣＭＯＳのゲート電極６１ｂは、酸化膜層５０２ａの一部分上から半導体基板１０上にかけて設けられる。また、上記ゲート電極６１ｂには、不純物が導入されていることとする。この不純物は、これらを構成する多結晶シリコン膜をパターニングする前に、イオン注入によって導入したり、また、予め多結晶シリコン膜の成膜時に当該多結晶シリコン膜に導入されたものでも良い。その後、ＬＤＤ拡散層５０３を形成するためのイオン注入を行う。
【００６１】
次に、図１２（２）に示す工程では、上記第１実施形態で図９（１）を用いて説明したと同様にして、ゲート電極６１ｂの側壁に酸化シリコンからなるサイドウォール５０５を形成し、さらにＣＭＯＳ（保護回路のＭＯＳトランジスタや内部回路を構成するＭＯＳトランジスタも含む）のソース６１ａ及びドレイン６１ｃを形成する。
【００６２】
次に、図１２（３）に示す工程では、上記第１実施形態で図５（２）を用いて説明したと同様のセルフアラインシリサイド法によって、ソース６１ａ、ドレイン６１ｃ、及びゲート電極６１ｂの露出表面層にシリサイド層６１ｄを形成する。
【００６３】
以上の後、図１２（４）に示す工程では、上記第１実施形態で図５（３）及び図５（４）を用いて説明したと同様にして、層間絶縁膜５０６、接続孔５０７、プラグ５０８及び配線１５を形成する。
【００６４】
以上によって、内部回路の形成工程において工程数を増加させることなく、また、素子構造を複雑化させることなくこの内部回路を保護する上記保護回路６’が形成される。
【００６５】
【発明の効果】
以上説明したように、本発明の請求項１及び請求項２記載の半導体装置の保護回路によれば、内部回路に接続されたＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）の拡散層電極と電極パッドとの間に、入力端側の接続部分にシリサイド層を有する抵抗値の高い抵抗素子を設けたことで、上記ＭＯＳトランジスタに印加される過電圧を緩和することができると共に抵抗素子に存在する抵抗インピーダンスの容量を低くして内部回路へのＲＣ時定数の影響を低く押さえることができる。したがって、内部回路を構成する拡散層表面や上記ＭＯＳトランジスタの拡散層表面にセルフアラインシリサイド法によってシリサイド層を形成してなる半導体装置において、素子構造を複雑化させることなくかつ安定した素子特性を有した状態で、十分な耐圧特性を有しかつ半導体装置の高速動作を確保できる保護回路を得ることが可能になる。
【図面の簡単な説明】
【図１】第１実施形態の保護回路の要部断面図である。
【図２】第１実施形態の保護回路を説明する等価回路図である。
【図３】第１実施形態の保護回路のレイアウト図である。
【図４】第１実施形態の保護回路の変形例を示す要部断面図である。
【図５】第１実施形態の保護回路の形成工程の一例を示す断面工程図である。
【図６】第２実施形態の保護回路の要部断面図である。
【図７】第２実施形態の保護回路を説明する等価回路図である。
【図８】第２実施形態の保護回路のレイアウト図である。
【図９】第２実施形態の保護回路の形成工程の一例を示す断面工程図である。
【図１０】第２実施形態の保護回路の変形例を示す要部断面図である。
【図１１】第２実施形態の保護回路の変形例を示すレイアウト図である。
【図１２】第２実施形態の変形例の形成工程の一例を示す断面工程図である。
【図１３】従来の保護回路を説明する等価回路図である。
【符号の説明】
１，１’，６，６’ 保護回路 ２ 電極パッド ３ 内部回路
１１ ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）
１１ａ ドレイン（第１の拡散層電極）
１１ｂ ソース（第２の拡散層電極）
１４，１４’，６１，６１’ 第２の抵抗素子（抵抗素子）
１４ａ，６１ｄ シリサイド層 １４ｂ 多結晶シリコン層
６１ａ ソース（入力端） ６１ｂ ゲート電極（入力端）
６１ｃ ドレイン（出力端）
【発明の属する技術分野】
本発明は、半導体装置の保護回路に関し、特には拡散層表面にセルフアラインシリサイド法によって得られたシリサイド層を有する内部回路を保護するための保護回路に関する。
【０００２】
【従来の技術】
図１３は、半導体装置における保護回路を説明するための等価回路図である。この図に示す保護回路９は、電極パッド２と内部回路３との間に設けられ、絶縁ゲート型電界効果トランジスタ１１、抵抗素子１２、ダイオード１３及び抵抗体９０で構成されている。以下、絶縁ゲート型電界効果トランジスタを、このタイプのトランジスタとして代表的なＭＯＳ（Metal Oxide Semiｃonductor）トランジスタと記載する。上記ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）１１はＮチャンネル型であり、ドレイン１１ａが内部回路３及び電極パッド２に接続され、ソース１１ｂが半導体装置の基準電位Ｖssに接続されている。また、上記抵抗素子１２は、ＭＯＳトランジスタ１１のゲートと上記基準電位Ｖssとの間に配置されている。さらに、ダイオード１３は、Ｎ型領域が内部回路３及び電極パッド２に接続され、Ｐ型領域が上記基準電位Ｖssに接続されている。そして、特に上記抵抗体９０は、拡散層または多結晶シリコンからなるものであり、電極パッド２とＭＯＳトランジスタ１１のドレイン１１ａとの間に配置されている。
【０００３】
上記構成の保護回路９では、電極パッド２に負の過電圧が印加されるとダイオード１３が導通して電荷が基準電位Ｖssに放電される。また、抵抗素子１２を設けたことによって、電極パッド２に正の過電圧が印加された場合には、ＭＯＳトランジスタ１１のゲート１１ｃ，ソース１１ａ・ドレイン１１ｂ間のカップリングでＭＯＳトランジスタ１１が一時的にオンされ、ＭＯＳトランジスタ１１のソース１１ａ・ドレイン１１ｂ間が導通して電荷が基準電位Ｖssに放電される。一方、電極パッド２に通常の動作電圧を印加した場合には、ＭＯＳトランジスタ１１のゲート１１ｃが基準電位Ｖssレベルに保持されてＭＯＳトランジスタ１１のオフ状態が保持される。したがって、電極パッド２から内部回路３に動作電圧を印加した際に、リーク電流が発生することが防止される。また、抵抗体９０を設けたことによって、ＭＯＳトランジスタ１１自体が過電圧の印加によって破壊されることが防止される。
【０００４】
【発明が解決しようとする課題】
しかし、上記構成の保護回路を有する半導体装置においては、半導体装置を通常動作させる際に電極パッドに印加された信号波型は、抵抗体及びＭＯＳトランジスタのドレインに存在するドレイン抵抗のインピーダンスの容量の影響で、ＲＣ時定数により鈍った波型となって保護回路から内部回路側へ出力される。このため、上記構成の保護回路を有する半導体装置では、上記抵抗体の存在が当該半導体装置の高速動作に悪影響を及ぼしてしまう。
【０００５】
そこで、第２５５７９８０号特許に記載の半導体入力保護装置では、上記ＭＯＳトランジスタのドレインを延在させて当該ドレインと一体に形成された拡散抵抗を上記抵抗体として保護回路に設けた構成にすることで、信号の高速伝搬を可能としている。
【０００６】
ところが、高集積化が進行した半導体装置においては、ＭＯＳトランジスタのソース・ドレインのシート抵抗を低減するために、上記ソース・ドレインの表面層に低抵抗のシリサイド層が設けられている。このシリサイド層は、セルフアラインシリサイド法によって、拡散層の表面層に自己整合的に形成される。このため、上記抵抗体をＭＯＳトランジスタのドレインと一体の拡散抵抗とした場合には、この抵抗体の表面層にもシリサイド層が形成され、過電圧の印加によるＭＯＳトランジスタの静電破壊を防止することができなくなる。
【０００７】
また、上記セルフアラインシリサイド法を適用して形成される半導体装置の静電耐性を向上させることを目的として、International Electron Devices Meeting（１９９６）（米）ｐ．８８９−８９２には、素子構造を櫛状にする構成が提案されている。さらに、International Electron Devices Meeting（１９９６）（米）ｐ．８９３−８９６には、シリサイド層の膜厚に対してソース及びドレインの接合深さを深くすることが提案されている。しかし、これらの半導体装置では、素子構造が複雑化して半導体装置の高集積化が妨げられたり、シリサイド層の膜厚の制御性がばらつくと安定した素子特性が得られないといった問題がある。
【０００８】
以上のように、内部回路を構成する拡散層表面にセルフアラインシリサイド法によってシリサイド層を形成してなる半導体装置においては、素子構造を複雑化させることなくかつ安定した素子特性を有した状態で、十分な耐圧特性を有しかつ半導体装置の高速動作を確保できる保護回路を得ることができなかった。
【０００９】
【課題を解決するための手段】
上記課題を解決するための半導体装置の保護回路は、電極パッドと内部回路との間に設けられる保護回路であり、第１の拡散層電極が当該電極パッドと当該内部回路とに接続され第２の拡散層電極が基準電位に接続されたＭＯＳトランジスタを有している。そして、第１の発明の保護回路は、上記電極パッドと上記第１の拡散層電極との間に、当該電極パッドに接続されたシリサイド層と上記内部回路に接続された多結晶シリコンとからなる抵抗素子を設けたことを特徴としている。
【００１０】
上記第１の発明の保護回路では、電極パッドに印加された過電圧は抵抗素子からＭＯＳトランジスタに印加される。そして、上記抵抗素子は、電極パッド側のシリサイド層とＭＯＳトランジスタ側の多結晶シリコンとで構成されている。このため、抵抗値の高い多結晶シリコンを介してＭＯＳトランジスタに過電圧が印加されて上記ＭＯＳトランジスタの静電破壊が防止されると共に、抵抗値の低いシリサイド層からこの抵抗素子に過電圧が印加されることで当該抵抗素子に存在する抵抗インピーダンスの容量が低くなり、内部回路へのＲＣ時定数の影響が低く押さえられる。
【００１１】
また、第２の発明の保護回路は、上記電極パッドと上記第１の拡散層電極との間に、入力端が当該電極パッドに接続され出力端が上記内部回路に接続された高耐圧のＣＭＯＳトランジスタで構成された抵抗素子を設け、かつ上記抵抗素子の入力端側の接続部分にシリサイド層を設けたことを特徴としている。
【００１２】
上記第２の発明の保護回路では、電極パッドに印加された過電圧は高耐圧のＣＭＯＳトランジスタで構成された抵抗素子から上記ＭＯＳトランジスタに印加される。そして、上記抵抗素子の入力端を構成する接続部分にはシリサイド層が設けられている。このため、高耐圧のＣＭＯＳトランジスタを介してＭＯＳトランジスタに過電圧が印加されて上記ＭＯＳトランジスタの静電破壊が防止されると共に、抵抗値の低いシリサイド層からこのＣＭＯＳトランジスタに過電圧が印加されて当該抵抗素子に存在する抵抗インピーダンスの容量が低くなり、内部回路へのＲＣ時定数の影響が低く押さえられる。
【００１３】
【発明の実施の形態】
以下、本発明を適用した半導体装置の保護回路の実施の形態を図面に基づいて説明する。尚、以下に示す各実施形態はあくまでも一例として示されるものである。このため、基準電位としては負の電源電圧（Ｖss) を用いているが、正の電源電圧ＶDDを用いても良く、この場合には各保護回路を構成する素子の導電型が逆になることとする。また、図１３を用いて説明した従来の保護回路と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００１４】
（第１実施形態）
図１は第１実施形態の保護回路の要部断面図であり、図２は第１実施形態の保護回路の等価回路図であり、図３は第１実施形態の保護回路のレイアウト図である。尚、図１は図３のＡ−Ａ’断面になっている。これらの図に示すように、保護回路１は、電極パッド２と内部回路３との間に設けられ、ＭＯＳトランジスタ（ＭＩＳ型も含む）１１、第１の抵抗素子１２、ダイオード１３及び第２の抵抗素子（請求項における抵抗素子）１４で構成されている。
【００１５】
上記ＭＯＳトランジスタ１１はＮチャンネル型であり、ドレイン（請求項における第１の拡散層電極）１１ａが内部回路３及び電極パッド２に接続され、ソース（請求項における第２の拡散層電極）１１ｂが半導体装置の基準電位（ここではＶss）に接続されている。また、上記第１の抵抗素子１２は、ＭＯＳトランジスタ１１のゲート１１ｃと上記基準電位Ｖssとの間に配置されている。そして、ダイオード１３は、Ｎ型領域が内部回路３及び電極パッド２に接続され、Ｐ型領域が上記基準電位Ｖssに接続されている。ここでは、例えば上記Ｐ型領域は半導体基板であり、上記Ｎ型領域はＭＯＳトランジスタ１１のドレイン１１ａを共有している。さらに、上記第２の抵抗素子１４は、電極パッド２とＭＯＳトランジスタ１１のドレイン１１ａとの間に配置されている。
【００１６】
そして、第１実施形態の保護回路１では、上記第２の抵抗素子１４がシリサイド層１４ａとこのシリサイド層１４ａと接合された多結晶シリコン１４ｂとで構成されたこと（図１参照）を特徴としている。上記シリサイド層１４ａは電極パッド２側における第２の抵抗素子１４と配線１５との接続部に設けられ、多結晶シリコン１４ｂは内部回路３側における第２の抵抗素子１４と配線１５との接続部に設けられる。
【００１７】
また、上記シリサイド層１４ａは多結晶シリコン１４ｂの表面層の一部分をシリサイド化して得られたものであり、この多結晶シリコン１４ｂは例えばＭＯＳトランジスタ１１のゲート電極１１ｃと同一工程で形成されたものである。また、シリサイド層１４ａは、ＭＯＳトランジスタ１１のソース１１ｂ、ドレイン１１ａ及びゲート電極１１ｃの表面層をセルフアラインシリサイド法によってシリサイド化させる工程で、上記多結晶シリコン１４ｂの表面層をシリサイド化して得られる。
【００１８】
上記構成の保護回路１では、電極パッド２に印加された正または負の過電圧は第２の抵抗素子１４を介してＭＯＳトランジスタ１１またはダイオード１３から基準電位Ｖssに上記過電圧が放電される。ここで、上記第２の抵抗素子１４は、電極パッド２側のシリサイド層１４ａとＭＯＳトランジスタ１１側の多結晶シリコン１４ｂとで構成されている。このため、抵抗値の高い多結晶シリコン１４ｂを介してＭＯＳトランジスタ１１に上記過電圧が印加され、当該ＭＯＳトランジスタ１１の静電破壊が防止される。さらに、抵抗値の低いシリサイド層１４ａからこの第２の抵抗素子１４に過電圧が印加されることで、当該第２の抵抗素子１４に存在する抵抗インピーダンスの容量が低くなる。したがって、第２の抵抗素子１４を介して電極パッド２からの動作電圧が印加される内部回路３へのＲＣ時定数の影響が低く押さえられる。
【００１９】
以上のように、上記保護回路１では、内部回路３を構成する拡散層表面や上記ＭＯＳトランジスタ１１の拡散層表面にセルフアラインシリサイド法によってシリサイド層を形成してなる半導体装置において、素子構造を複雑化させることなくかつ安定した素子特性を有した状態で、過電圧の印加による保護回路自体の静電破壊を防止しかつ半導体装置の高速動作を確保できる。
しかも、上記保護回路１では、第２の抵抗素子が拡散層を用いていないため、上記第２の抵抗素子を拡散層で形成した場合に上記拡散層との接続部分で発生するショート不良を懸念する必要はない。
【００２０】
図４には、上記図１を用いて説明した第１実施形態の保護回路の変形例を示す。この図４に示す保護回路１’と上記図１を用いて説明した保護回路（１）との異なる所は、第２の抵抗素子の構成にある。すなわち、この第２の抵抗素子１４’は、半導体基板１０の表面層の一部に形成したシリサイド層１４ａ’とこのシリサイド層１４ａ’の一部分上に重ねる状態で半導体基板１０上に形成した多結晶シリコン１４ｂとで構成されている。このシリサイド層１４ａ’は、ＭＯＳトランジスタ１１のソース１１ｂ、ドレイン１１ａ及びゲート電極１１ｃの表面層をセルフアラインシリサイド法によってシリサイド化させる工程で、上記半導体基板１０の表面層をシリサイド化して得られる。また、多結晶シリコン１４ｂは、ここでは図示しない内部回路を構成する第２の多結晶シリコン層で形成されたものとする。
【００２１】
このような構成の保護回路１’であっても、第２の抵抗素子１４’がシリサイド層１４ａ’と多結晶シリコン１４ｂとからなり、シリサイド層１４ａ’が電極パッド（２）側に接続され多結晶シリコン１４ｂが内部回路（３）側に接続されていることから、上記図１を用いて説明した保護回路（１）と同様の効果を得ることができる。
【００２２】
図５（１）〜図５（３）は、上記図１を用いて説明した保護回路の形成工程の一例を示す断面工程図である。以下に、これらの図に基づいて内部回路の形成工程中において上記保護回路を形成する場合の手順を説明する。
先ず、図５（１）に示すように、半導体基板１０の表面側に素子分離領域５０２を形成する。その後、上記保護回路を構成するＭＯＳトランジスタのゲート電極１１ｃや、ここでは図示を省略した内部回路（図示省略）を構成するＭＯＳトランジスタのゲート電極を、多結晶シリコンで形成する。またここでは、素子分離領域５０２上に、第２の抵抗素子を構成する多結晶シリコン１４ｂのパターンを同時に形成する。上記ゲート電極１１ｃ及び多結晶シリコン１４ｂには、不純物が導入されていることとする。この不純物は、これらを構成する多結晶シリコン膜をパターニングする前に、イオン注入によって導入したり、また、予め多結晶シリコン膜の成膜時に当該多結晶シリコン膜に導入されたものでも良い。
【００２３】
次に、ＬＤＤ拡散層５０３を形成するためのイオン注入を行った後、多結晶シリコン１４ｂ上の一部分上に酸化膜パターン５０４を形成する。ここでは、半導体基板１０上の全面に成膜した酸化シリコン膜をパターニングすることによって上記酸化膜パターン５０４を得る。
【００２４】
上記酸化シリコン膜の成膜条件の一例を以下に示す。成膜ガス及び流量：ＴＥＯＳ（tetraethoxysilane)ガス＝３００ｓｃｃｍ、成膜雰囲気内ガス圧力：９３Ｐａ、成膜温度：７００℃、成膜膜厚：１５０ｎｍ。
上記パターニングの際のエッチング条件の一例を以下に示す。エッチングガス及び流量：Ｃ4 Ｆ8 （８フッ化シクロブタン）＝５０ｓｃｃｍ、ＲＦパワー：１２００Ｗ、エッチング雰囲気内ガス圧力：２Ｐａ。
【００２５】
次に、ゲート電極１１ｃの側壁に酸化シリコンからなるサイドウォール５０５を形成する。ここでは、半導体基板１０上の全面に成膜した酸化シリコン膜をエッチバックすることによって上記サイドウォール５０５を得る。このため、ゲート電極１１ｃの側壁だけではなく酸化膜パターン５０４及び多結晶シリコン１４ｂの側壁にもサイドウォール５０５が形成される。この工程における酸化シリコン膜の成膜条件及びエッチバックの際のエッチング条件は、例えば上記酸化膜パターン５０４の形成と同様とする。
【００２６】
その後、ＭＯＳトランジスタ（内部回路を構成するＭＯＳトランジスタも含む）のソース１１ｂ及びドレイン１１ａを形成するためのイオン注入を行う。
この際、先ず、半導体基板１０上の全面に、１０ｎｍの膜厚の酸化シリコン膜（図示省略）を成膜する。ここでは、４ｓｌｍの流量で供給されるＯ2 （酸素ガス）雰囲気下で８００℃、１０分の熱処理を行うことによって酸化シリコン膜を得る。
【００２７】
次に、Ｐ型不純物として、例えはＢＦ2 （２フッ化ホウ素）イオンを４０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度注入する。この際、ＢＦ2 のＦ（フッ素）が上記酸化シリコン膜内に取り込まれ、Ｂ（ホウ素）のみが半導体基板１０中に導入される。次いで、フッ酸溶液を用いたエッチングによって上記熱処理によって得た酸化シリコン膜を除去した後、Ｎ型不純物として、例えばＡｓ（ヒ素）イオンを５０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度注入する。
【００２８】
その後、上記のイオン注入で半導体基板１０、ゲート電極１１ｃ及び多結晶シリコン１４ｂ内に導入された不純物の活性化熱処理を行う。ここでは、窒素雰囲気中において１０００℃で１０秒の熱処理を行い、ＬＤＤ拡散層５０３を有するソース１１ｂ及びドレイン１１ａを形成すると共に、多結晶シリコン１４ｂ及びゲート電極１１ｃの導電性を得る。
【００２９】
次に、図５（２）に示すように、セルフアラインシリサイド法によって、ソース１１ｂ、ドレイン１１ａ、ゲート電極１１ｃ及び多結晶シリコン１４ｂの露出表面層にシリサイド層１４ａを形成する。ここでは、先ずフッ酸溶液で半導体基板１０、ゲート電極１１ｃ及び多結晶シリコン１４ｂの表面の自然酸化膜を除去した後、半導体基板１０上の全面に金属膜を成膜する。この金属膜としては、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｚｒ（ジルコニウム）、Ｒｕ（ルテリウム）、Ｐｄ（パラジウム）、Ｈｆ（ハフニウム）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｃｏ／Ｔｉ、Ｔｉ／Ｃｏ、ＴｉＮ／Ｃｏ等を用いる。
【００３０】
以下に、Ｃｏからなる上記金属膜の成膜条件の一例を示す。スパッタリングガス及び流量：Ａｒ（アルゴン）＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：３０ｎｍ、パワー：１ｋＷ。
【００３１】
その後、第１回目の熱処理を行い、単結晶及び多結晶のシリコン表面にＣｏＳｉ2 からなるシリサイド層１４ａを選択的に成長させる。熱処理の一例としては、５０００ｃｍ3 ／分の流量で供給される窒素（Ｎ2 ）雰囲気中において５５０℃で３０秒のＲＴＡ（Rapid Thermal Annealing ）を行う。次に、硫酸過水をエッチング溶液に用いて未反応の金属膜（Ｃｏ）を選択的にエッチング除去する。
【００３２】
しかる後、第２回目の熱処理を行い、シリサイド層１４ａをさらに安定な相に転移させる。この際の熱処理の一例としては、５０００ｃｍ3 ／分の流量で供給されるＮ2 雰囲気中において８００℃で３０秒のＲＴＡを行う。
【００３３】
次に、図５（３）に示すように、半導体基板１０上の全面に酸化シリコン膜または窒化シリコン膜とＢＰＳＧ（ホウ素−リンシリケートガラス）膜との積層構造からなる層間絶縁膜５０６を成膜する。以下に、上記層間絶縁膜の成膜条件の一例を示す。
酸化シリコン膜の成膜条件としては、成膜ガス及び流量：ＳｉＨ4 （シラン）／Ｏ2 ＝０．０３ｓｌｍ／０．５４ｓｌｍ、成膜雰囲気内ガス圧力：１０．２Ｐａ、成膜温度：４００℃、成膜膜厚：１００ｎｍ。
窒化シリコン膜の成膜条件としては、成膜ガス及び流量：ＳｉＨ2 Ｃｌ2 （２塩化シラン）／ＮＨ3 （アンモニア）／Ｎ2 ＝０．０５ｓｌｍ／０．２ｓｌｍ／０．２ｓｌｍ、成膜雰囲気内ガス圧力：７０Ｐａ、成膜温度：７６０℃、成膜膜厚：５０ｎｍ。
【００３４】
ＢＰＳＧ膜の成膜条件としては、成膜ガス及び流量：ＴＥＯＳ＝５０ｓｃｃｍ、成膜雰囲気内ガス圧力：４０Ｐａ、成膜温度：７２０℃、成膜膜厚：５００ｎｍ。
尚、上記ＢＰＳＧ膜を成膜した後に、平坦化のためのＣＭＰ（Chemical Mechanical Polishing)を行っても良い。
【００３５】
次に、ここでは図示を省略したレジストパターンをマスクに用いたエッチングによって、上記層間絶縁膜５０６及び酸化膜パターン５０４に接続孔５０７を形成する。この際の層間絶縁膜のエッチング条件の一例を示す。エッチングガス及び流量：Ｃ4 Ｆ8 ／５０ｓｃｃｍ、ＲＦパワー：１２００Ｗ、エッチング雰囲気内ガス圧力：２Ｐａ。
【００３６】
上記工程の後、接続孔５０７のマスクずれに対応させるために、コンタクトイオン注入を施す。この際、Ｐ型不純物の導入条件の一例としては、ＢＦ2 イオンを５０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度導入する。また、Ｎ型不純物の導入条件の一例としては、Ａｓイオンを５０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度導入する。
【００３７】
その後、Ｎ2 雰囲気中において８５０℃で３０秒間の活性化熱処理を行う。
【００３８】
次に、図５（４）に示すように、接続孔５０７内にプラグ５０８を形成する。この際先ず、硫酸過水溶液への侵漬とＡｒイオンによるドライエッチングとによって接続孔５０７底面の自然酸化膜を除去した後、上記ドライエッチングに続けて密着層（図示省略）の成膜を行う。この密着層は、例えばＴｉ（チタン）膜上にＴｉＮ（窒化チタン）膜を積層してなり、以下に上記各膜の成膜条件の一例を示す。
Ｔｉ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：１０ｎｍ、パワー：８ｋＷ。
ＴｉＮ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ／Ｎ2 ＝４０ｓｃｃｍ／２０ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜膜厚：７０ｎｍ、パワー：５ｋＷ。
【００３９】
次に、上記密着層上にブランケットＷ膜を成膜する。成膜条件の一例を以下に示す。
成膜ガス及び流量：Ａｒ／Ｎ2 ／Ｈ2 （水素ガス）／ＷＦ6 （６フッ化タングステン）＝２２００ｓｃｃｍ／３００ｓｃｃｍ／５００ｓｃｃｍ／７５ｓｃｃｍ、成膜雰囲気内ガス圧力：１０６４０Ｐａ、成膜温度：４５０℃、成膜膜厚：４００ｎｍ。
【００４０】
次に、接続孔５０７内にのみＷ膜が残る状態にこのＷ膜をエッチバックし、当該Ｗ膜からなるプラグ５０８を形成する。Ｗ膜をエッチバックする際のエッチング条件の一例を以下に示す。
エッチングガス及び流量：ＳＦ6 （６フッ化硫黄）＝５０ｓｃｃｍ、ＲＦパワー：１５０Ｗ、エッチング雰囲気内ガス圧力：１．３３Ｐａ。
【００４１】
次に、層間絶縁膜５０６及びプラグ５０８上に配線１５を形成する。ここでは、一例としてＴｉ膜上にＡｌ（アルミニウム）膜を積層させてなる配線材料膜を成膜した後、この配線材料膜をパターニングすることによって配線１５を得る。以下に、上記配線材料膜の成膜条件及びこの配線材料膜をパターニングする際のエッチング条件の一例を示す。
【００４２】
Ｔｉ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：３０ｎｍ、パワー：４ｋＷ。
Ａｌ膜の成膜条件としては、スパッタリングガス及び流量：Ａｒ＝５０ｓｃｃｍ、成膜雰囲気内ガス圧力：０．４７Ｐａ、成膜温度：１５０℃、成膜膜厚：０．５μｍ、パワー：２２．５ｋＷ。
エッチング条件としては、エッチングガス及び流量：ＢＣｌ3 （３塩化ホウ素）／Ｃｌ2 （塩素ガス）＝６０ｓｃｃｍ／９０ｓｃｃｍ、マイクロ波パワー：１０００Ｗ、ＲＦパワー：５０Ｗ、エッチング雰囲気内ガス圧力：０．０１６Ｐａ。
【００４３】
以上によって、内部回路の形成工程において工程数を増加させることなく、また、素子構造を複雑化させることなく、上記図１〜図３を用いて説明した保護回路１が形成される。
【００４４】
尚、上記形成工程におけるＲＴＡの熱処理シーケンスは、５００℃の昇温までは１００℃／ｓｅｃ．程度で昇温を施すが、５００℃〜１０００℃までは１０℃／ｓｅｃ．で処理を行う。また、降温時も１０００℃〜５００℃までは−１０℃／ｓｅｃ．で処理を行い、５００℃以下で−１００℃／ｓｅｃ．程度の急速降温を実施する。これによって、スループットを上昇させると共に、熱ストレスによる結晶欠陥の発生を防止する。
【００４５】
（第２実施形態）
図６は第２実施形態の保護回路の要部断面図であり、図７は第２実施形態の保護回路の等価回路図であり、図８は第２実施形態の保護回路のレイアウト図である。尚、図６は図８のＡ−Ａ’断面になっている。以下に、これらの図を用いて第２実施形態の保護回路を説明する。尚、上記第１実施形態の保護回路と同一の構成要素には同一の符号を付し、重複する説明は省略することとする。
【００４６】
これらの図に示す保護回路６は、上記第１実施形態で説明した保護回路の第２の抵抗素子を高耐圧のＣＭＯＳトランジスタ（以下、ＣＭＯＳと記す）からなる第２の抵抗素子６１と置き換えたものである。そして、その他の構成要素、すなわち、ＭＯＳトランジスタ１１、第１の抵抗素子１２及びダイオード１３は、上記第１実施形態と同様である。
【００４７】
上記ＣＭＯＳ構成の第２の抵抗素子６１は、ソース６１ａ及びゲート電極６１ｂを入力端として電極パッド２に接続させ、ドレイン６１ｃを出力端として当該内部回路３に接続させた状態で設けられている。そして、特に、ゲート電極６１ｂ及びソース６１ａの表面層にシリサイド層６１ｄを有し（図６参照）、これらのシリサイド層６１ｄが電極パッド２側の配線１５との接続部分になっている。また、この第２の抵抗素子６１においては、ソース６１ａのチャネル長方向におけるＬＤＤ拡散層の長さを長くすることによって高耐圧特性を得ている。
【００４８】
上記構成の保護回路６では、電極パッド２に印加された正または負の過電圧は第２の抵抗素子６１を介してＭＯＳトランジスタ１１及びダイオード１３に印加され、このＭＯＳトランジスタ１１またはダイオード１３から基準電位Ｖssに上記過電圧が放電される。ここで、上記第２の抵抗素子６１は、高耐圧のＣＭＯＳで構成されている。このため、高耐圧の第２の抵抗素子６１を介してＭＯＳトランジスタ１１に上記過電圧が印加され、当該ＭＯＳトランジスタ１１の静電破壊が防止される。さらに、抵抗値の低いシリサイド層６１ｄからこの第２の抵抗素子に過電圧が印加されることで、当該第２の抵抗素子に存在する抵抗インピーダンスの容量が低くなる。したがって、第２の抵抗素子を介して電極パッド２からの動作電圧が印加される内部回路３へのＲＣ時定数の影響が低く押さえられる。
【００４９】
以上のように、上記第２の抵抗素子６１を設けた保護回路６では、内部回路を構成する拡散層表面や上記ＭＯＳトランジスタ１１の拡散層表面にセルフアラインシリサイド法によってシリサイド層を形成してなる半導体装置において、素子構造を複雑化させることなくかつ安定した素子特性を有した状態で、過電圧の印加による保護回路自体の静電破壊を防止しかつ半導体装置の高速動作を確保できる。
【００５０】
図９（１）〜図９（５）は、上記図６、図７及び図８を用いて説明した保護回路の形成工程の一例を示す断面工程図であり、以下にこれらの図に基づいて保護回路の形成を説明する。尚、図９は図８のＡ−Ａ’断面になっている。
先ず、図９（１）に示すように、半導体基板１０の表面側に素子分離領域５０２を形成する。その後、上記保護回路を構成するＭＯＳトランジスタのゲート電極及びＣＭＯＳのゲート電極６１ｂや、ここでは図示を省略した内部回路（図示省略）を構成するＭＯＳトランジスタのゲート電極を、多結晶シリコンで形成する。上記ゲート電極６１ｂには、不純物が導入されていることとする。この不純物は、これらを構成する多結晶シリコン膜をパターニングする前に、イオン注入によって導入したり、また、予め多結晶シリコン膜の成膜時に当該多結晶シリコン膜に導入されたものでも良い。
【００５１】
次に、ＬＤＤ拡散層５０３を形成するためのイオン注入を行った後、ゲート電極６１ｂの側壁に酸化シリコンからなるサイドウォール５０５を形成する。
【００５２】
次いで、図９（２）に示すように、ゲート電極６１ｂの一部分上から半導体基板１０上にかけて膜厚２００ｎｍの酸化膜パターン９０１を形成する。この酸化膜パターン９０１の形成は、上記第１実施形態で図５（１）を用いて説明した酸化膜パターン（５０４）と同様にして形成する。
【００５３】
その後、図９（３）に示す工程では、上記第１実施形態で図５（１）を用いて説明したと同様にして、ＣＭＯＳ（保護回路のＭＯＳトランジスタや内部回路を構成するＭＯＳトランジスタも含む）のソース６１ａ及びドレイン６１ｃを形成する。
【００５４】
次に、図９（４）に示す工程では、上記第１実施形態で図５（２）を用いて説明したと同様のセルフアラインシリサイド法によって、ソース６１ａ、ドレイン６１ｃ及びゲート電極６１ｂの露出表面層にシリサイド層６１ｄを形成する。
【００５５】
以上の後、図９（５）に示す工程では、上記第１実施形態で図５（３）及び図５（４）を用いて説明したと同様にして、層間絶縁膜５０６、接続孔５０７、プラグ５０８及び配線１５を形成する。
【００５６】
以上によって、内部回路の形成工程において工程数を増加させることなく、また、素子構造を複雑化させることなく、図６〜図８を用いて説明した保護回路６が形成される。
【００５７】
図１０は、上記図６〜図８を用いて説明した第２実施形態の保護回路の変形例を示す要部断面図であり、図１１はこの保護回路のレイアウト図である。尚、図１０は図１１のＡ−Ａ’断面になっている。これらの図に示す保護回路６’と上記図６〜図８を用いて説明した保護回路（６）との異なる所は、第２の抵抗素子を構成するＣＭＯＳのレイアウトにある。すなわち、第２の抵抗素子６１’を構成するＣＭＯＳは、ＬＯＣＯＳ（Local Oxidation of Silicon) からなる素子分離領域５０２と同一工程で形成した酸化膜層５０２ａに重ねてゲート電極６１ｂ及びＬＤＤ拡散層５０３を設けた構成にすることによって高耐圧特性を得ている。
【００５８】
図１２（１）〜図１２（４）は、上記図１０及び図１１を用いて説明した保護回路の形成工程の一例を示す断面工程図である。尚、図１２は図１１のＡ−Ａ’断面になっている。
【００５９】
先ず、図１２（１）に示すように、半導体基板１０の表面側に素子分離領域５０２及び酸化膜層５０２ａを形成する。その後、保護回路を構成するＣＭＯＳのソース／ドレインと同様の不純物を、イオン注入によって当該ＣＭＯＳの形成領域の酸化膜層５０２ａ下に導入する。
【００６０】
次に、上記保護回路を構成するＭＯＳトランジスタのゲート電極及びＣＭＯＳのゲート電極６１ｂや、ここでは図示を省略した内部回路（図示省略）を構成するＭＯＳトランジスタのゲート電極を、多結晶シリコンで形成する。この際、上記ＣＭＯＳのゲート電極６１ｂは、酸化膜層５０２ａの一部分上から半導体基板１０上にかけて設けられる。また、上記ゲート電極６１ｂには、不純物が導入されていることとする。この不純物は、これらを構成する多結晶シリコン膜をパターニングする前に、イオン注入によって導入したり、また、予め多結晶シリコン膜の成膜時に当該多結晶シリコン膜に導入されたものでも良い。その後、ＬＤＤ拡散層５０３を形成するためのイオン注入を行う。
【００６１】
次に、図１２（２）に示す工程では、上記第１実施形態で図９（１）を用いて説明したと同様にして、ゲート電極６１ｂの側壁に酸化シリコンからなるサイドウォール５０５を形成し、さらにＣＭＯＳ（保護回路のＭＯＳトランジスタや内部回路を構成するＭＯＳトランジスタも含む）のソース６１ａ及びドレイン６１ｃを形成する。
【００６２】
次に、図１２（３）に示す工程では、上記第１実施形態で図５（２）を用いて説明したと同様のセルフアラインシリサイド法によって、ソース６１ａ、ドレイン６１ｃ、及びゲート電極６１ｂの露出表面層にシリサイド層６１ｄを形成する。
【００６３】
以上の後、図１２（４）に示す工程では、上記第１実施形態で図５（３）及び図５（４）を用いて説明したと同様にして、層間絶縁膜５０６、接続孔５０７、プラグ５０８及び配線１５を形成する。
【００６４】
以上によって、内部回路の形成工程において工程数を増加させることなく、また、素子構造を複雑化させることなくこの内部回路を保護する上記保護回路６’が形成される。
【００６５】
【発明の効果】
以上説明したように、本発明の請求項１及び請求項２記載の半導体装置の保護回路によれば、内部回路に接続されたＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）の拡散層電極と電極パッドとの間に、入力端側の接続部分にシリサイド層を有する抵抗値の高い抵抗素子を設けたことで、上記ＭＯＳトランジスタに印加される過電圧を緩和することができると共に抵抗素子に存在する抵抗インピーダンスの容量を低くして内部回路へのＲＣ時定数の影響を低く押さえることができる。したがって、内部回路を構成する拡散層表面や上記ＭＯＳトランジスタの拡散層表面にセルフアラインシリサイド法によってシリサイド層を形成してなる半導体装置において、素子構造を複雑化させることなくかつ安定した素子特性を有した状態で、十分な耐圧特性を有しかつ半導体装置の高速動作を確保できる保護回路を得ることが可能になる。
【図面の簡単な説明】
【図１】第１実施形態の保護回路の要部断面図である。
【図２】第１実施形態の保護回路を説明する等価回路図である。
【図３】第１実施形態の保護回路のレイアウト図である。
【図４】第１実施形態の保護回路の変形例を示す要部断面図である。
【図５】第１実施形態の保護回路の形成工程の一例を示す断面工程図である。
【図６】第２実施形態の保護回路の要部断面図である。
【図７】第２実施形態の保護回路を説明する等価回路図である。
【図８】第２実施形態の保護回路のレイアウト図である。
【図９】第２実施形態の保護回路の形成工程の一例を示す断面工程図である。
【図１０】第２実施形態の保護回路の変形例を示す要部断面図である。
【図１１】第２実施形態の保護回路の変形例を示すレイアウト図である。
【図１２】第２実施形態の変形例の形成工程の一例を示す断面工程図である。
【図１３】従来の保護回路を説明する等価回路図である。
【符号の説明】
１，１’，６，６’ 保護回路 ２ 電極パッド ３ 内部回路
１１ ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）
１１ａ ドレイン（第１の拡散層電極）
１１ｂ ソース（第２の拡散層電極）
１４，１４’，６１，６１’ 第２の抵抗素子（抵抗素子）
１４ａ，６１ｄ シリサイド層 １４ｂ 多結晶シリコン層
６１ａ ソース（入力端） ６１ｂ ゲート電極（入力端）
６１ｃ ドレイン（出力端）
Claims (3)
- 電極パッドと内部回路との間に設けられ、第１の拡散層電極が当該電極パッドと当該内部回路とに接続され第２の拡散層電極が基準電位に接続された絶縁ゲート型電界効果トランジスタを有する半導体装置の保護回路において、
前記電極パッドと前記第１の拡散層電極との間には、当該電極パッドに接続されたシリサイド層と前記内部回路に接続された多結晶シリコンとからなる抵抗素子が設けられ、
前記抵抗素子は、シリサイド層と、当該シリサイド層の一部分上に重ねる状態で設けられた多結晶シリコンとで構成されていること、
を特徴とする半導体装置の保護回路。 - 電極パッドと内部回路との間に設けられ、第１の拡散層電極が当該電極パッドと当該内部回路とに接続され第２の拡散層電極が基準電位に接続された絶縁ゲート型電界効果トランジスタを有する半導体装置の保護回路において、
前記電極パッドと前記第１の拡散層電極との間には、ソースおよびゲートが当該電極パッドに接続されドレインが前記内部回路に接続された高耐圧のｎチャンネル絶縁ゲート型電界効果トランジスタ及び高耐圧のｐチャンネル絶縁ゲート型電界効果トランジスタで構成された抵抗素子が設けられ、
前記抵抗素子を構成するｎチャンネル絶縁ゲート型電界効果トランジスタ及びｐチャンネル絶縁ゲート型電界効果トランジスタにおけるソースおよびゲートの接続部分にはシリサイド層が設けられ、
前記抵抗素子を構成するｎチャンネル絶縁ゲート型電界効果トランジスタ及びｐチャンネル絶縁ゲート型電界効果トランジスタのソースにおけるチャネル長方向のＬＤＤ拡散層の長さを長くすることにより、当該ｎチャンネル絶縁ゲート型電界効果トランジスタ及びｐチャンネル絶縁ゲート型電界効果トランジスタの高耐圧特性を得ていること、
を特徴とする半導体装置の保護回路。 - 電極パッドと内部回路との間に設けられ、第１の拡散層電極が当該電極パッドと当該内部回路とに接続され第２の拡散層電極が基準電位に接続された絶縁ゲート型電界効果トランジスタを有する半導体装置の保護回路において、
前記電極パッドと前記第１の拡散層電極との間には、ソースおよびゲートが当該電極パッドに接続されドレインが前記内部回路に接続された高耐圧のｎチャンネル絶縁ゲート型電界効果トランジスタ及び高耐圧のｐチャンネル絶縁ゲート型電界効果トランジスタで構成された抵抗素子が設けられ、
前記抵抗素子を構成するｎチャンネル絶縁ゲート型電界効果トランジスタ及びｐチャンネル絶縁ゲート型電界効果トランジスタにおけるソースおよびゲートの接続部分にはシリサイド層が設けられ、
前記抵抗素子を構成するｎチャンネル絶縁ゲート型電界効果トランジスタ及びｐチャンネル絶縁ゲート型電界効果トランジスタのゲート電極の一部とソースにおけるＬＤＤ拡散層とを酸化層を介して重ねて設けた構成とすることにより、当該ｎチャンネル絶縁ゲート型電界効果トランジスタ及びｐチャンネル絶縁ゲート型電界効果トランジスタの高耐圧特性を得ていること、
を特徴とする半導体装置の保護回路。
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