TW266322B - - Google Patents
Download PDFInfo
- Publication number
- TW266322B TW266322B TW083110327A TW83110327A TW266322B TW 266322 B TW266322 B TW 266322B TW 083110327 A TW083110327 A TW 083110327A TW 83110327 A TW83110327 A TW 83110327A TW 266322 B TW266322 B TW 266322B
- Authority
- TW
- Taiwan
- Prior art keywords
- conductor
- film
- semiconductor
- constructed
- insulating film
- Prior art date
Links
- 239000004020 conductor Substances 0.000 claims description 334
- 239000004065 semiconductor Substances 0.000 claims description 302
- 239000003990 capacitor Substances 0.000 claims description 182
- 239000000758 substrate Substances 0.000 claims description 164
- 230000015654 memory Effects 0.000 claims description 151
- 238000000034 method Methods 0.000 claims description 77
- 230000002093 peripheral effect Effects 0.000 claims description 57
- 239000012535 impurity Substances 0.000 claims description 45
- 238000003860 storage Methods 0.000 claims description 40
- 238000004519 manufacturing process Methods 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 20
- 238000010276 construction Methods 0.000 claims description 16
- 230000001681 protective effect Effects 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 11
- 230000002079 cooperative effect Effects 0.000 claims description 10
- 239000010931 gold Substances 0.000 claims description 10
- 229910052737 gold Inorganic materials 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims description 2
- 238000009434 installation Methods 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims 6
- 230000004888 barrier function Effects 0.000 claims 4
- 206010041349 Somnolence Diseases 0.000 claims 2
- 210000001624 hip Anatomy 0.000 claims 2
- GMCGCPYXMNXJQM-UHFFFAOYSA-N gold thorium Chemical compound [Au][Th] GMCGCPYXMNXJQM-UHFFFAOYSA-N 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 230000013011 mating Effects 0.000 claims 1
- 230000004044 response Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 373
- 210000004027 cell Anatomy 0.000 description 129
- 229920002120 photoresistant polymer Polymers 0.000 description 46
- 208000037998 chronic venous disease Diseases 0.000 description 39
- 239000007789 gas Substances 0.000 description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 32
- 229920005591 polysilicon Polymers 0.000 description 30
- 230000000694 effects Effects 0.000 description 26
- 238000005516 engineering process Methods 0.000 description 24
- 238000000206 photolithography Methods 0.000 description 23
- 238000005468 ion implantation Methods 0.000 description 19
- 239000012495 reaction gas Substances 0.000 description 18
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 8
- 239000012298 atmosphere Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 239000011295 pitch Substances 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- QYKABQMBXCBINA-UHFFFAOYSA-N 4-(oxan-2-yloxy)benzaldehyde Chemical compound C1=CC(C=O)=CC=C1OC1OCCCC1 QYKABQMBXCBINA-UHFFFAOYSA-N 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- -1 for example Substances 0.000 description 3
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 239000012925 reference material Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 2
- RYHBNJHYFVUHQT-UHFFFAOYSA-N 1,4-Dioxane Chemical compound C1COCCO1 RYHBNJHYFVUHQT-UHFFFAOYSA-N 0.000 description 1
- 241000252073 Anguilliformes Species 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910017758 Cu-Si Inorganic materials 0.000 description 1
- 229910017931 Cu—Si Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 101710116850 Molybdenum cofactor sulfurase 2 Proteins 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000006096 absorbing agent Substances 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010411 cooking Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000001815 facial effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 210000004692 intercellular junction Anatomy 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 210000003625 skull Anatomy 0.000 description 1
- 238000003307 slaughter Methods 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
A7 B7 266322 MOS 5 3和一個電容5 的記憶體 憶體胞格 間的一個介電薄膜。 次位元行 的各個位元行連接器5 4的 5。每一個記憶體胞格5 5 6所構成。該電容 胞格的一個節點電 的一個板電極5 9 憶體胞格5 5 垂直方向上。 計的各個建議 五、發明説明(Z Μ 0 S " ) 5 了記憶髏胞格 提供予各個單獨 提供於多數的記 傳統上,每 體胞格5 5的位置交替地 個週期的圖型的一半。因 之中的電容5 6被直線地 以下的參考資料發表 兩側上,設置 各自由 5 6包括分別 極5 8 ,同樣 以及被夾在其 導體52被重覆地設®時,記憶 向圖7 4上的左側和右側位移一 此,在該多數的記 對齊於圖7 4上的 了記憶體胞格的設 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 J P - A - 告)。 a. JP-A-5-1 3 6 73 (1993 年 1 月 22 日 公告): b. JP-A-3-72675 (1991 年 3 月 27 曰 公告) 以及 5811 (1994年1月14日公 利用離子植入於由L 〇 c 〇 s技術構成的場絕緣膜而 構造通道停止裝置表示於,例如,以下的參考資料中: d.固態裝g和材料第21屆會議的廣泛摘錄,東京, 1989 年,第 1〇5_1〇8 頁: 87340 (1981 年 7 月 15 J P -
266322 at B7 經濟部中央標準局員工消費合作社印製 五、發明説明(3) 日公告): f. 相當於美國專利5,1 1 6,7 7 5的Jp__A_ 62 — 298161 (1987 年 12 月 25 日公告 );以及 g. 美國專利 3,860 ,454 (1975 年 曰發表) 記憶髋胞格的位元行導體和切換式電晶體之間的電氣 連接結構的實例發表於以下的參考資料之中: h . IEDM 一 90,第 655 — 658 頁;以及 i JP — A — S — 259405 (199 3 年 i〇 月 8 日公告)。 另外,一個記憶體胞格的資訊儲存電容結構的H例發 表於以下的參考資料中: j . JP-A-5 — 226583 (1993 年 9 月 3 日 公告): k . JP — A— 6-77428 (1994 年 3 月 18 日 公告):以及 JP — A— 5 — 82750 (1993 年 4 月 1 曰公 告)° 本發明的概要 然而,本發明人在硏究傳統的技術之後,發現傳統的 記憶體胞格結構具有以下的問題。 首先,如圖7 4之中所示,由於傳統的記憶體胞格結 0 (請先閲讀背面之注意事項再填寫本頁) ;裝· .ΤΓ 線 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) A7 B7 266322 五、發明説明(l ) 本發明的背景 本發明相關於一個半導體積體電路裝S及其製造技術 ,尤其是被有效地應用於具有一個D RAM (動態隨機存 取記憶體)的一個半導體稹體電路裝B的技術。首先必須 說明的是在以下的說明中,η通道MOS FET被縮寫 爲、nM〇S,而 ρ 通道MOS FET 爲、PMOS, 0 DRAMs之中的位元數目愈來愈增加。這是因爲 DRAM具有適合於提升稹成度的特性:例如,DRAM 的胞格結構在所有種類的半導體記憶體之中相當簡單:圖 型設計被規則地進行使得D RAM可以運用大型的設計: 胞格區域可以被製造得較小等等。 由於DRAMs中位元數進一步地持續增加,如何確 保D R AM中電容構成記憶體胞格的儲存容量是待解決的 一個重要問題。這個問題主要是由於在各個記憶體胞格本 身的位有的面積的縮減以及該裝S待確定的可靠度上被提 升的D RAM中使用一個較低的電壓所造成。 圖7 4顯示一個傳統的記憶體胞格行列的一個部份平 面視圚的一個實例。一個記憶體胞格行格5 0包括延伸於 由圖7 4上所見的垂直方向上的文字行導體(以陰影正檩 示)5 1 ,沿著圖7 4上的水平方向重覆地設置。 正交或垂直於文字行導體5 1延伸的位元行導體5 2 如11 7 4上所見被重覆地設置於垂直方向上。在連接一個 位元行導髏5 2和一個MOS FET (以下簡稱爲% 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ..................ο-裝…… (請先閲讀背面之注意事項再填寫本頁) •ΤΓ 線 經濟部中央標準局員工消費合作社印製 266322 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(4 ) 構在沿著圖7 4上的垂直方向直線地對齊的記憶體胞格 5 5之中具有電容5 6 (尤其是電容的節點電極5 8 ), 考虑到必須確保用以分隔彼此相鄰的電容5 6的一個間陳 ,分配給各個電容的一個面積將不能夠再增加。這種直線 地對齊的構造提高了結構上的不良率。同時,這種結構很 難在相鄰的電容5 6和電容連接器5 7 (用以得到與一個 MO S的訊號源或是訊號排出口的一個電氣連接的一個部 份)之間設置位置上的餘裕多。 因此本發明的一個目的是提供能夠在可另外增加記憶 體胞格行列的整個面稹的情況下增加構成一個記憶體胞格 的一個電容的面稹的技術。這將使得記憶體胞格的π射線 阻抗增加,並且增加來自記憶體胞格的一個輸出訊號。 依掾本發明的一個特點,提供了包含一個半導髖基板 ,構造於該基板上的一個多數的文字行導體和一個多數的 位元行導體,以及各自提供於一個文字行導體和一個位元 行導體之間的一個交叉點的一個多數的記憶體胞格的一個 半導體記憶體裝置,其中: 各個位元行導體的相鄰兩個記憶體胞格構成一個記憶 體胞格對單位結構,其中各個記憶體胞格對單元結構包括 以下列的順序被設置於一個位元行導體下方的一個長度方 向上的一個第一個資訊儲存電容,一個第一個切換式電晶 體,一個第二個切換式電晶體和一個第二個資訊儲存電容 ,各個電晶體具有構造於基板中的一對半導體區域和構造 於該對半導體區域之間的基板上的一個控制電極,當電晶 ο (誇先閱讀背面之注意事項再填寫本頁) 裝. . 線 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ 297公釐) 266322 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(5 ) 髗反應施加於控制電極的一個控制訊號而導電時將使一個 電流流動於該對半導體區域之間,第一個電晶體的該對半 導體區域其中之一和第二個電晶體的該對半導體區域其中 之一在它們的邊界處被結合成爲單獨的一個區域而且經由 —個位元行連接導體被連接於位元行導體其中之一,第一 個和第二個電晶體的閘電極分別被連接於被此相鄰的文字 行導體,第一個和第二個電晶體的該對半導髏區域的另外 一個分別被連接於第一個和第二個資訊儲存電容,第一個 資訊儲存電容和第一個切換式電晶體構成相鄰的兩個記憶 體胞格其中之一,第二個資訊儲存電容和第二個切換式電 晶體構成相鄰的兩個記憶體胞格的另外一個:而 構造於一個位元行導體下方的一列記憶體胞格對單元 結構的位置相對於分別構造於相鄰的第一個和第二個位元 行導體下方一個位元行導體的相對兩側上的成列的記憶體 胞格對單元結構而在平行於位元行的一個方向上被移位, 使得構造於相鄰的第一個位元行導體下方的一個記憶體胞 格對單元結構的一個第二個資訊儲存電容和構造於相鄰的 第二個位元行導體下方的一個記憶體胞格對單元結構的一 個第一個資訊儲存電容被設置於鄰接構造於一個位元行導 體下方的一個記憶體胞格對單元結構的一個位元行連接導 體的位置,當由垂直於基板的一個方向觀看時。 依據本發明的另一個特點,在具有一個半導體基板, 構造於該基板上的文字行導體,正交或垂直於該處的位元 行導體,及包括設置於基板上該文字行導體和該位元行導 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) ο (請先閲讀背面之注意事項再填寫本頁) ;裝· τ 線 A7 B7 經濟部中央標準局員工消費合作社印製 266322五、發明説明(6 ) 髗的交叉點上的切換式電晶體和資訊儲存電容的D R AM 胞格的一個半導體積體電路裝置之中,毎次位元行導體被 重覆地設置時,各自用以連接一個位元行導體於其配合的 D R AM胞格的電晶體的位元行連接元件的位置將在一個 預定的位置上被移動一個距離,所以一個位元行導體的一 個位元行連接元件以及最靠近首先提到的位元行的一個鄰 接的位元行的一個位元行連接元件是位於一個文字行導朦 的相對兩側上。 依據本發明的另一個特點,製造半導體稹體電路裝置 的一種方法包含在一個場絕緣膜被構造於半導體基板上之 後正確地將預定的離子不純物植入半導體裝置中的一個預 定區域內以便構成供一個D R AM胞格行列和一個周邊電 路區域之中的元素分離的一個通道停止裝置層的步驟。 依據本發明的另一個特點,製造一個半導體稹體電路 裝置的一種方法包含以下的步驟: (a) 在構造了各自用以經由覆蓋胞DRAM格和電晶 體的一個第一個絕緣膜而對該電晶體的一個半導體區域加 以曝光的第一個接觸孔之後,沈稹一個低阻抗的多矽膜一 直到其上表面幾乎平坦的一個程度: (b ) 回蝕該低阻抗多矽膜的一個上方部份,以便只在 骸第一個接觸孔處留下低阻抗多矽膜; (c ) 由塡充於第一個接觸孔中的低阻抗多矽膜擴散預 定的不純物至一個半導體區域; (d ) 經由第一個絕緣膜在周邊電路區域中構成第二個 ο (諫先閱讀背面之注意事項再填寫本頁) 裝
、1T ,Γ 線 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ 297公釐) 266322 A7 B7 五、發明説明(7 ) 接觸孔近接元件 屬膜:以及 (e ) 構造金 個接觸孔中的低 髏以及電氣上連 雔。 依據本發明的另一 然後在半導體基板上沈積一個預定的金 靥膜的圖型以構成 阻抗多矽膜以構成 接於元件以構成周 電氣上連接塡充於第一 記億體電路的位元行導 邊電路的第一階繞線導 造包括各自只有屬堆叠 的一個半導體稹體電路 成第二個和後績的鰭之 鰭之後使位 請-先 閲 背 面 之 事10 填 %裝 本 頁 訂 線 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 造包括各自 Α Μ胞格的 的步驟: - 鰭結構的一個電 裝置的一種方法 個特點,製 路的DRAM胞格 在沈積導電膜以構 屬堆叠鰭結構的電 緣膜趨於平 前具有在構造了 於導電膜下方的 依據本發明 多數的堆叠的鱔構成的一個電容的 導體稹體電路裝置的一 一個絕 的另一個特點,製 (a ) 在構造各自用 使電晶體的一個半導體 個導電膜以便對 (b ) 回蝕第 趨於平坦:以及 (c ) 在第一 構造第二個和後 依搛本發明 堆叠的鯧的結構 稹體電路裝置的 容的第一個 坦的一個步 造包括各自 D R A Μ 胞 以下的步驟 驟0 具有由一個 格的一個半 種方法包含 以經由覆蓋電晶體的一個絕緣膜而 面域曝光的接觸孔之後,沈稹第一 各個鰭形的電容構成第一個鱔: —個導電膜的一個上方部份而使其上表面 個導電膜平坦化的上表面上針對各個電容 續的鰭。 的另一個特點,製 的一個電容的D R 一種方法包含以下 具有靥一個 —個半導體 A7 B7 266322 五、發明説明(8 ) (a ) 在缓盖電晶體的一個第一個絕緣膜上構成一個保 護絕緣膜之後,沈稹一個第二個絕緣膜於保護絕緣膜上, 第二個絕緣膜的蝕刻率與保護絕綠膜者不同: (b ) 在構造了各自通過第一個絕緣膜,第二個絕緣膜 和保護絕緣膜而使電晶體的一個半導體區域曝光的接觸孔 之後,構造第一個導電膜以便對屬堆叠的鰭狀結構的各個 電容構造第一個鰭而達到其上表面趨於平坦的一個程度: (c ) 回蝕第一個導電膜的上表面而使其上表面趨於平 坦; (d ) 沈稹一個第二個導電膜以便對第一個導電膜的平 坦化的上表面上的各個電容構造一個第二個和後績的鰭並 在其間設置有一個第三個絕緣膜:以及 (e ) 在第一個導電膜和第二個導電膜的圚型被製作完 成之後,除去位於第二個絕緣膜和鰭之間的第三個絕緣膜 並使用保護的絕緣膜做爲一個蝕刻阻止層。 經由參考附圖對不取實施例所做的說明,本發明以上 和其它的目標及新奇的特點將變得更爲顯著。 圓面的簡要說明 圖1是顯示依據本發明的一個實施例的一個半導體積 體電路裝置的一個主要部份的一個平面視圖: 圖2 A和2 B是分別沿著圖1之中的線II A — II A和 線II B — II B所取的橫截面視圖: 圖3是顯示圖1之中所示的半導體稹體電路裝置的一 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) ο (諝先閲讀背面之注意事項再填寫本頁) 裝· 線 經濟部中央標準局員工消費合作社印製 π A7 B7 266322 五、發明説明(9 ) 個周邊電路區域的一個部份截面視圚: 圖4是顯示圖1之中所示的半導體積體锾路裝置的另 一個主要部份的一個平面視圖: 圇5 — 4 6是各自顯示包括一個記憶體胞格行列的一 個半導體基板的一個主要部份的横截面視圖以及各自顯示 包括在製造圖1之中所示的半導髏稹體電路裝置的各種不 同階段的一個周邊電路的半導體基板的一個主要部份的截 面視圖; 圖4 7_ 5 6是各自顯示包括在製造依據本發明的另 一個實施例的一個半導體稹體電路裝置的各種不同階段的 一個記億體胞格行列的一個半導體基板的一個主要部份的 横截面視圚; 圖5 7 - 6 5是各自顯示包括在製造依據本發明的另 一個實施例的一個半導體積體電路裝置的各種不同階段的 一個記憶體胞格行列的一個半導體基板的一個主要部份的 橫截面視圖: 圊6 6 — 7 1是各自顯示包括一個記憶體胞格行列的 一個半導體基板的一個主要部份的橫截面視圖以及各自顯 示包括在製造依據本發明的另一個實施例的一個半導體稹 體電路裝置的各個不同階段的一個周邊電路的半導體基板 的一個主要部份的橫截面視圖: 圖7 2是顯示包括依據本發明的另一個實施例的一個 記憶體胞格行列的一個半導體積體電路裝β的一個主要部 份的一個横截面視圓; ------------ 1 ^ 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ο (諫先閱讀背面之注意事項再填寫本頁) 裝. 線· 經濟部中央標準局員工消費合作社印製 A7 B7 266322 五、發明説明(1Q ) (請先閲讀背面之注意事項再塡寫本頁) 圖7 3是顯示包括依據本發明的另一個實施例的一個 記億髗胞格行列的—個半導體稹體電路裝S的一個主要部 份的一個横截面視圇; 圖7 4是顯示一個傳統的DRAM的一個記憶體胞格 行列的一部份的一個平面視圖; 圖7 5顯示圚1和7 4之中所示的半導體稹體電路裝 置之中的記憶體胞格行列部份的一個連接電路圖。 可取實施例的說明 (實施例1 ) 經濟部中央標準局員工消費合作社印製 圖1是顯示依據本發明的一個實施例的一個半導體稹 體電路裝置的一個主要部份的一個平面視圖;圖2 A是沿 著圚1之中的線II A — II A所取的一個橫截面視圖;圇3 是顯示半導體積體電路裝置的一個周邊電路區域的一個部 份橫截面視圇;而圖5_4 6是各自顯示在製造圖1之中 所示的半導體積體電路裝置的各個不同階段的一個半導體 基板和結合的膾的一個主要部份的橫截面視圖。 實施例1的半導體積體電路裝置可能是,例如,一個 6 4百萬位元的DRAM裝置。其一個記憶體胞格行列的 一個主要部份顯示於圖1之中。 在一個記憶體胞格行列Μ之中,由,例如1 η型低阻 抗多晶矽製成的延伸於圖1的垂直方向的一個多數的字元 行導體WL以沿著圖1上的水平方向的預定間距被重覆地 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ 297公釐) «---- A7 B7 266322 五、發明説明(11 ) 設置於一個半導體基板1上。爲了便於辨識,圖1中的字 元行導體WL被充滿了線條。 正交於字元行導體w L的延伸方向而延伸的一個多數 的位元行導體B L是由例如鎢的金屬製成而且以沿著圖1 上的垂直方向的預定間距被重覆地設置於半導體基板1上 0 當相關於各個位元行導體B L由垂直半導體基板1的 方向觀察時,記憶體胞格MC被設置於一個位元行連接元 件B L的兩側上以便在電氣上連接半導體基板1上的 nMOS區域。各個記憶體胞格MC是由,例如,一個切 換式踅晶體(在此例之中爲nMOS 2 )和一個電容3所 構成。參考標記C C代表一個電容連接部份,特別包括了 用以在電氣上連接爲nMOS 2的一個源極和吸極的兩個 半導體區域其中之一與電容3的一個接觸孔(圖2 4 )以 及電容3之中的一個第一個翼片3 a 1和一個第二個翼法 3a2之間的一個接觸孔12f (圖27)。 各個nMOS 2被設置於位元行連接元件BC和電容 連接部份C C之間,而位於其間的字元行導體WL的一部 份也做爲nMOS 2的一個閘電極2 g °因此,相鄰的兩 個記憶體胞格構造一個記憶體胞格對單位結構。 nMOS 2和電容3將在稍後被加以說明。 在實施例1之中應該注意的是,由於位元行連接元件 B C被設置於圖1上向下的方向,也就是,在字元行導體 WL延伸的方向上,一個位元行導體的位元行連接元件及 -- σ (講先閲讀背面之注意事項再填寫本頁) 裝 -° 線 經濟部中央標準局員工消費合作社印製 本纸張尺度適用中國國家標準(CNS)A4規格(210X 297公楚) 266322 A 7 B7 五、發明説明 最靠近第一 導體的一個 上,也就是 導體B L延 體B L被重 M C在圖1 導體W L的 記憶體 連接元件Β 道兩個記憶 體胞格的電 位元行導體 一個串列的 周期圖型的 的設計將以 同時, 元行連接元 構造於一個 連接元件Β 元行導體下 位元行連接 由位元行連 大致上相等 在實施 (12 ) 個提到的位元行連接元 位元行連接元件是在一 ,後者的位元行連接元 伸的方向上被移位。換 覆地設置於圖1中向下 之中向右的方向上被偏 一個設置節距的一個距 件的一個 個字元行 件相對於 句話說, 的方向上 移大致上 離。 爲幾何上 記憶體胞 兩個記憶 隙所構成 1中向下 右的方向 ,上述記 而被重覆 3被設置 之中所示 單元結構 該位元行 結構的電 電容3所 邊的四個 保其重覆 記憶體胞 鄰接的位元行 導體的相對側 前者在位元行 由於位元行導 ,記億體胞格 相當於字元行 由一個位元行 格M C,以及 體胞格的記憶 。於是,每次 的方向上時, 上被移位一個 憶體胞格M C 一次0 於接近各個位 。換句話說, 之中的位元行 導體的兩個位 容3,所以該 圍繞。於是, 電容3的距離 的規律。 格M C的設計 請 先 閲li 背 面 之 注 意 事 頁 經濟部中央標準局員工消費合作社印製 胞格對 C,在 體胞格 容3之 B L被 單元結 長度的 每四個 在實施 件B C 位元行 C也鄰 方的一 元件Β 接元件 。換句 例1之 單元結構 其兩側上 的電容和 間的一個 重覆地設 構將在圖 四分之一 位元行導 例1之中 的四邊, 導體下方 接於構造 個和其它 C最後被 B C至接 話說,將 中,利用 可以視 的兩個 鄰接這 分隔間 置於圖 1中向 。因此 體B L ,電容 如圚1 的一個 於鄰接 的單元 這四個 近其四 可以確 上述的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 15" A7 B7 266322 五、發明説明(13 ) ,可以產生,例如,以下的效果。 (請先閱讀背面之注意事項再塡寫本頁) 首先,由於電容3並未沿著圖1的垂直方向被依序設 置於鄰接的位元行導體下方,鄰接的電容3之間的距離可 以在圚1的垂直方向上被加長。加長的部份可以被使用做 爲各個電容3的一個延伸區域。 其次,由於電容3將不會被依序設置於圇1的垂直方 向上,一個較大的面稹可以分配給各個電容3,而一個較 寬的餘裕可以提供用以放置具有電容連接元件C C的電容 3,因而導致這些部份中可能發生的隱藏性缺陷。 第三利用將位元行連接元件B C置放於在圖型構造製 程中可能另外被去除的電容3的一個角落部份(即電容3 相對於位元行連接元件BC的一側的一個部份),記憶體 胞格行列Μ的面稹可以被有效地利用。 由於這些效果之結合,各個電容3的面稹可以被展延 而不會明顯地增加記憶體胞格行列Μ的整個面稹。 經濟部中央標準局員工消費合作杜印製 其次,沿著線II A -II Α所取的圖1的記憶體胞格行 列Μ的一個横截面視圖和一個周邊電路區域的一個部份截 面視圚則分別表示於圖2 Α和3之中。同時也參考顯示記 憶雔胞格行列Μ的一個電路連接圚的圖7 5。 半導體基板1是由,例如,Ρ型單晶矽(S i )所構 成。在半導體基板1之中,一個P# 4 P被構造於記憶體 胞格行列Μ和一個周邊電路區域A之中。P# 4 P被摻入 P型不純物,例如,硼。同時,在半導體基板丨之中,一 個η # 4 η被構造於周邊電路Μ域A之中。η # 4 η被接 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) A 7 B7 266322 五、發明説明(14 ) 入η型不純物,例如,磷。 P# 4 Ρ被構造以,例如,Ρ型的一個通道停止餍 5 ρ。道個通道停止層5 ρ被摻入Ρ型不純物,例如,硼 (請先閱讀背面之注意事項再填寫本頁) 。另一方面,η井被構造以,例如,η型的一個通道停止 層5 η °道個通道停止層5 η被摻入η型不純物,例如, 磷。 在P# 4 ρ內的通道停止層5 ρ上,一個ρ型半導雅 區域7 ρ被構造於構成被一個場絕緣膜6 a所園繞的區域 6 b的一個元件之中。這個半導體區域7 ρ被摻入了 ρ型 不純物,例如,硼。 同時,在η并4 η內的通道停止層5 η上,一個η型 半導體區域7 η被構造於構成被該場絕緣膜6 a所圍繞的 區域6 b的一個元件之中。這個半導體區域7 „被摻入η 型不純物,例如,磷。附帶地,場絕緣膜6 a是由,例如 ,二氧化矽(S丨〇2)所構成。 構造於記憶體胞格行列Μ之中的P型半導體區域7 ρ 的是各自構成記憶體胞格MC的nMOS — s 2和電容3 Ο 經濟部中央標準局員工消費合作社印製 nMOS 2具有一個LDD (微1:摻質吸極)結構, 而且特別是由構造於半導體區域7 ρ之中的一對半導體面 域2 a,構造於半導體基板1上的一個閘絕綠膜2 b,以 及構造於閘絕緣膜2 b上的閘電極2 g所構成。 該對半導體區域2 a是被用以構成nMOS 2的一個 源極和一個吸極。各個半導體區域2 a包含構造於接近閘 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)_ 1 A7 B7 經濟部中央標準局員工消費合作社印製 266322 五、發明説明(15 ) 電極2 g的位置的一個η—型半導體區域2 a 1以及構造 於其外側的一個η +型半導體區域2 a 2,二者均是由摻 入,例如,η型不純物,如磷,於其中而構成。 構成記憶體胞格MC的nMOS 2的半導嫌區域2 a 其中之一(圖2 A的中央部份上的半導體區域2 a )也使 用做爲鄰接的記憶體胞格MC的n MOS 2的一個半導嫌 區域2 a。換句話說,圖2之中的中央半導體區域2 a是 兩個鄰接的記憶體胞格MC共用的一個區域。 閘絕緣膜2 b是由,例如S i 〇2所構成。如上述爲 字元行導體WL的一部份的閘電極2 g是由,例如,η型 低阻抗多晶矽所構成。附帶地,構造於閘電極2 g上和閘 電極2 g的側表面上所構成的一個絕緣膜8的側表面上的 一個絕綠膜9是由,例如,S i 〇2所構成。同時,構造 於閘電極2 g和絕緣膜8的側表面上的一個側壁1 0是用 以構成LDD結構的一個絕緣膜,而且是由,例如, S i 0 2所構成。 屬於,例如,一個堆叠的翼片結構的一個電容被使用 做爲電容3。電容3是由一個電容電極3 a,圍練電容電 極3 a的另一個電容電極3 b,以及構造於電容電極3 a 和3 b之間的一個電容絕緣膜3 b所構成。 由,例如,低阻抗多晶矽構成的一個電容電極3 a具 有,例如,三個翼片3 a 1 - 3 a 3。這個電容電極3 a 經由穿過一個絕緣膜1 1 a (第一個絕緣膜)構造於半導 體基板1上的一個接觸孔1 2 a在電氣上被連接於 —18—- (請先閲4?背面之注意事項再塡寫本頁)
本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) A7 B7 266322 五、發明説明(16 ) nMOS 2的半導體區域2 a。 (請先閲讀背,面之注意事項再塡寫本頁) 由,例如,η型低阻抗多晶较構成的另一個電容電極 3 b,如隨後將說明的,在電氣上被連接於一個提供動力 的導體,而且被設定於一個預定的電位。電容絕緣膜3 c 依次是由,例如,氮化矽(S i 3N4)所製成或是由包括 —個S i3N4層和一個S i 〇2層的一個稹層所構成。絕 緣膜1 1 a是由,例如,S i 0 2所構成。 現在參考圖7 5。在圖7 5之中,各個胞格對單元結 構是由單點鏈線所盡成而由一個破折線方塊所圍繞,或是 由實線所畫成而由一個破折線方塊所圍繞。前者表示依據 本發明的實施例而被連接和設S的一個單元結構,而後者 表示依據原有技術(參見圖7 4 )而被連接和設置的一個 對單元結構。 經濟部中央標準局員工消費合作社印製 各個單元結構延伸跨越兩個相鄰的字元行導體。考慮 到設置於一個位元行導體B L ,下方的一個單一的胞格單 元結構,被連接於包括在單元結構之中的一個電晶體T2A 的一個控制電極2 g的一個字元行導體WLj也被連接於 設置於鄰接位元行導體B L 1的一個位元行導體B L Γ-:ι下 方的一個胞格對單元結構之中的一個第二個電晶體T2B的 —個控制電極2 g。被連接於設置於位元行導體B L i下 方的一個單元結構之中的一個電晶體T 2B的一個控制電極 2 g的另一個字元行導體也被連接於設置於鄰接 該位元行導體B L ,的一個位元行導體B L iH下方的一個 胞格對單元結構之中的一個第一個電晶體T 2A的一個控制 " 1111 - 1Q --------- 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 丄” A7 B7 經濟部中央標準局員工消費合作杜印製 五、發明説明(口) 電極2 g。 現在參考圖3,具有,例如,L DD結構的一個 nMOS 1 3也被構造於周邊電路區域A之中的半導懊基 板1上。nMOS 1 3是由構造於半導體區域7 p之中的 一對半導體區域1 3 a,構造於半導體基板1上的一個閘 絕緣膜1 3 b,以及構造於閘絕緣膜1 3 b上的一個閘電 極1 3 g所構成。 該對半導體區域1 3 a被提供以構成nMOS 1 3的 源極和吸極區域,其中各個半導體區域1 3 a包含構造於 接近閘電極1 3 g處的一個η—型半導體區域1 3 a以及 構造於其外側的一個η*型半導體區域1 3 a 2。該η—型 半導髄區域1 3 a被摻入η型不純物,例如,磷,而η 一 型半導體區域1 3 a 2則被摻入η型不純物,例如,砷( As)0 具有,例如,L DD結構的一個pMOS 1 4也被構造 於周邊電路區域A之中的半導體基板1上。pMOS 1 4 是由構造於半導體區域7 η內的一對半導體區域1 4 a, 構造於半導體基板1上的一個閘絕緣膜1 4 b,以及構造 於閛絕緣膜1 4 b上的一個閘電極1 4 g所構成。 該對半導體區域1 4 a被提供以構成pMOS 1 4的 源極和吸極區域。各個半導體區域1 4 a包含設置於接近 閘電極1 4 g處的一個p-型半導體區域1 4 a 1和設置 於其外側的一個P+型半導體區域1 4 a 2,二者均是利 用摻入,例如,如硼的P型不純物於其中所構成。 0 (請先閱讀背,面之注意事項再塡寫本頁) 裝. 訂
本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐)
7U 266322 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(18 ) 附帶地,nMOS 1 3和pMOS 1 4的閘絕緣膜 1 3b,1 4 b是由,例如,S丨〇2所構成,而閘電極 1 3g,1 4g是由,例如,n型低阻抗多晶矽所構成。 再次參考圖2 Α以及圖3,在絕綠膜1 1 a上,由, 例如,S i 〇2構成的一個絕緣膜(第一個絕緣膜) 1 1 b被沈積而覆蓋電容3,nMOS > s 1 3和 pMOS > s 1 4。同時,由,例如,s i 〇2構成的一 個絕緣膜(第一個絕緣膜)1 1 c被沈積於絕緣膜1 1 b 上。另外,由,例如,S i 〇 2構成的一個絕緣膜(第一 個絕緣膜)11d被沈積於絕緣膜11c上。 位元行導體B L被構造於絕緣膜1 1 d上。各個:位元 行導HBL在電氣上利用穿過絕緣膜11a〜11d的一 個接觸孔(第一個接觸孔)1 2 b之中的一個位元行連接 元件BC被連接於nMOS 2的半導體區域2 a。在實施 例1之中,接觸孔1 2 b被塡充以,例如,n型低阻抗多 晶砂。 利用僅以金屬塡充接觸孔1 2 b的原有技術,如果接 觸孔1 2 b被移位,塡充的金屬將延伸跨越半導體區域 2 a和位於接觸孔1 2 b的底端的半導體基板1二者,導 致半導體面域2 a與半導體基板1將偶而會短路。同時, 如果金屬被使用做爲一個塡充材料,不純物不能被擴散至 微量摻質的半導體區域內,所以半導體區域的接觸阻抗不 能被減小。 在原有技術中爲了避免這些問題,曾提出一種技術以 (請先閲讀背.面之注意事項再填寫本頁) 裝· *νβ % 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)-21 - 266322 a 7 B7 五、發明説明(19 ) 多晶矽構成位元行導體。然而,在這個狀況下,由於連接 nMOS > s和pMOS > s之間的線路導體存在於周邊 電路面域之中,位元行導體B L可以被使用做爲周邊電路 區域的線路導體。 在實施例1之中,由於接觸孔1 2 b被塡充以低阻抗 多晶矽,這個構造將沒有因爲上述移位的位元行導體B L 所造成的短路的問題,位元行導體B L和半導體區域2 a 之間的接觸阻抗上的問題等。另外,這個結構使得周邊電 路區域的第一級路線導體1 5 a能夠使用用以提供位元行 導體B L的相同金屬膜被構造於與位元行導體B L相同的 層上。 實施例1的上述特點使得用以構造爲周邊電路區域中 的一個元件的一個感應放大器電路的一個區域能夠減小。 這個結果主要是由以下的原因所達成: (1 ) 首先,感應放大器電路可以由類似於記憶體胞格 行列Μ之中的線路導體具有一個最小的加工尺寸規則的第 一級線路導體1 5 a所構成:以及 經濟部中央標準局員工消費合作社印製 (2) 其次,通常被一起設置於比位元行導體BL高一 層的一層上的感應放大器電路的線路導體和行列選擇線路 導體不以被設置於不同的層級。明確地說,對照於原有技 術中感應放大器電路的線路導體和行列選擇線路導髓必須 被設置於一個單一的線路層中所以必須使用一個相當大的 面積構造感應放大器電路,實施例1並沒有這樣的面稹限 制0 ΎΣ 裝----- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 266322 五、發明説明(2〇) 〇裝 (誇先閲讀背.面之注意事項再填寫本頁) 構成周邊電路區域的第一層線路導體1 5 a電氣上各 自經由穿過絕緣膜1 1 b_l 1 d的一個接觸孔(第二個 接觸孔)1 2 c被連接於nMOS 1 3的半導體區域 1 3 a以及pMOS 1 4的半導體區域1 4 a。 同時,由,例如,S i 〇2構成的一個絕緣膜1 1 e 被構造於絕緣膜1 1 d上以便覆蓋位元行導體BL。然後 ,第二層線路導體1 5 b被構造於絕緣膜1 1 e的上表面 上,而一個絕緣膜1 1 f也被構造以覆盖第二層的線路導 體 1 5 b ° 第二層線路導體1 5 b是由,例如,鎢所構成,而電 氣上經由穿過絕緣膜1 1 e的接觸孔1 2 b被連接於第一 層的線路導體1 5 a。絕緣膜1 1 f依次是由,例如, S i 〇2所構成,而第三層線路導體1 5 c被構造於絕緣 膜1 1 f的上表面上。 經濟部中央標準局員工消費合作社印製 第三層線路導體1 5 c包含由,例如,鎢構成的一個 金屬膜15cl ,由,例如,鋁(A5) —矽(Si )— 銅(Cu)合金構成的一個金屬膜15c2 ,以及由,例 如,鎢構成的一個金屬膜1 5 c 3,並且由較低層以此順 序被加以堆叠。第第三層線路導體1 5 c在電氣上經由穿 過絕緣膜1 1 f的接觸孔1 2 e被連接於第二層線路導疆 1 5 c ° 應該注意的是如果希望第二層線路導體1 5 b被提供 以一個低電阻,第二層線路導體1 5 b可以是由類似於具 有以此順序被堆叠的一個鎢膜,一個A$ — S i — Cu合 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) A7 B7 266322 五、發明説明(21) 金膜和一個鎢膜的第三層線路導體1 5 c的一個金靥膜所 構成。 由,例如,S i 3N4構成的一個表面保護膜1 6 a被 構造於第三層線路導體1 5 c上。另外,在絕綠膜1 1 f 上,沈稹了一個表面保護膜1 6 b而覆蓋第三層線路導體 1 5 c和表面保護膜1 6 a上。這個表面保護膜1 6 b是 由,例如,S i 0 2所構成。 其次,圖4顯示被提供用以連接字元行導體WL與第 三層線路導體1 5 c的一個連接區域的一個主要部份的一 個平面視圖。 道個連接區域C被設置使得其夾在鄰接的記憶體行列 胞格Μ之間。各個第三層線路導體1 5 c (參見圖2和3 )在電氣上經由一個接觸孔1 2 f被連接於構造於第一線 路導體1 5 a (參見圖3 )上的一個長方形連接導體1 7 ,而且電氣上經由連接導體17與與字元行導體WL的一 個接觸孔1 2 g進一步被連接於一個位元行導體WL。附 帶地,連接導體1 7是由,例如,鎢所構成。 應該指出的是,在實施例1之中,相鄰的連接導體 1 7相隔一個間距,容許一個字元行導體WL插入其間。 由於這個設計可以減少相鄰的連接導體17之間所需的間 隙,它們可以取得較大的放置餘裕。 在實施例1之中,一個提供動力的導體1 8也被設置 於各個記憶體胞格行列Μ的最外側上。在圖4中,以陰影 部份表示提供動力的導體1 8以便於其與其它區域分別。 -Ζ4 - (請先閲讀赏面之注意事項再填寫本頁) 裝. 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) A7 B7 266322 五、發明説明(22) (讀先閲讀背面之注意事項再填寫本頁) 提供動力的導體1 8是用以供應上述電容電極3 b ( 參見圇2 ) —個預定的電位,而且被設置於各個記憶體胞 格行列Μ的最外側上而平行於位元行導體B L,使它們符 會位元行導體B L重覆設置的規律。 這使得各個記憶體胞格行列Μ之中的最外側的位元行 導體B L的可靠度可以被改善。道是因爲如此設置的提供 動力的導體1 8在位元行導體B L的圖型被傳送時可以避 免各個記憶體胞格行列Μ之中的最外側的位元行導體B L 變形或發生類似的現象,而這些現象除非線路導體18被 提供否則均會發生。 經濟部中央標準局員工消費合作社印製 各個提供動力的導體18被提供以以預定的間距向連 接區域C突出的提供動力的墊1 8 a。各個提供動力的塑 1 8 a具有構造於其中以便在電氣上連接於電容3的共用 電極3 b的一個接觸孔1 8 b。彼此平行的兩個提供動力 的導體1 8的提供動力的墊1 8 a與插入其間的連接區域 C彼此成數位式地設置。換句話說,在一個提供動力的導 體1 8的彼此相鄰的提供動力的墊1 8 a之間,被設置了 鄰接的提供動力的導體1 8的一個提供動力的墊1 8 a。 以此方式,在兩個鄰接的提供動力的導體18之間的距離 可以被減小,而仍保持提供動力的埜1 8 a所需的一個面 稹。 其次,將參考圓5 — 4 6說明依據實施例1的半導體 稹體電路裝置的一種製造方法。請注意,這些圖中,奇數 編號者顯示記憶體胞格行列Μ,而偶數編號者顯示周邊電 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ 297公釐)' 25 - A7 B7 266322 五、發明説明(23) 路區域A。 (諫先閲讀背面之注意事項再填寫本頁) 圖5和6分別顯示在依據實施例1的半導體稹體電路 裝置的一個製造程序中的一個半導髗基板1的一個主要部 份。 半導體基板1是由,例如,P型單晶矽(s i )所構 成,其中構造了一個p#4 p和一個η#4 η。 η # 4 η的構造方式爲利用提供一個離子植入罩以便 僅曝露半導體基板1上η # 4 η的一個區域,然後利用離 子植入法將η型不純物,例如,磷植入半導體基板1內, 而後對半導體基板1加以退火。 而p# 4 ρ的構造方法爲利用提供一個離子植入罩以 便僅曝露半導體基板1上口井4 ρ的一個區域,然後利用 離子植入法將,例如,二氟化硼(BF2)植入半導體基 板1內,而後對半導體基板1加以退火。 經濟部中央標準局員工消費合作社印製 在半導體基板1的上表面上,用以做爲元件分離的一 個場絕緣膜6 a已經利用,例如,一種LOCOS (矽的 局部氧化)方法被加以構造。同時,由,例如,S i 0 2 構成的一個絕緣膜1 9 a已經被構造於半導體基板1上爲 場絕緣膜6 a所圍繞的一個元件構成區域6 b上。 對於如此處理的半導體基板1,元件分離用的通道停 止層利用,例如,以下的方法被加以構造。 首先,在僅曝露P # 4 ρ的一個面域的一個光阻圚型 2 0 a (以下簡稱爲 '光阻圖型')利用光學石版印刷技 術被構於半導體基板1上之後,例如硼的P型不純物利用
Zb 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印製 266322 五、發明説明(24) 離子植入或類似方法並以光阻圖型2 0 a使用做爲一個離 子植入簟(圖5和6 )被植入半導體基板1內。 接下來,在光阻圖型2 0 a被去除之後,僅曝露 η # 4 η的一個區域的一個光阻圖型2 0 b利用光學石版 印刷技術被構造於半導體基板1上,如圖7和8之中所示 0 然後,例如磷的η型不純物利用離子植入或類似方法 並以光阻圖型2 0 b使用做爲一個離子植入罩而被植入半 導體基板1內(圖7和8 ),然後光阻圖型2 0 b將被去 除。 在光阻圖型2 0 b被去除之後,半導體基板1在含有 主要元素的氮氣(N2)和氧氣(〇2)的一個混合氣髏的 一個氣氛之中被加以退火而在半導體基板1上構造通道停 止層5p,5n,如圖9和1 0之中所示。 在實施例1之中應該注意的是,在構造了場絕緣膜 6 a之後,將利用離子植入或類似的方法構造通道停止層 5p,5n。利用如此構造通道停止層5p,5n,可以 產生以下的效果。 首先,由於通道停止層5 p,5 η利用提供高構成可 控制式的離子植入法被加以構造,構造的位置,不純物濃 度,以及其它等等將被有利地加以控制。 其次,依據本實施例構造通道停止層的方法可以避免 當使用原有技術的方法在構造場絕緣膜6 a之前構造通道 停止層時可能發生的一個窄小通道的效應。因此,M0 s 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 27 ...................o-f-: (諸先閲讀#'.面之注意事項再填寫本頁) · A7 B7 五、發明説明(25) (請先閱讀背面之注意事項再填寫本頁) 的構成記憶體胞格可以被製作得比較精細。在道個狀況中 的窄小通道效應是由於通道停止層的不純物向通道擴散所 造成的一種現象。除了因爲使用離子植入法構造通道停止 層5 p,5 η而提供的一個良好的構造可控制性以外,由 於以下的理由,實施例1可以避免窄小通道效應。也就是 說,在實施例1之中,由於不純物離子在場絕緣膜6 a構 造之後爲了通道停止裝置而被植入,不純物離子將被植入 比場絕緣膜6 a的位置深的一個區域,結果不純物離子幾 乎未向通道擴散。 另外,在實施例1之中,由於通道停止層5p,5n 同時也利用上述的方法爲了周邊電路區域A而被加以構造 ,將可以產生以下的效應。 首先,由於周邊電路區域A之中的MOS > s中也可 以避免窄小的通道效應,周邊電路區域A之中的 MOS > s可以被製作得較爲精細。也就是說,實施例1 可以實現周邊電路區域A對於較細結構的需求。 經濟部中央標準局員Η消費合作社印製 其次,由於通道停止層5 p,5 η與記憶體胞格行列 Μ之中的通道停止層5 p,5 η的構成同時地被加以構造 ,曝光罩的數目以及製造程序的數目將可以被減少。 接下來,MOS. ΕΤ的一個基本結構將,例如,利 用以下的方法被構造於半導體積體電路1上。 首先,如圖11和12之中所示,預定的不純物利用 離子植入或類似的方法被植入半導體基板1上爲場絕綠 膜6 a所園繞的各個元件構成區域6 b內構成ρ型和η型 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) -Ά - A7 B7 五、發明説明(26 ) 半導體區域7 p,7 η,以便提供待構造於配合的元件構 成區域之中的元件所需的電氣特性。 (請先閲讀背面之注意事項再填寫本頁) 其次,在構造於元件構成區域6 b上的絕緣膜(未顯 示)被去除而曝露半導體基板1的表面之後,半導體基板 1接受了熱氧化處理或類似的處理而在半導體基板1的曝 露表面上構成一個閘絕緣膜21。 在閘絕緣膜2 1構造之後,由,例如,η型低阻抗多 晶矽構成的一個導電膜2 2 a利用一個CVD或類似的方 法被沈積於半導體基板1上。這個程序中使用的一個反應 氣體可能是,例如,由四氫化矽(S i Η 4 )和三氫化磷 (ΡΗ3)構成的一個混合氣體。 其次,由,例如,S i 0 2構成的一個絕緣膜8 >利 用CVD或類似的方法被沈稹於導電膜2 2 a上。使用於 這個程序中的一個反應氣雔可以是,例如,由氧化氮( N2〇)和四氫化矽(S i H4)構成的一個混合氣體。 經濟部中央標準局員工消費合作社印製 接下來,在用以構造一個閘電極的一個光阻圖型(未 顯示)利用光學石版印刷技術被構造於絕緣膜8 >上之後 ,利用一個乾式蝕刻或是類似的方法以光阻圖型做爲一個 蝕罩而構造出絕緣膜8 >的圖型。 然後,在光阻圖型被除去之後,利用乾式蝕刻或類似 的方法以構造成的絕緣膜8 ^的圖型做爲一個蝕刻罩而構 成導電膜2 2 a的圖型,以便在半導體基板1上構成閘電 極2g,1 3g,1 4g,字元行導體WL,以及一個絕 緣膜8 ,如圖1 3和1 4之中所顯示。 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ^ A7 B7 266322 五、發明説明(27) 其次,半導體基板1接受微量的熱氧化處理以便在各 個閘《極2g,1 3g,1 4g的例表面上構成絕綠膜9 (請先閲讀會-面之注意事項再填寫本頁) Ο 接下來,在利用光學石版印刷技術於半導體基板1上 構造了用以覆盖除了 p # 4 p的一個上方部份之外的整個 表面的一個光阻圖型(未顯示)之後,例如磷的η型不純 物利用離子植入或類似的方法以光阻圚型和閘電阻2 g, 1 3 g使用做爲離子植入罩而被植入半導體基板1內。 然後,在使用於離子植入程序之中的光阻圖型被去除 之後,半導髏基板1接受熱處理而在半導體區域7 p內構 造 n_ 半導HIE域 2 a 1 ,1 3 a 1。 其次,在利用光學石版印刷技術於半導體基板1上構 造了用以覆蓋除了 η并4 η的上方部份之外的整個表面的 一個光阻圖型(未顯示)之後,例如硼的Ρ型不純物利用 離子植入或類似方法以構造成的光阻圖型和閘電極1 4 g 做爲離子植入罩而被植入半導體基板1內。 經濟部中央標準局員工消費合作社印製 接下來,在使用於離子植入程序中的光阻圚型被去除 之後,半導體基板1接受熱處理而在半導體區域7 η內構 造一個Ρ型半導體區域1 4 a 1。以這個方式, nM0S2,1 3和pMOS 1 4的基本結構被構造於半 導體基板1上。 然後,在利用C V D或類似方法沈積由,例如, S i 〇2構成的一個絕緣膜於半導體基板1上之後,將回 蝕絕緣膜以便在閘電極2g,1 3g,1 4g和絕緣膜8 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 五、發明説明(28) 的側表面上構成側壁,如圖1 5和1 6之中所示。 在構造了側壁1 〇之後,由,例如,S i 0 2構成的 一個絕緣膜1 1 a利用CVD或類似的方法被沈稹於半導 髏基板1上。使用於這個製程中的反應氣體可能是,例如 ,由N2〇和S i H4構成的一個混合氣體。 其次,構成記憶體胞格的電容,例如,利用以下的方 法被構造於半導體基板1上。 首先,如圇17和18之中所示,用以僅曝露 nMOS 2的外側上的n_型半導體區域2 a 1的一個上 方部份的一個光阻圖型2 0 c利用光學石版印刷技術被構 造於絕緣膜1 1 a上。然後,以光阻圖型2 0 c做爲一個 触刻罩絕緣膜1 1 a未被光阻圖型2 0 c覆蓋的部份將被 触刻去除而構成穿透絕緣膜1 1 a的接觸孔1 2 a以便曝 露η-型半導體區域2 a 1的某些部份。在接觸孔1 2 a 構造之後,光阻圇型20c將被去除。 經濟部中央標準局員工消費合作社印製 接下來,如圓1 9和2 0之中所示,由,例如,η型 低阻抗多晶矽構成的一個導電膜(第一個導電膜)2 2 b 利用CVD或類似的方法被沈稹於半導體基板1上。使用 於這個製程中的一個反應氣體可以是,例如,由四氫化矽 (S i H4)和PH3構成的一個混合氣體。 半導體基板1在,例如,N2氣氛中被退火,所以導 電膜2 2 b之中的η型不純物將被擴散至基板1內而構成 一個η*型半導體區域2 a 2。 在沈稹了導電膜2 2 b之後,僅覆蓋電容構成區域的 ΤΓ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) A7 B7 266322 五、發明説明(29) (請先閲讀背面之注意事項再填寫本頁) —個光阻圖型2 0 d利用光學石版印刷技術被構造於導電 膜2 2 b上。然後,以光阻圖型2 0 d做爲一個蝕刻罩, 導電膜2 2 b的圚型利用乾式蝕刻或類似的方法構成而形 成各個電容電極3 a的一個第一個翼部3 a 1 ,如圖2 1 和2 2之中所示。 其次,由,例如,S i 3N4構成的一個絕緣膜2 3 a 利用C V D或類似的方法被沈積於半導體基板1上。使用 於這個製程中的一個反應氣體可能是,例如,由二氧甲矽 烷(S i H2C52)和氨(NH3)構成的一個混合氣體 0 沈稹了絕綠膜2 3 a之後,由,例如,S i 〇2構成 的一個絕緣膜2 4 a利用CVD或類似的方法被沈稹於這 個絕緣膜2 3 a上。使用於這個製程中的一個反應氣髋可 能是,例如,由S i Η 4和N 2 0構成的一個混合氣體。 經濟部中央標準局員工消費合作社印製 然後,由,例如,BPSG (硼磷矽酸玻璃)構成的 一個絕緣膜2 4 b利用CVD或類似的方法被沈稹於絕緣 膜2 4 a上。使用於這個製程中的反應氣體可能是,例如 ,由TEOS (四乙氧基甲矽烷)和〇2所組成,並且在 其中添加了定量的硼和磷。 絕緣膜2 3 a,2 4 a和2 4 b使用做爲導電膜的一 個絕緣底膜以便構成第二個和第三個翼部3 a 2和3 a 3 0 其次,其上被構造了膜的半導體基板1在,例如,由 N2和〇2組成的一個混合氣體的氣氛之中被加以退火以便 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)"""61 A7 B7 266322 五、發明説明(3〇) 使絕緣膜2 4 b的上表面平坦,如圖2 3和2 4之中所示 0 (請先閱讀背面之注意事項再填寫本頁) 接下來,在回蝕絕緣膜2 4 b的一個上方部份之後, 其上被構造了膜的半導體基板1在,例如,由N2和〇2組 成的一個混合氣體的氣氛中被退火以便進一步使絕緣膜 2 4的上表面平坦,如圚2 5和2 6之中所示。 換句話說,在實施例1之中,電容3構造了第一個翼 部3 a 1之後(參見圖2),絕緣膜2 4 b的上表面將被 平坦化而做爲電容3的第二個和第三個翼部3 a 2 , 3 a 3的良好基底。 以此方式,用以構成第二個和第三個翼部3 a 2, 3 a 3的導電膜可以變得較爲平坦。這將導致,例如,以 下的效應。 首先,由於基底不平所造成的第二個和第三個霣部 3 a 2 ,3 a 3的構成不良將可以被減小。 其次,在構造第二個和第三個翼部3 a 2 ,3 a 3時 ,導電膜將不會被過度蝕刻。 經濟部中央標準局員工消費合作社印製 第三,由於導電膜可以被構造至第二個和第三個翼部 3 a 2 ,3 a 3內並且具有改善的圖型加工精度,翼部 3 a 2 ,3 a 3的圖型尺寸精度也可以被改善。 同時,由於用以構成第二個和第三個翼部的導電膜的 平坦化,可以使得一個電容絕緣膜較薄。利用這樣的一個 較薄的絕緣膜,可以增加電容的儲存電容値。 當構成電容3的翼部數目增加時,爲了確保電容3的 本紙張尺度適^中國國家標準(CNS)A4規格(210X297公釐)""""00 五、發明説明(31) 可靠度,上述的平坦化技術將更爲有效而且重要。 其次,由,例如,S i 〇2構成的一個絕緣膜(第三 個絕緣膜)24C利用CVD或類似的方法被沈積於平坦 化的絕緣膜2 4 b的上表面上。使用於這個製程中的反應 氣髏可能是,例如,一個TEOS氣體。 接下來,由,例如,η型低阻抗多晶矽構成的一個導 電膜(第二個導電膜)2 2 c利用CVD或類似的方法被 沈積於絕緣膜2 4 c上。使用於這個製程中的反應氣體可 能是,例如,由甲矽烷(Si Η4)和ΡΗ3組成的一個混 合氣體。應該注意的是導電膜2 2 c是用以構成各個電容 3的第二個翼部3 a 2。 然後,由,例如,S丨〇2構成的一個絕緣膜(第三 個絕緣膜)2 4 d利用CVD或類似的方法被沈稹於導電 膜2 2 c上。使用於這個製程中的反應氣體可能是,例如 ,由S i H4和N2〇組成的一個混合氣體。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 其次,如圖2 7和2 8之中所示,用以僅曝露翼部 3 a 1的上表面上的一個中央區域的一個上方部份的一個 光阻圖型2 0 e利用光學石版印刷技術被構造於絕緣膜 2 4 d 上。 在構造了光阻圖型2 0 e之後,以光阻圖型2 0 e做 爲一個蝕刻罩,利用乾式蝕刻或類似的方法穿透導電膜 2 2 c和絕緣膜2 3 a,2 4 a — 2 4 d構造一個接觸孔 1 2 f,以便曝露翼部3 a 1的上表面的一個中央部份。 然後,光阻圖型2 0 e被去除。 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) A 7 B7 ^66322 五、發明説明(32 ) (請先閲讀背面之注意事項再填寫本頁) 然後,如圖2 9和3 0之中所示,由,例如,η型低 阻抗多晶矽構成的一個導電膜(第二個導電膜)2 2 d利 用CV D或類似的方法被沈積於半導體基板1上。使用於 這個製程中的反應氣體可能是,例如,由S i H4和 PH3組成的一個混合氣體。應該注意的是,導電膜 2 2 d是用以構成電容3的第三個翼部3 a 3。 其次,在構造了用以利用光學石版印刷技術在導電膜 2 2 d上構成電容的一個光阻圖型2 0 f之後,導電膜 2 2 c和絕緣膜2 4 d未被光阻圖型2 0 f覆蓋的部份, 以光阻圖型2 0 f做爲一個蝕刻罩而利用乾式蝕刻或類似 的方法被去除。 利用以這個方式構成導電膜2 2 c,2 2 d和絕緣膜 2 4 d的圖型,第二個和第三個翼部3 a 2 ,3 a 3被構 造以完成各個電容電極3 a,如圖3 1和3 2之中所示。 經濟部中央標準局員工消費合作社印製 接下來,在去除了光阻圖型2 0 f之後,絕緣膜 2 4 a — 2 4 c利用一個濕式蝕刻或類似的方法被去除。 然後,絕緣膜2 3 a經由使用,例如,熱磷酸或類似的材 料被去除而曝露電容電極3 a的表面。 在去除絕緣膜2 3 a之後,由,例如,S i 3N4構成 的一個絕緣膜2 3 b利用CVD或類似的方法被沈稹於電 容電極3 a和絕緣膜1 1 a的表面上,如圖3 3和3 4之 中所示。使用於這個製程之中的一個反應氣體可能是,例 如,由S i H2Cj?2和NH3組成的一個混合氣體。 其次,絕緣膜2 3 b的表面在由,例如,〇2和氫氣 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)一"' ^ 266322 B7 五、發明説明(33) (請先閲讀背面之注意事項再填寫本頁) (H2)組成的一個混合氣體的一個氣氛之中被氧化,然 後由,例如,η型低阻抗多晶矽構成的一個導電膜2 2 d 利用CVD或類似的方法被構造於絕緣膜2 3 b上。使用 於道個製程中的反應氣體可能是,例如,由S i 114和 P Η 3組成的一個混合氣體。 接下來,導電膜2 2 d的圖型利用光阻技術被構成而 構造電容電極3 b,因而完成了電容3,如圖3 5之中所 示0 在構造了電容3之後,一個絕綠膜11b利用CVD 或類似的方法被構造於半導體基板1上,如圖3 5和3 6 之中所示。使用於這個製程之中的反應氣體可能是,例如 ,一個TEOS氣體。 其次,在構造了 一個光阻圖型(未顯示)用以覆盖除 了絕緣膜1 1 b上的周邊電路區域之中的nMOS區域的 —個上方部份以外的整個表面之後,例如A s的η型不純 物以剛構成的光阻圖型和nMOS13的閘電極13g做 爲離子植入罩而被摻入半導體區域7 p內。 經濟部中央標準局員工消費合作社印製 在A s摻入程序之後,光阻圖型將被去除。然後,用 以覆蓋除了周邊電路區域之中的pMO S區域的一個上方 部份之外的整個表面的一個光阻圖型(未顯示)被構造於 絕緣膜11b上。這個光阻圖型和pMOS14的閘電極 1 4 g被使用做爲將p型不純物,例如硼,摻入半導體面 域7 η內的離子植入罩。 然後,在去除了光阻圓型之後,具有目前爲止被構造 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)一""^ A7 B7 ^66322 五、發明説明(34 ) (請先閲讀背面之注意事項再填寫本頁) 於其上的半導體基板1在一個\2氣體氣氛中被加以退火 而構造nMOS 1 3的一個n+型半導體區域1 3 a 2以 pMOS 1 4的一個p+型半導體區域1 4 a 2 ,因而完 成周邊電路區域之中的nMOS 1 3和pMOS 1 4的 L D D結構。 其次,位元行導體利用,例如,以下的方法被構造於 半導體積體電路1上。 首先,由,例如,S i 0 2構成的一個絕緣膜1 1 c 利用CVD或類似的方法被沈積於絕緣膜11b上。使用 於道個製程之中的反應氣體可能是,例如,由S i H4和 N2〇組成的一個混合氣體。 接下來,由,例如,BPSG構成的一個絕綠膜 1 1 d利用CVD或類似的方法被沈稹於絕緣膜1 1 c上 。使用於這個製程中的混合氣體可能是由其中添加了磷和 硼的一個TE 0 S氣體所構成的一個混合氣體。 經濟部中央標準局員工消費合作社印製 然後,在具有目前爲止構造於其上的薄膜的半導體基 板1在由,例如,N 2和0 2組成的一個混合氣體的一個氣 氛中被加以退火而使絕緣膜11d的上表面平坦化之後, 絕緣膜11d的一個上方部份被回蝕,而具有目前爲止被 構造於其上的薄膜的半導體基板1再變被退火而使絕緣膜 1 1 d的上表面平坦化,如圖3 7和3 8之中所示。 其次,在利用光學石版印刷技術穿透絕緣膜11d而 構造一個接觸孔1 2 b以便曝露nMOS 2之中的η—型 半導體區域2 a 1的一部份的一個上表面之後,由,例如 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) όΊ A 7 B7 ^66322 五、發明説明(35 ) (請先閲讀背面之注意事項再填寫本頁) ,被摻入一個高濃度η型不純物(例如,磷)的η型低阻 抗多晶矽構成的一個導電膜2 2 e被沈積於絕綠膜1 1 d 上。使用於這個製程之中的反應氣體可能是,例如,由 S i H4和PH3組成的一個混合氣體。 在構造了接觸孔1 2 b之後,導電膜2 2 e的一個上 方部份被回蝕以便僅在接觸孔1 2 b塡充導電膜2 2 e, 如圖3 9之中所示。塡充的導電膜2 2 e構成位元行連接 元件BC的一部份。 半導體基板1在,例如,一個N2氣體氣氛之中被加 以退火,所以塡充的導電膜2 2 e之中的η型不純物被擴 散至基板1內而構成另一個η+型半導體區域2 a 2。 經濟部中央標準局員工消費合作社印製 然後,如圖3 9和4 0之中所示,一個光阻圖型 2 0 g利用光學石版印刷技術被構造於絕緣膜1 1 d上而 僅曝露周邊電路區域之中的nMOS 1 3的一個η +型半 導體區域1 3 a 2和pMOS 1 4的一個ρ+型半導體區 域1 4 a 2的上方部份。然後,以光阻圖型2 0 g做爲一 個蝕刻罩,穿透絕綠膜1 1 d構造了接觸孔1 2 c而曝露 半導體區域13a2,14a2。 其次,在去除了光阻圖型2 0 g之後,由,例如,鎢 構成的一個金屬膜2 5 a被構造於半導體基板1上,如圖 4 1和4 2之中所示。 金屬膜2 5 a是經由首先利用一個濺鍍法,CVD或 類似方法沈稹由鎢或類似材料構成的一個金屬膜於半導體 基板1上,然後利用C V D或類似方法沈稹由鎢或類似材 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) -38 - ^66322 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(36 ) 料構成的一個金屬膜於該金屬膜上所構成。使用於c V D 製程之中的反應氣體可能是,例如,由六氟化鎢(WF6 )和112組成的一個混合氣體。 在構造了金屬膜2 5 a之後,金饜膜2 5 a的圚型是 利用正常的光學石版印刷技術所構成而在半導體基板1上 構造構成記憶電路的位元行導體B L,而在構成這個圖型 的同時,第一層的線路導體1 5 a的圖型將被加以構造而 構成周邊電路。 簡言之,在實施例1之中,用以構成位元行導體B L 的金屬膜2 5 a被用以同時在與位元行導體BL相同的靥 上構造用以構成周邊電路的第一層線路導體1 5 a。結果 ,將產生以下的效應。 首先,由於可以提供大致上深度一致的接觸孔1 2 c 以便連接第一層線路導體1 5 a與nMOS 1 3和 pMOS 1 4 ,其間的接觸可靠度將被改善。 傳統上,由於,例如,以下的理由,用以連接周邊電 路的第一層線路導體與周邊電路區域之中的元件的接觸孔 的深度並不均勻。由於周邊電路的線路導體傳統上被構造 於比位元行導體被構造於其中的一個層較高的一個層之中 ,由一個絕緣膜構成的另外一層插入周邊電路的線路導髖 和元件之間。如此,插入的絕緣膜在厚度上可能的變化也 導致由絕緣膜上的線路層延伸至元件的各個接觸孔1 2 c 的深度改變。 第二,由於位元行導體的線路層可以被使用做爲第一 -jy - 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ο (請先閲讀背面之注意事項再填寫本頁) 裝. 0線 A7 B7 ^66322 五、發明説明(37) 層線路導體1 5 a的一個線路層,線路導體的設計上的自 由度將可以被改善。 (請先閲讀背面之注意事項再填寫本頁) 其次,第二層線路導體和第三層線路導體利用,例如 ,以下的方法被構造於半導雅基板1上。 首先,如圖4 3和4 4之中所示,一個絕緣膜1 1 e 被構造於絕緣膜11d上以便S蓋位元行導體BL和 第一層線路導體1 5 a。絕緣膜1 1 e以,例如,以下的 方法被加以構造。 由,例如,S i 0 2構成的一個絕緣膜首先利用 CVD或類似的方法使用,例如,由TEOS,氦氣( He )和〇2組成的一個混合氣體被沈積於絕緣膜1 1 d 上,然後,例如,一個SOG(玻璃上迴轉形成)膜被塗 覆於絕緣膜上。 經濟部中央標準局員工消費合作社印製 接下來,二層結構的絕緣膜的一個上方部份被回蝕而 使其上表面平坦化,然後由,例如,S i 0 2構成的一個 絕綠膜利用C V D或類似的方法使用,例如,由T E 0 S 和0 2組成的一個混合氣體被沈積於絕緣膜上,因而完成 絕緣膜1 1 e的構造。 其次,在構造了絕緣膜11e之後,將構造接觸孔 1 2 d而穿透周邊電路區域A之中的絕緣膜1 1 e以便曝 露第一層線路導體1 5 a的部份。然後,第二層線路導髗 1 5 b以類似於第一層線路導體1 5 a的一個方式被構造 於絕緣膜1 1 e上。 在構造了第二層線路導體1 5 b之後,一個絕綠膜 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) -4u - A 7 B7 ^^6322 五、發明説明(3S ) 1 1 f被構造於絕緣膜1 1 e上。這個絕緣膜1 1 f也可 以,例如,以類似於絕緣膜1 1 e的一個方式被加以構造 。 然後,如圖4 5和4 6之中所示,構造了接觸孔 1 2 e穿透周邊電路區域A之中的絕緣膜1 1 f以便曝B 第二層線路導體1 5 b的某些部份。然後,一個金屬膜 2 5b,例如,以如下的方式被構造於絕緣膜1 1 f上。 首先,由,例如,鎢構成的一個金屬膜,例如,利用 濺鍍,CVD或類似的方法被沈稹於絕緣膜1 1 f上。然 後,由鎢或類似的材料構成一個金屬膜利用一個毯狀 CVD法被沈稹於金屬膜上而構成一個金屬膜2 5 b 1。 使用於毯狀CVD處理的一個反應氣體可能是,例如,由 W F 6和Η 2組成的一個混合氣體。 接下來,由,例如,Al— Cu — Si合金構成的一 個金屬膜2 5 b 2利用濺鍍或類似的方法被沈稹於金屬膜 2 5b 1上。另外,在金屬2 5b2上,由,例如,鎢構 成的一個金屬膜2 5 b 3利用濺鍍或類似的方法被沈稹, 因而完成金屬膜2 5 b。 在構成金屬膜2 5b之後,由,例如S i3N4構成的 一個絕緣膜2 3 c利用CVD或類似的方法被沈稹於金靥 膜2 5 b 3上。使用於這個製程之中的一個反應氣體可能 是,例如,由S i H4,NH3和N2組成的一個混合氣體 0 然後,金靥膜2 5 b和絕緣膜2 3 c的圖型是利用通 常的光學石版印刷技術加以構造而構成第三層線路導體 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)—41 _ (請先閲讀背面之注意事項再填寫本頁) 裝 訂. 經濟部中央標準局員工消費合作社即製 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(39 ) 1 5 C和一個表面保護膜1 6 a,如圖2和3之中所示。 在構造了第三層線路導體1 5 c之後,由,例如, S i 〇2構成的一個表面保護膜1 6 b利用CVD或類似 的方法被構造於絕緣膜11f上以便覆蓋第三層線路導體 1 5 c。使用於這個製程中的一個反應氣體可能是,例如 ,由TEOS,He和〇2組成的一個混合氣體。 依據如上述的實施例1 ,可以產生以下的效應。 (1 ) 具有一個位元行連接元件BC以及設置於位元行 連接元件B C的兩側上的兩個記憶體胞格MC的胞格對單 元結構的位置在每一次位元行導體B L被重覆地設置於圖 1上的向下方向上時向圖1上的右邊移動周期圖型的四分 之一,所以電容3並未沿著圖1上的垂直方向依序被加以 設置。如此,相鄰的電容3之間在圖1的垂直方向上的距 離可以較長,而電容和電容連接元件C C之間的一個位置 餘隙可以較宽。 (2) 經由將位元行連接元件BC置放於在圖型構造時 將另外被去除的電容3的一個角落部份(電容3相對於位 元行連接元件B C的一側的一部份),記憶體胞格行列Μ 的面稹可以被有效地利用。 (3) 由於效應(1)和(2),各個電容3的面稹可 以被擴大而未顯著地增加記憶體胞格行列Μ的整個面稹。 (4 ) 由於位元行導體B L經而被連接至記億體胞格 MC之中的nMOS 2的半導體區域2 a的接觸孔1 2 b 被塡充以,例如,低阻抗多晶矽,這個結構將設有由於一 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)— (請4閲讀背面之注意事項再塡寫本頁)
經濟部中央標準局員工消費合作社即製 A7 B7 五、發明説明) 個移位的位元行導體B L而造成的短路問題,位元行導雅 B L和半導體區域2 a之間的接觸阻抗上的問題等等。另 外,這個結構使得周邊電路的第一層線路導體能夠經由使 用一個金靥膜提供位元行導體B L而被構造於與位元行導 體BL相同的層上。 (5) 以上的效應(4)也有助於構成相同深度的各自 連接第一自層線路導體1 5 a至周邊電路區域A之中的 nMOS 3或pMOS 1 4的接觸孔1 2 c,因而可以改 善通過該處而構成的連接的可靠度。 (6 ) 由於效應(4 )也使得傳統上不能被使用做爲導 體構成周邊電路的位元行導體B L的線路層能夠被使用做 爲第一層線路導體1 5 a構成周邊電路的一個線路層,用 以設置線路導體的一個區域可以被擴展。以這個方式,周 邊電路區域A可以被減小。同時,設置線路導體於周邊幫 路區域A之中的自由度可以被改善。 (7 ) 在用以連接第三層線路導體1 5 c至字元行導體 WL的連接區域C (圖4 )之中,相鄰的連接導體1 7分 隔一個間隙使得一個字元行導體WL能夠插入其間,所以 相鄰的連接導體1 7之間所需的一個線路間距可以被減小 ,因而使其能夠提供一個較大的置放餘隙,同等減小連接 區域C。 (8 ) 經由設置電源提供導體1 8於各個記憶體胞格行 列Μ的最外側上,平行於位元行導體B L並使其符合位元 行導體B L的重覆設置規律,電源提供導體1 8.可以避免 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ 297公釐)_ 請先閲讀背面之注意事項再填寫本頁) 裝
A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(4i ) 當未提供一個線路導體18時可能發生的各個記億體胞格 行列Μ之中的最外側位元行導體薄化,因而改善了各自的 記憶體胞格行列Μ之中的最外側位元行導體B L的可靠度 0。這個效應進一步可以改善半導體積體電路元件的良率 和可靠度。 (9 ) 由於通道停止層5 p,5 η是在構造了場絕緣膜 6之後使用離子植入或類似的方法被加以構造,可以構成 良好的通道停止層5 p,5 η而不會提高構成記憶體胞格 MC的nMOS 2之中的窄小通道效應。因此可以以一種 精細的結構製造構成記憶體胞格MC的nMOS 2。 (10) 由於通道停止層5p,5n也使用上述的方法 被構造於周邊電路區域A,周邊電路區域A之中的 nMOS13和pMOS14之中也可以避免窄小的通道 效應,所以nMOS13和pMOS14也可以比較精細 。換句話說,通道停止層的構成可以配合一個較精細的周 邊電路區域A的結構的需求。 (11) 由於通道停止層5p,5n同等被構造於記憶 體胞格行列Μ之中和周邊電路區域A之中,曝光罩的數目 和製程的數目將可以被減少。 (12) 由於效應(1 0 )有助於避免記憶體胞格行列 Μ和周邊電路區域A之中的MO S或類似E域之中的窄小 通道效應,可以改善半導體稹體電路元件的良率和可靠度 Ο (13) 使用做爲電容3的第二個和第三個翼部3 a 2 (請先閲讀背面之注意事項再填寫本頁) 裝· ,^τ 線 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ 297公楚) 74 經濟部中央標準局員工消費合作社即製 A 7 B7 五、發明説明(42 ) ,3 a 3的底部的絕緣膜2 4 b的上表面在構造3電容3 的第一個翼部3 a 1之後被平坦化,用以構成第二個和第 三個翼部3 a 2,3 a 3的導電膜2 2 c,2 2 d可以平 坦化,因而使其能夠改善電容3的可靠度和圇型尺寸精確 度。 (14) 在構造3電容3的第一個翼部3 a 1之後,經 由平坦化使用做好電容3的第二個和第三個翼部3 a 2, 3 a 3的底部的絕緣膜2 4 b的上表面,可以平面化用以 構成第二個和第三個翼部的導電膜2 2 c,2 2 d,所以 可以減小電容絕緣膜3 c的厚度。絕緣膜3 c減小的厚度 使得髦容3的儲存電容量可以被增加。 (15) 在構造翼形電容3時,利用首先構造第一個K 部3 a 1以及隨後構造第二個和第三個翼部3 a 2,3 a 3,使用做爲一個蝕刻罩的一個光阻圖型並不需要變厚。 因此,即使一個曝光設備只提供一個低的解析度,例如, 具有三個翼部份3 a 1 _ 3 a 3的電容3可以被有效地利 用0 再次參考圖1 ,單元結構的設置構成大致上彼此平行 的傾斜的序列單元結構LLK1 ,LLK2.…… LLK5。單元結構SU的傾斜序列傾斜於由左上至右下 的一個方向上。如曾經參考圖2 A所做之說明,各個單元 結構之中的各個電容3具有分別提供於各個記憶體胞格的 一個節點電極3 0,共同提供於多數的記憶體胞格的一個 板電極3 b以及夾於其間的一個電介體膜3 c。在任何一 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)_ 4b (請先閱讀背面之注意事項再填寫本頁)
2^6322 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(43 ) 個傾斜序列(例如,LLK3 )之中的任何一個單元結構 SU的第一個電容3的節點電極3 a和鄰接於首先提到的 傾斜序列的一個傾斜序列(例如,L L K 2 )之中的一個 單元結構SU的第二個電容3的節點電極之間的距離(d 1 )是利用輪廓極限或最小的光學石版尺寸所決定或定義 。換句話說,由垂直於傾斜序列的傾斜方向的一個方向觀 察時,鄰接兩個傾斜序列的單元結構的電容3的節點電極 3 a之間的距離d 1是利用輪廓極限或最小的光學石版尺 寸所決定或定義。 在圓1之中,鄰接的兩個記憶體胞格的切換電晶體被 構造於被場絕緣膜6 a (圖2 A )所圍繞的一個加長的元 件構成區域6 b之中。所有的加長的元件構成區域6 b相 對於位元行導體B L傾斜於相同的方向,使得其縱長方向 並不平行於位元行導體BL的延伸(長度)方向。元件構 成區域6 b包括於上述的記憶體胞格對單元結構之中。元 件構成區域6 b被傾斜以避免構造於其中存在了位元行導 體的一層下方的記憶體胞格對單元結構的位元行連接元件 B C由於未對準而被構造得過於接近構造於鄰接的位元行 導體下方的記憶體胞格對單元結構的切換電晶體。 其次參考顯示沿著圖1之中的線π B — II B所取的一 個截面視圖而類似於圖2 A的圖2 B,構造於絕綠膜 1 1 e上方的各種不同的膜爲了簡化將被省略。考慮到, 由於未對準,光罩由用以構造連接構成各個記憶體胞格對 單元結構之中的兩個記憶體胞格的兩個切換電晶體的接觸 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)-4ΰ - ~ (請先閲讀背面之注意事項再塡寫本頁) 裝. -» °線 ^66322 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(44 ) 孔的一個原先定義的位置被移位至三個半導體區域2 a 1 ,如同樣可由圚1 7瞭解者,各自用以提供與連接於電容 3的半導體區域2 a 1的接觸(電容連接元件c c )的接 觸孔1 2 a僅穿透單一的絕緣膜1 l a (例如,具有大約 1 0 0 nm的厚度的一個S i 〇2膜),所以場絕緣膜6 不太可能被過度去除而超過一個容許的限度。 另一方面,各自用以提供與被連接於用以連接位元行 導體BL的位元行連接元件BC (實施例1之中的η型多 晶矽膜2 2 e )半導體區域2 a 1的接觸的接觸孔1 2 b 穿透包括回蝕絕緣膜lid (例如,具有大約500nm 的厚度的一個BPSG膜),絕緣膜11c (例如,具有 大約1 0 0 nm的厚度的一個S i 〇2膜),以及絕綠膜 1 1 a (具有大約1 0 0 nm的厚度的一個S i 〇2膜, 如上述)(圖3 5)的三個層(具有大約7 0 0 nm的厚 度),所以一個半導體區a 1的場絕緣膜6可以被去 除超過一個容許的限度。如果場絕緣膜6被過度地去除, 位元行連接元件B C將會過度靠近連接於構造於鄰接位元 行連接元件BC (在圚2 B的右或左側上)的一個位元行 導體下方的記憶體胞格對單元結構之中的電容的電晶體的 半導體區域2 a 1。如此構造的位元行連接元件BC將導 致位於一個位元行導體下方的位元行連接元件B C和位於 鄰接該位元行導體的一個位元行導體下方的電容連接元件 CC之間分離或隔離不完全,因而使得一個不希望的漏電 流流經其間。結果,將製造出不良的記憶體胞格。 (請先閲讀脅面之注意事項再填寫本頁)
Q 裝
G 線 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)' 47 - A7 B7 五、發明説明(45 ) 經濟部中央標準局員工消費合作社印製 (請先閱讀-t面之注意事項再填寫本頁) 爲了解決這個問題,所有的加長的元件構成區域6 b 相對於位元行導髏B L被傾斜於相同的方向,以避免其從 長方向與位元行導體的延伸(長度)方向重合。在圖1之 中,各個元件構成區域6 b的傾斜方向被定義爲使得元件 構成區域6 b由位於位元行導體的,例如,下方雖然它並 不一定要被置放於該處)的位元行連接元件BC算起的一 個左側部份相對於位元行導體的中線被指向上方,而其一 個右側部份相對於位元行導體被指向上方(元件構成區域 6b整個向右方上升),當由圖1之中觀察時。經由如此 置放半導體區域7 p,一個較寬的間隙可以被提供於構造 於一個位元行導體下方的一個記憶體胞格對單元結構的位 元行連接元件B C以及構造於鄰接的位元行導體下方的一 個記憶體胞格對單元結構之中的一個切換電晶體的電容連 接元件之間,所以即使接觸孔的位置由於光罩的位移而由 它們將被構造所在的原始設計位置被移位,這個結構也不 會在位元行連接元件B C和鄰接的電容連接元件C C之間 發生上述的分離或隔離不完全的現象,因而使其可以有效 地避免一個不希望的漏電流流經其間。 構造於位元行導體B L下方而如上述向該處傾斜的加 長單元結構或元件構造區域6 b以如下的方式被加以設® 。也就是說,構造於一個位元行導體下方的一個傾斜的單 元結構的第一個電容3的節點電極3 a和構造於鄰接首先 提列的位元行導體一個位元行導體下方的一個傾斜的單元 結構的第一個電容3的節點電極之間的距離d 2 1是由輪 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)_ 48 - A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(46 ) 廓極限或最小的光學石版尺寸所決定或定義。而且,構造 於一個位元行導體下方的一個傾斜的單元結構的一個第二 個電容3的節點電極3 a和構造於鄰接首先提到的位元行 導體的一個位元行導體下方的一個傾斜的單元結構的第二 個電容3的節點電極之間的距離d 2 2是由輪廓極限或最 小的光學石版尺寸所決定或定義。 上述的距離d 1 ,d 2 1和d 2 2大致上彼此相等。 名詞 '輪廓極限^或'^最小的光學石版尺寸'是希望表示 相當於一個最小的線路導體宽度或是構造於一個半導體晶 片的一個預定的導體層之中的兩個線路導體之間的最小間 隙的一個極限或一個尺寸。 (實施例2 ) 圖4 7 — 5 6是顯示依據本發明的另一個實施例的一 個半導體積體電路元件的製造程序中的一個半導髏基板的 主要部份的橫截面視圖。 實施例2在構造構成記憶體胞格的電容的方法上與實 施例1不同。這個方法是,例如,以如下的方式實施。應 該注意的是,爲了清楚表示圖面,用以表示實施例2的圖 面省略了構造於圖2之中所示的閘電極2 g的側表面上的 絕緣膜9。 圖4 7是顯示依據實施例2的半導體稹體電路元件的 一個製造程序中的一個記憶體胞格行列Μ的一個主要部份 的一個橫截面視圇1顯示與資施例1的圖1 3之中所示的 (請先閲讀背.面之注意事項再填寫本頁) 裝 ,νβ
本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)· 49 - 266322 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(47 ) 製造程序的創造者類似的一個結構。在一個半導體基板 1 一 2的一個元件構造區域之中,已經構造了 nMOS 2 一 2的一個基本結構。 在由,例如,S i 〇2構成的一個絕綠膜2 4 e — 2 首次利用CVD或類似的方法被構造於半導體基板1 一 2 上之後,如圖4 8之中所示,由,例如,S i3N4構成的 一個絕緣膜(爲了保護的作用)2 3 d_ 2利用CVD或 類似的方法被沈積於絕緣膜2 4 e_2上。此外,由,例 如,S i 〇2構成而具有與絕緣膜2 3d — 2不同的蝕刻 率的一個絕緣膜(第二個絕綠膜)2 4 f — 2利用CVD 或類似的方法被沈積於保護的絕緣膜2 3 d - 2上。 接下來,如圖4 9之中所示,利用光學石版印刷技術 曝露濺射法nMOS 2 - 2的一個η-型半導體區域的某 些部份而穿透絕緣膜2 3d_2,2 4 e_2, 2 4 f — 2構造接觸孔1 2 — 2。 在構造了接觸孔1 2 — 2以後,由,例如,η型低阻 抗多晶矽構成的一個導電膜2 2 f — 2利用CVD或類似 的方法被沈積於半導體基板1 一 2上,如圖5 0之中所示 。在實施例2之中,導電膜2 2 f — 2以這個方式被沈稹 至其上表面變成幾乎平面的一個程度。這個導電膜2 2 f 一 2是用以構造電容的第一個翼部。 其次,具有到目前爲止被構造於其上的膜的半導體基 板1 一 2在,例如,一個N 2氣氛中被加以退火而使導電 膜2 2 f — 2之中的η型不純物向半導體基板1 一 2擴散 (請先閲讀喈面之注意事項再填寫本頁) 裝. ,νβ 0 線 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)
5F A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(48) 以便構造一個η +半導體區域2 a 2 _ 2。 在退火程序之後,導電膜2 2 f - 2的上表面被回蝕 而進一步平坦化導電膜2 2 f — 2的上表面,如圚5 1之 中所示。 然後,如圖5 2之中所示,在由,例如,S i 0 2構 成的一個絕緣膜2 4 g — 2利用CVD或類似方法被沈稹 於導電膜2 2 f — 2上之後,由,例如,η型低阻抗多晶 矽構成的一個導電膜2 2 g — 2利用CVD或類似的方法 被沈稹於絕緣膜2 4 g — 2的上表面上。另外,由,例如 ,S i 〇2構成的一個絕緣膜2 4 g — 2利用CVD或類 似的方法被沈積於導電膜2 2 g — 2上。導電膜2 4 g — 2是用以構造電容的一個第二個翼部。 其次,如圖5 3之中所示,各自用以曝露導電膜 2 2 f — 2的一部份的接觸孔1 2 f — 2利用光學石版印 刷技術而穿透導電膜2 2 g — 2和絕緣膜2 4 g — 2, 2 4 h — 2被加以構造。然後,如圖5 4之中所示,由, 例如,η型低阻抗多晶矽構成的一個導電膜2 2 h — 2利 用CVD或類似的方法被沈稹於半導體基板1 _ 2上。這 個導電膜2 2 h _ 2是用以構造電容的一個第三個翼部。 簡要地說,在實施例2之中,用以構造電容的第一個 翼部的導電膜2 2 f - 2的上表面被平坦化,而在平坦化 的上表面上,沈稹了導電膜2 2g_2,2 2h — 2以便 構造電容的第二個和第三個翼部。 經由如此構造電容的結構,相較於在構造用以提供電 (諳先閲1»«肴面之注意事項再填寫本頁) 裝· 0 線 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)
FT 2^^322 A7 B7 經濟部中央標準局員工消費合作社即製 五、發明説明(49 ) 容的第二個和第三個翼部和導電膜2 2 g — 2 ,2 2h — 2之前平坦化位於其下方的導電膜的處理程序,平坦化的 程序可以輕易地實施而不會過度增加處理的程序。 因此,可以以較容易的方式並且在不過度增加製造程 序的數目的情況下產生相關於電容的可靠度的效應,類似 於實施例1之中的那些情況。 在沈稹了導電膜2 2g — 2,2 2h-2之後,用以 構造電容的一個光阻圖型2 0 h — 2利用光學石版印刷技 術被構造於導電膜2 2h — 2上。然後,以這個光阻圖型 2 Oh — 2做爲一個蝕刻罩,導電膜2 2 f — 2-2 2 h 一 2和絕緣膜2 4 f — 2 — 2 4h — 2的圖型將用以構造 電容電極3 a — 2,同時曝露電容的表面,如圖5 5之中 所示。 應該注意的是,在實施例2之中,絕緣膜2 3 d — 2 是做爲一個保護膜,具有在構造圇型程序中做爲一個蝕刻 阻止裝置的功能。利用這個保護膜,位於第一個翼部 3 a 1 _2下方的絕緣膜2 4. f — 2在構造圚型以便構成 翼部3 a — 2 -3 a 3 — 2等也可以被去除,所以第一個 翼部3 a 1 — 2的下表面也可以被使用做爲電容的一個儲 存部份,因而相較於前述的實施例1 ,電容的電容量可以 被增加。 然後,在,例如,利用熱磷酸處理或類似方法去除絕 緣膜2 3 d — 2之後,如圖5 6之中所示,一個電容毽極 3 b — 2和一個電容絕綠膜3 c — 2將以類似於實施例1 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)_ 52 * (Μ閲讀背面之注意事項再填寫本頁) 裝 ,νβ
經濟部中央標準局員工消費合作社印製 266322 A7 A 7 B7 五、發明説明(50 ) 的一種方式被加以構造而完成電容3 - 2。 依據如上述的實施例2,除了實施例1所產生的效應 之外,可以產生以下的效應。 (1 ) 構造各自具有三個翼部3 a 1 — 3 a 3的電容3 _2時,在用以構造第一個翼部3 a 1 — 2的導電膜2 2 f ~ 2的上表面被平坦化之後,用以構造第二個和第三個 翼部3a2 — 1,3a3 — 2的導電膜22g-2-, 2 2 h _ 2被構造於導電膜2 2 f — 2平坦化的上表面上 ,因而可以比構造資施例1的電容的方式更容易地構造良 好的電容3 - 2,並且不過度地增加製造程序。 (2 ) 保護用的絕緣膜2 3 d — 2首先被構造於導電膜 2 2 f - 2下方而構成第一個翼部3 a 1 -2以便將預定 的絕緣膜2 4 f — 2夾於其間,使得絕緣膜2 3 d_2被 使用做爲一個蝕刻阻止屉以去除絕緣膜2 4 f_2。以這 個方式,翼部3 a 1 — 2的下表面也可以被使用做爲電容 的一個儲存部份,所以電容3 — 2的總電容量可以比實施 例1的電容3大。 (實施例3 ) 圖5 7 — 6 5各自顯示依據本發明的另一個實施例的 一個半導體稹體電路元件的一個製造程序之中的一個半導 體基板的一個主要部份的橫截面視圖。 簡要地說,實施例3在構造構成記憶體胞格的電容的 方法上與賁施例1 ,2不同。該方法包括,例如,以下的 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公;») 53 (請先閲讀背面之注意事項再填寫本頁) 裝 線 Α7 Β7 2β^322 五、發明説明(51 ) (請咮閱讀遣面之法意事項再填寫本頁) 程序。爲了使圖面較爲清楚,應該注意的是用以顯示賁$ 例3的圖面也省略了圖2之中所示的構造於閘電極2 g的 側表面上的絕緣膜9。 圖5 7是顯示依據實施例3的半導體稹體電路元件的 —個製造程序中的一個記憶體胞格行列M_ 3的一個主萝 部份的一個橫截面視圓,圖示類似於實施例1的圖1 5之 中所示的製造程序之中所構造者的一個結構。n MOS 2 一 3的一個基本結構已經被構造於一個半導體基板1 一 3 的一個元件構成區域之中。由,例如,S i 〇2構造的一 個絕緣膜2 4 i -3相當於圖1 5之中的絕緣膜1 1 a ° 如圊5 7之中所示,在由,例如S i 〇3構成的一個絕緣 膜2 4 j — 3利用C V D或類似的方法被沈稹之後,各自 用以曝露nMOS 2 — 3的一個η-型半導體區域2 a 1 一 3的一部份的接觸孔1 2 a — 3利用光學石版印刷技術 而穿透絕緣膜2 4 i - 3 ,2 4 j — 3被加以構造,如圖 5 8之中所示。 經濟部中央標準局員工消費合作社印製 在構造3接觸孔1 2 a — 3之後,由,例如,η型低 阻抗多晶矽構成的一個導電膜2 2 f _3利用CVD或類 似的方法被沈稹於半導體基板1 - 3上,如圖5 9之中所 示。同樣在實施例3之中,導電膜2 2 f — 3在這個程序 之中被沈稹至其上表面變成大致上平面的一個程度。這個 導電膜2 2 f是用以構造電容的一個第一個翼部。 然後,導電膜2 2 f — 3的上表面被回蝕而進一步平 坦化導電膜2 2 f-3的上表面,如圇6 0之中所示。 54 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) A 7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(52 ) 其次’如圖6 1之中所7TC’在由,例如,S i O2 構成的一個絕緣膜2 4 g_ 3利用CVD或類似的方法被 沈積於導電膜2 2 f — 3上之後,由,例如,n型低阻抗 多晶矽構成的一個導電膜2 2 g_3利用CVD或類似的 方法被沈積於絕緣膜2 4 g - 3的上表面上,接著進一步 利用C V D或類似的方法沈積由,例如,S i 0 2構成一 個絕緣膜2 4 h_3。導電膜2 2 g - 3是用以構造電容 的第二個翼部。 其次,如圖6 2之中所示,各自用以曝露導電膜 2 2 f — 3的一部份的接觸孔1 2 f -3利用光學石版印 刷技術而穿透導電膜2 2 g_3和絕緣膜2 4 g — 3, 2 4 h — 3被加以構造。然後,以圖6 3之中所示,由, 例如,η型低阻抗多晶矽構成的一個導電膜2 2 h — 3利 用CVD或類似的方法被沈稹於半導體稹體電路裝S1_ 3上。這個導電膜2 2 h - 3是用以構造電容的第三個翼 部。 簡要地說,在實施3之中,用以構造各自的電容的第 —個翼部的導電膜2 2 f - 3的上表面被平坦化,而用以 構造各自的電容的第二個和第三個翼部的導電膜2 2 g_ 3 ,2 2h — 3被沈稹於平坦化的上表面上。以這個方式 ,實施例3可以更輕易地產生與前述實施例1那些效應類 似的效應而未過度地增加製造程序,類似實施例2。 在沈稹了第二個和第三個翼部的導電膜2 2 g_ 3, 2 2h — 3之後,一個光阻圚型2 Ο ί — 3利用光學石版 (請.^閱讀背.面之注意事項再塡寫本頁) 裝· 、?!
本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)_ 55 26^322 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明(53 ) 印刷技術被沈稹於構造電容的導電膜2 2 h _ 3上,而且 被用以做爲構造導電膜2 2g-3,2 2h — 3和絕緣膜 2 4 g — 3 ,2 4h — 3的圖型的一個蝕刻罩。以這個方 式,用以構造第一個翼部的導電膜2 2 f — 3被使用做爲 功能爲蝕刻的阻止屠的一個保護膜。 以這個方式,電容3 - 3的第二個和第三個翼部 3 a 2-1 ,3 a 3 — 3的圖型如圚6 4之中所示被加以 構造。接下來,夾於第二個和第三個翼部3 a 2 _ 3, 3 a 3 — 3之間的絕緣膜2 4 h — 3以及夾於翼部3 a 2 一 2和導電膜2 2 f — 3之間的絕緣膜2 4 g_ 3將被去 除。然後,導電膜2 2 f — 3的曝露部份將被蝕刻掉而完 成各個電容3 — 3的電容電極3 a,如圖6 5之中所示。 依據如上述的實施例3,由於未構造保護用的絕緣膜 23d — 2 ,除了由實施例2所產生的上述效應(1)之 外,實施例3的結構因而具有簡化構造程序的一個效應。 (實施例4 ) 圖6 6 — 7 1是各自顯示依據本發明的另一個實施例 的一個半導髅積體電路元件的一個製造程序之中的一個半 導髓基板的一個主要部份的橫截面視圖。 概括言之,實施例4在構造位元行導體的方法上與前 述的實施例1不同。該方法,例如,利用以下的方法被實 施0 圖6 6和6 7是各自顯示依據實施例4的半導懺稹« (請洗閲讀·#面之注意事項再塡寫本頁) οι 裝. 線 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)_的 A 7 B7 五、發明説明(54 ) 電路元件的一個製造程序之中的一個記憶體胞格行列M_ 4和一個周邊區域A — 4的一個主要部份的横截面視圚。 圚面顯示了類似於圖3 5和3 6之中所示的製造程序之中 構造者的結構,其中圖3 5和3 6之中的絕緣膜1 l a被 描繪爲圖6 6和6 7之中的一個平坦化的絕緣膜1 1 a — 4 。 在記憶體胞格行列M4之中,絕緣膜11d—3已經 具有穿透其中構造的—個接觸孔1 2 b — 3以便曝露一個 nMOS2_4的一個η—型半導體區域2al — 4 ° 首先,由,例如,η型低阻抗多晶矽構成的一個導電 膜利用C V D或類似的方法如圖所示被沈積於半導體基板 上0 請 閱 il -背 面 之 注 意 : !〇! 寫裝 本 頁 訂 經濟部中央標準局員工消費合作社印製
半導體基板1 一 4 ,例如,在一個^^2氣氛之中被加 以退火,所以導電膜2 2 i - 4之中的η型不純物被擴散 進入基板1 — 4內而構成一個η*型半導體區域2 a 2 _ 4 0 接下來,如圇6 8和6 9之中所示,一個光阻圖型 2 0 j — 4是利用光學石版印刷技術被加以構造以便曝露 周邊電路區域A— 4中的nMOS 1 3 — 4和pMOS 1 4 _4的各個半導體區域 a 1 a 1 — 的一個上方部份。 然後,各自用以曝露周邊電路區域4 — A之中的 nMOS 1 3 — 4和pMOS 1 4 — 4的半導體區域 1 3 a 1 - 4 1 4 a 1 4的一部份的接觸孔 c 〇i 線 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)—57 - 2e^322 A 7 B7 五、發明説明(55 ) 4以光阻圖型2 Ο 1 1 d — 4被加以 其次,如圖7 施例1的一種方式 2 5 a — 4之後, 施例1的一種方式 及周邊 如曾經 4做爲一個蝕刻罩而穿透絕緣膜 經濟部中央標準局員工消費合作社印製 導體B L以 見圖2 ), 因此, 例1的(3 當本發 明時,毫無 但是卻可以 以修改。 例如, 容各自具有 定的結構, 之中所示, 電容3 m容電極3 應該瞭 )-( 明人的 疑問本 在不脫 構造。 0和7 沈積由 金屬膜 被加以 電路的 配合實 解的是 5 )之 發明依 發明並 離其要 1之中所示 ,例如,鋳 2 -4 構造而構成 第一層線路 施例1所做 資施例4也 中所列者的 據其可取實 不偈限於上 旨的情況下 ,在以 構成的 的圖型 記憶體 導體1 的說明 可以產 效應。 施例被 述的實 以各種 類似於前述資 —個金屬膜 也以類似於資 電路的位元行 5 a - 4 (參 生類似於實施 詳細地加以說 施例1 一 4, 不同方式被加 請 -是 閱 -背 面 之 注 意 ! 拳!30: I裝 本 頁 訂 雖然實施例1 一個翼部結構 而可以修改成 可以使用具有 —5各自由構 a — 5,覆蓋 ,以及進一步覆蓋絕緣膜 一 4是其中構成記憶體胞格的電 的例子,本發明並不限於這個特 各種不同形式。例如,如圖72 一個冠狀結構的電容3 — 5 ° 造爲,例如,一個圓筒形的—個 前者的一個電容絕緣膜3 c _ 5 3 c — 5的一個電容電極3 b — 〇丨 線 5所構成。電容電極3 nMOS2-5 的 容電極3 b — 5電 一5在電氣上連接於一個 •型半導體區域2 a 1_5 °電 氣上連接於一個提供電源的導體18- —個 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) A 7 B7 266322 五、發明説明(56 ) 5 (參見圖4 )並且被設定於一個預定的電位。電容電極 3a — 5,2b — 5均是由,例如,η型低阻抗多晶矽所 構成,而電容絕緣膜3 c — 5則是由,例如,一個 S i 3Ν4層和一個S i 〇2層所組成的一個稹層膜所構成 。或者,η型低阻抗多晶矽可能僅被使用於電容電極3 a _5 ;鋳或TiN用於電容電極3b_5 ;而氧化钽( Ta2〇5)則使用於電容絕緣膜3 c — 5,舉例來說。 同時,雖然所描述的實施例1 - 3是位元行連接元件 B C被塡充以低阻抗多晶矽的狀況,本發明並不僅限於這 個特定結構。或者,如圓7 3之中所示,由,例如,η型 低阻抗多晶矽所構成的一個墊膜2 6可能被構造於位元行 連接元件BC的底部上。因此,位元行導體B L — 5不能 是由,例如,鋳或Al— S i -Cu合金所構成。電容電 極3a — 5可能具有,例如,四個翼部3al — 5, 3 a 4 — 5 0 因此,利用以自行對準的方式構造墊膜2 6,可以使 得位元行連接元件BC兩側上的nMOS 2之間的間隙較 爲窄小。另外,由於墊膜2 6如果製作得較宽時其上表面 可以運到偏移的接觸1 2 b等,即使η Μ〇S 2之間的間 隙較窄也可以確保關於位元行導體BL_ 5的可靠度。此 外,由於不純物可以由墊膜2 6向半導體基板擴散,可以 減低nMOS 2對半導體區域2 a的阻抗。除此之外,位 元行導體的金屬膜也可以使用做爲構成周邊電路的線路導 體。 本纸張尺度適用中國國家標準(CNS)A4規格(210X297公釐)-- 請 閲 讀 -背 面 之 注 塡 本 頁 經 濟 部 中 央 標 準 Μ 員 工 消 費 合 作 社 印 製 A 7 B7 五、發明説明(57 ) 雖然說明的實施例4是 層線路導體,達到周邊電路 區域的接觸孔是在用以構造 抗多晶矽膜2 2 i _4 (參 1 1 d — 4上之後而被加以 的一個程序。有時候,也可 首先,用以構造位元行 矽膜2 2 i _ 4被沈積於絕 2 2 i - 4的圖型被構造使 中。接一來,則穿透絕緣膜 路區域之中的MO S的一個 了接觸孔之後,一個預定的 。然後,利用構造金屬膜的 層線路導體。 雖然此處對本發明所做 與其相關的一個工業用途的 DRAM,本發明並不侷限 各個不同的領域。同時也可 置,例如4百萬位元或16 它半導髗稹體電路元件,例 個複合式閘行列等。 ,爲了 域中 位元行 見圖7 構造, 以使用 導體的 緣膜1 得其未 1 Id 半導體 金屬膜 圖型而 構造位元 的Μ 〇 S 導體的位 0 )被沈 本發明並 如下的程 位於下方 1 d - 4 保持於周 —4而構 區域的接 被沈積於 構造位元 行導體和第一 的一個半導體 於下方 稹於絕 不侷限 序。 的低阻 上,多 邊電路 造達到 觸孔。 半導體 行導體 的低阻 緣膜 於道樣 抗多晶 晶矽膜 區域之 周邊電 在構造 基板上 和第一 請 咣 閲 讀 •背 Φ 意 ;1〇! f · 寫裝 本 頁 訂 〇! 線 經濟部中央標準局員工消費合作社印製 的說明是本發明被應用於特別 領域的一個 百萬元的 於這個領域,而可以被應用於 以將本發明應用於具有不同容 百萬位元的D RAM,以及其 如,具有半導體積體電路的一 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐)
Claims (1)
- 經濟部中央標準局負工消费合作社印製 ^6322 bI C8 D8 々、申請專利範圍 1 .—個半導體記憶元件,包含一個半導體基板,構 造於該基板上的一個多數的字元行導體和一個多數的位元 行導體,以及提供於一個該字元行導體和一個該位元行導 體之間的交叉點的一個多數的記憶體胞格,其中: 各個位元行導體相鄰的兩個記憶體胞格構成一個記憶 體胞格對單元結構,其中各個記憶體胞格對單元結構包括 有以下列順序設置於該位元行導體下方的長度方向上的一 個第一個資訊儲存電容,一個第一個切換電晶體,一個第 二個切換電晶體和一個第二個資訊儲存電容,該電晶體各 有構造於該基板中的一對半導體區域和構造於該基板上的 該對半導體區域之間的一個控制電極,當電晶體反應施加 於該控制電極的一個控制訊號而導電時一個電流將流過該 對半導體區域之間,該第一個電晶體的一對半導體區域其 中之一和該第二個電晶體的一對半導體區域其中之一在它 們的邊界上被結合爲一個單一的區域而經由一個位元行連 接導體被連接於該位元行導體其中之一,該第一個和第二 個電晶雅的閘電極分別被連接於彼此相鄰的字元行導體, 該第一個和第二個電晶體的其它半導體區域則分別被連接 於該第一個和第二個資訊儲存電容,該第一個資訊儲存電 容和該第一個切換電晶體構成該相鄰的兩個記憶體胞格其 中之一,該第二個資訊儲存電容和胲第二個切換電晶體構 成另外一個該相鄰的兩個記憶體胞格;而 構造於一個位元行導體下方的一個串列的記憶體胞格 對單元結構在位置上相關於構造於分別位於該一個位元行 本紙張尺度適用中國國家椹準(CNS)A4規格(210x297公兼)-61 - ^—裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 26^322 il C8 ____ D8 六、申請專利範圍 導體的相對側上的相鄰第一個和第二個位元行導體下方的 串列的記憶體胞格對單元結構向著平行於該位元行的方向 被移動,使得當由垂直於該基板的方向觀察時,構造於該 相鄰的第一個位元行導體下方的一個記憶體胞格對單元結 構的一個第二個資訊儲存電容及構造於該相鄰的第二個位 元行導體下方的一個記憶體胞格對單元結構的一個第一個 資訊儲存電容被置放於鄰接構造於該一個位元行導體下方 的一個記憶體胞格對單元結構的一個位元行連接導體的位 置。 2 .如申請專利範圍第1項的一個半導體記憶元件, 其中構造於該鄰接的第一個位元行導體下方的該記憶體胞 格對單元結構的第二個資訊電容和構造於該一個位元行導 體下方的該記憶體胞格對單元結構的第二個電容之間的一 個間隙以及構造於該鄰接的第二個位元行導體下方的該記 憶體胞格對單元結構的第一個電容和構造於該一個位元行 導體下方的該記憶體胞格對單元結構的該第一個電容之間 的一個間隙是由輪廓界限所定義。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 3 .—個半導體記憶元件,包含一個半導體基板,構 造於該基板上方的一個多數的字元行導體和一個多數的位 元行導體,及各自提供於一個該字元行導體和—個該位元 行導體之間的一個交叉點的一個多數的記憶體胞格,其中 各個位元行導體的相鄰兩個記憶體胞格構成—個記憶 體胞格對單元結構,其中各個記憶體胞格對單元結構包括 本紙張尺度適用中國國家椹準(CNS>A4規格(210x297公釐)-62 - A8 B8 C8 D8 申請專利範圍 以下列順序設置於一個該位元行導體下方的該位元行導雅 的長度方向上的一個第一個資訊儲存電容,一個第一個切 換電晶體,一個第二個切換電晶體及一個第二個資訊儲存 電容,各個該電容具有構造於該基板中的一對半導體區域 及構造於該基板上該對半導體區域之間的一個控制電極, 當電晶體反應施加於該控制電極的一個控制訊號而導電時 將使得一個電流通過該對半導體區域之間,該第一個電晶 體的成對半導體區域其中之一和該第二個電晶體的成對半 導體區域其中之一在其邊界上被結合爲一個單一的區域而 經由一個位元行連接導體被連接至一個該位元行導體,該 第一個和第二個電晶體的閘電極分別被連接於彼此相鄰的 字元行導體,該第一個和第二個電晶體的其它半導體區域 分別被連接於該第一個和第二個資訊儲存電容,該第一個 資訊儲存電容和該第一個切換電晶體構成該相鄰的兩個記 憶體胞格其中之一,該第二個資訊儲存電容和該第二個切 換電晶體則構成另外一個該相鄰的兩個記憶體胞格; 經濟部中央揉準局員工消費合作社印製 (請先鬩讀背面之注意事項再填寫本頁) 構造於一個位元行導髏下方的一個串列的記憶體胞格 對單元結構在位置上相關於構造於分別位於該一個位元行 導體的相對側上的相鄰第一個和第二個位元行導體下方的 串列的記憶體胞格對單元結構而被移動,使得連接於構造 於一個位元行導體下方的一個記憶體胞格對單元結構之中 的第一個電晶體的控制電極的該相鄰的字元行導體其中之 —也被連接於構造於該相鄰的第一個位元行導體下方的一 個記憶體胞格對單元結構之中的一個第二個電晶體的控制 本紙張尺度適用中國困家梯準(CNS ) A4規格(210X297公釐) 63 經濟部中央標準局ec工消費合作社印製 2e^322 六、申請專利範圍 電極,而連接於構造於該一個位元行導體下方的該一個記 憶體胞格對單元結構之中的第二個電晶體的控制電極的另 外一個該相鄰的字元行導體也被連接於構造於該相鄰的第 二個位元行導體下方的一個記憶體胞格對單元結構之中的 —個第一個電晶體的控制電極。 4. 如申請專利範圍第1項的一個半導體記億元件, 其中: 各個該第一個和第二個電晶體的該對半導體區域被構 造於該基板的一個元件構成區域之中: 該第一個和第二個資訊儲存電容分別被構造於各個該 記憶體胞格對單元結構之中的該第一個和第二個切換電晶 體上:而 其中具有一個記憶體胞格對單元結構的第一個和第二 個切換電晶體的第一個和第二個半導體區域的基板的各個 該元件構成區域的一個長度方向並不平行於具有一個預先 決定的傾斜方向的其配合的位元行導體。 5. 製造一個半導體元件的一種方法,包含以下的步 驟: 準備具有一個主要表面的一個半導體基板: 在半導體基板的該主要表面構造一個場隔絕膜以便在 該處定義元件構成區域: 選擇性地將一個不純物植入半導體基板的該主要表面 內以便在半導體基板的該主要表面之中構造延伸於該場隔 絕膜下方的一個通道阻止裝置;以及 本紙張尺度適用中國國家標準(CNS)A4规格( 210X297公釐)-64 _ -裝— • · (請先閲讀背面之注意事項再填寫本頁) 、1T -C線 經濟部中央橾準局貝工消费合作社印製 2e^S22 it C8 __ D8 六、申請專利範圍 在半導體基板的該主要表面之中的該元件構成區域中 構造電路元件。 6 .製造包括一個半導體記憶胞格行列和該記憶胞格 行列的一個周邊電路的一個半導體元件的一個方法,該記 憶體胞格行列具有構造於一個半導體基板上方的一個多數 的字元行導體和一個多數的位元行導體,以及各自被提供 於一個該字位元行導體和一個該位元行導體之間的一個交 叉點的一個多數的記憶體胞格,其中各個記憶體胞格包括 一個切換電晶體和構造於一個位元行導體下方的一個資飢 儲存電容,該電晶體使其半導體區域分別連接於一個該位 元行導體和一個該儲存電容,並且使其控制電極連接於一 個賅字元行導體,該方法包含以下的步驟: 準備具有一個主要表面的一個半導體基板: 在半導體基板的該主要表面構造一個場絕緣膜以便在 該處定義元件構造區域; 選擇性地將不純物植入半導體基板的該主要表面內而 在半導體基板的該主要表面中構造各自延伸於該場絕緣膜 下方的通道阻止裝置; 在半導體基板的該主要表面中的第一批該元件構造區 域中構造切換電晶體並且在該第一個元件構造區域上構造 資訊儲存電容以完成記憶體胞格; 在半導體基板的該主要表面之中的第二批該元件構造 區域中構造該周邊電路的元件; 構造覆蓋該切換電晶體和該周邊電路的該元件的—個 本紙張尺度適用中困國家標準(CNS ) A4洗格(210X297公釐)-65 - (請先閲讀背面之注意事項再填寫本頁)D8 D8 經濟部中央標準局貝工消费合作社印製 六、申請專利範圍 第一個絕緣膜: 在胲第一個絕緣膜之中構造第一個接觸孔以曝露各個 切換電晶體的一個半導體區域並且在該基板上構造一個摻 入雜質的半導體膜並使該第一個接觸孔被塡充以該摻入雜 質的半導體膜的摻入雜質的半導體: 回蝕該摻入雜質的半導體膜使得該摻入雜質的膜僅保 存於該第一個接觸孔之中; 將一個不純物由該第一個接觸孔之中的該摻入雜質的 半導體擴散至各個切換電晶體的該一個半導體區域內; 在第一個絕緣膜之中構造第二個接觸孔以曝露該周邊 電路的該元件以及在該基板上構造一個金羼膜使得該第一 個絕緣膜,該第一個接觸孔之中的該摻入雜質的半導髋以 及該周邊電路的該元件被覆蓋以該金屬膜:以及 構造該金屬膜的圖型而使該位元行導體經由該第一個 接觸孔之中的該摻入雜質的半導體在電氣上被連接於該切 換電晶體並且構造該周邊電路的該元件的第一層線路導體 7 .製造包括一個半導體記憶胞格行列和該記憶胞格 行列的一個周邊電路的一個半導體元件的一個方法,該記 億體胞格行列具有構造於一個半導體基板上的一個數字位 元行導體和一個該位元行導體之間的一個交叉點的一個多 數的記憶體胞格,其中各個記憶體胞格包括構造於一個位 元行導體下方的一個切換電晶髏和一個資訊儲存電容,該 電晶體使其半導體區域分別連接於一個該位元行導髏和一 本紙張尺度適用中國國家標準(CNS> A4規格(210X297公釐)-66 - (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 h ^6^322 每 D8 六、申請專利範圍 個該儲存電容,並且使其控制電極連接於一個該字元行導 體,其方法包含以下的步驟: 準備具有一個主表面的一個半導體基板: 在半導體基板的該主表面構造一個場隔絕緣膜以便在 該處定義元件構成區域; 選擇性地將不純物植入半導體基板的該主表面內以便 在半導體基板的該主表面之中構造各自延伸於該場隔絕緣 膜下方的通道阻止裝置: 在半導體基板的該主表面之中的第一批該元件構成區 域之中構造切換電晶體並且在該第一個元件構成區域上構 造資訊儲存電容以完成記憶體胞格; 在半導體基板的該主表面之中的第二批該元件構成區 域之中構造該周邊電路的元件; 構造覆蓋該切換電晶體和該周邊電路的該元件的一個 第一個絕綠膜: 經濟部中央橾準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在該第一個絕緣膜之中構造第一個接觸以曝露各個切 換電晶體的一個半導體區域以及在該基板上構造一個摻入 雜質的半導體膜並使該第一個接觸孔被塡充以該摻入雜質 的半導體膜的摻入雜質的半導體; 將一個不純物由該第一個接觸孔之中的該摻入雜質的 半導體擴散至各個切換電晶體的該一個半導體區域內; 在該第一個絕緣膜之中構造第二個接觸孔以曝露該周 邊電路的該元件以及在該基板上構造一個金靥膜使得該摻 入雜質的半導體膜和該周邊電路的該元件被覆蓋以該金靥 本紙張尺度適用中國國家標準(CNS)A4規格( 210X297公釐)-67 ^^6322 i D8 經濟部中央標準局負工消費合作社印製 々、申請專利範圍 膜:以及 構造該金靥膜和該摻入雜質的半導體膜的圖型而構造 電氣上連接於該切換電晶體的該位元行導體及構造該周邊 m路的該元件的第一層線路導體。 8.製造包括一個半導體記憶體胞格行列的一個半導 體元件的一個方法,該記憶體胞格行列具有構造於一個半 導體基板上方的一個多數的字元行導體和一個多數的位元 行導體,及各自被提供於一個該字元行導體和一個該位元 行導體之間的一個交叉點的一個多數的記憶體胞格,其中 各個記憶镫胞格包括構造於~個位元行導體下方的一個切 換電晶體和堆叠翼狀結構的一個資訊儲存電容,該電晶體 使其半導髖區域分別連接於一個該位元行導體和一個該儲 存電容,並且使其閘電極連接於一個該字元行導髏,該方 法包含以下的步驟: 準備具有一個主表面的一個半導體基板; 在半導體基板的該主表面構造一個場絕緣膜以便在該 處定義元件構成區域; 選擇性地將不純物植入半導體基板的該主表面內而在 半導體基板的該主表面中構成各自延伸於該場絕緣膜下方 的通道阻止裝置: 在半導體基板的骸主表面中的第一批的該元件構成區 域之中構造切換電晶體: 構造覆蓋該切換電晶體的一個第一個絕緣膜: 在該第一個絕緣膜中構造第一個接觸孔以便曝露各個 (请先閲讀背面之注意事項再填寫本頁) -裝· 訂 h 線 本紙張尺度適用中國國家揲準(CNS)A4規格(210X297公釐)-68 - Η D8 々、申請專利範圍 切換電晶體的一個半導體區域並且在該基板上構造—個第 一個導體膜而使該第一個接觸孔被塡充以該第一個導體膜 的導體: 構造該第一個導體膜的圚型以因而構造堆叠翼狀結檐 的該資訊儲存電容的第一個翼部; 在該基板上構造一個絕緣底膜而使該第—個翼部被覆 蓋以該絕緣底膜; 使該絕綠底膜的一個上表面平坦化: 在該平坦化的絕緣底膜上構造至少一個第二個導體膜 第二個導體膜之中構造接觸孔以曝露該第一個翼 部份; 第二個 膜之中 該第二個和第三個導體膜的圖型以因而構造電氣 該第一個翼部的其它翼部; 經濟部中央標準局貝工消费合作社印製 在該 部的某些 在該 二個導體 的導體; 構造 上連接於 在該 個和第三 —個和其 構造 在該 電容絕緣 構造 導體膜上構造一個第三個導體膜而使該第 的該接觸孔的壁被覆蓋以該第三個導體膜 (請先閲讀背面之注意事項再填寫本頁) 基板上構造一個電容絕緣膜而使該第一個,第二 個翼部的一個表面被覆蓋以該電容絕緣膜,該第 它翼部使用做爲該電容的第一個板; 該電容絕緣膜的圖型: 基板上構造一個第四個導體而使該圖型被構造的 膜被覆蓋以該第四個導體;以及 該第四個導體的圚型而構成該電容的第二個锾容 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ297公釐)-的 A8 B8 C8 D8 經濟部中央標準局貝工消费合作社印製 六、申請專利範圍 板。 9.如申請專利範圍第8項的製造一個半導體元件的 —種方法,其中該第一個導體膜是由一個摻入雜質的矽所 構成,而在摻入雜質的矽的該第一個導體膜被構成而且在 該第一個導體膜的圖型被構造之前,半導體基板將被退火 而使得摻入雜質的矽的該第一個導體膜之中的一個不純物 擴散進入各個切換電晶體的該一個該半導體區域內。 1〇.製造包括一個半導體記憶體胞格行列的一個半 導體元件的一個方法,該記億體胞格行列具有構造於一個 半導體基板上的一個多數的字元行導體和一個位元行導體 ,及各自被提供於一個該位元行導體和一個該位元行導體 之間的一個交叉點的一個多數的記憶體胞格,其中各個記 憶體胞格包括一個切換電晶體和構造於一個位元行導體下 方的一個堆曼的翼形結構的一個資訊儲存電容,該電晶體 使其半導體區域分別被連接於一個該位元行導體和一個該 儲存電容,而且使其閘電極被連接於一個該字元行導體, 該方法包含以下的步驟: 準備具有一個主表面的一個半導體基板; 在半導體基板的該主表面構造一個場隔絕膜以便在該 處定義元件構成區域; 選擇性地將不純物植入半導體基板的該主表面內以便 在半導體基板的該主表面中構造各自延伸於該場隔緣膜下 方的通道阻止裝置: 在半導體基板的該主表面中的第一批該元件構成BE域 (請先閲讀背面之注意事項再填寫本頁) C -裝· 訂 k· 線 本紙張尺度適用中國國家標準(CNS)A4規格( 210X297公釐〉-70 - B8 C8 D8 六、申請專利範圍 之中構造切換電晶體; 構造覆羞該切換電晶體的一個第一個絕緣膜: 在該第一個絕緣膜上構造一個保護膜: 在該保護膜上構造一個第二個絕緣膜,該第二個絕緣 膜具有不同於該保護膜的一個蝕刻率; 在該第一個絕綠膜,該保護膜和該第二個絕緣膜之中 構造第一個接觸孔以曝露各個切換電晶體的一個半導體區 域而且在該基板上構造一個第一個導體膜並使該第一個接 觸孔被塡充以該第一個導體膜的導體: 使胲第一個導體膜的一個上表面平坦化; 在該平坦化的第一個導體膜上構造至少一個第二個導 體膜; 在該第二個導體膜之中構造第二個接觸孔以曝露各個 切換電晶體的該一個該半導體區域上的該第一個導體膜的 —部份; 經濟部中央橾準局属工消费合作社印製 (請先闖讀背面之注意事項再填寫本頁) 在該第二個導體膜上構造一個第三個導體膜而使該第 二個導體膜之中的該第二個接觸孔的壁被覆蓋以該第三個 導體膜的導體: 構造該第二個絕綠膜,該第一個絕緣膜,該第二個導 體膜和該第三個導體膜的圖型,以該保護膜使用做爲一個 蝕刻阻止裝置以便因而構造第一個翼部和電氣上連接於堆 叠的翼形結構的該電容的該第一個翼部的其它翼部; 在該基板上構造一個電容絕緣膜,使該第一個,第二 個和第三個翼部的一個表面被覆盖以該電容絕綠膜,該第 本紙張尺度適用中國國家標準(CNS) A4規格( 210X297公釐)-71 - 々、申請專利範圍 —個和其它翼部使用做爲該電容的第一個板; 構造該電容絕綠膜的圖型: 在該基板上構造一個第四個導體,使該圖型被構造的 電容絕緣膜被覆羞以該第四個導體:以及 構造該第四個導體的圖型而構造該電容的第二個板。 11.如申請專利範圍第1〇項的製造一個半導體元 件的一個方法,其中該第一個導體膜是由個摻入雜質的矽 所構成,而在摻入雜質的矽的該第一個導體膜被構造之後 以及在該第一個導體膜的一個上表面的該圖型被構造之前 ,半導體基板被退火而使得摻入雜質的矽的該第一個導體 膜之中的不純物擴散進入各個切換電晶體的該一個該半導 體區域內。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注$項再填寫本頁) 1 2 .製造包括一個半導體記憶胞格行列的一個半導 體元件的一個方法,該記憶胞格行列具有構造於一個半導 體基板上的一個多數的字元行導體和一個多數的位元行導 體,以及各自提供於一個該字元行導體和一個該位元行導 體之間的一個交叉點的一個多數的記憶體胞格,其中各個 記憶體胞格包括一個切換電晶體和構造於一個位元行導體 下方的一個堆疊的翼形結構的一個資訊儲存電容,該電晶 體使其半導體區域分別被連接於一個該位元行導體和一個 該儲存電容,並且使其閘電極被連接於一個該字元行導體 ,該方法包含以下的步驟: 準備具有一個主表面的一個半導體基板; 在半導體基板的該主表面構造一個場隔緣膜以便隔絕 本紙張尺度適用中國國家標準(CNS) A4規格( 210X297公釐)-72 - 2e^S22 B8 C8 D8 經濟部中央標準局具工消費合作社印装 六、申請專利範圍 緣該處的元件構成區域: 選擇性地將不純物植入半導雔基板的該主表面內而在 半導體基板的該主表面之中構造各自延伸於該場隔絕緣膜 下方的通道阻止裝置; 在半導體基板的該主表面中的第一批該元件構成區域 之中構造切換電晶體: 構造覆羞該切換電晶體的一個第一個絕緣膜: 在該第一個絕緣膜之中構造第一個接觸孔以曝露各個 切換電晶體的一個半導體區域並且在該基板上構造—個第 一個導電膜而使該第一個接觸孔被塡充以該第一個導體膜 的導體: 使骸第一個導體膜的一個上表面平坦化; 在該平坦化的第一個導體膜上構造至少一個第二個導 體膜: 在該第二個導體膜之中構造第二個接觸孔以便曝露各 個切換電晶體的該一個該半導體區域上的該第—個導體膜 的一部份; 在胲第二個導體膜上構造一個第三個導體膜而使該第 二個導體膜之中的該第二個接觸孔的壁被覆蓋以該第三個 導髗膜的導體: 構造該第二個和第三個導體膜,並以該第—個導體膜 使用做爲一個蝕刻阻止裝®以便因而構造堆叠的翼狀結構 的該電容的第一個翼部以外的翼部: 構造該第一個導體膜的圖型而構造電氣上連接於該第 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 _線_ 本紙張尺度適用中國國家搮準(CNS)A4規格( 210X297公釐)-73 - A8 B8 C8 D8 六、申請專利範圍 一個翼部之外的該翼部的該第一個翼部: 在該基板上構造一個電容絕緣膜,而使該第一個,第 二個和第三個翼部的一個表面被覆蓋以該電容絕緣膜,該 第一個和其它翼部使用做爲該電容的第一個板: 構造該電容絕緣膜的圖型; 在該基板上構造一個第四個導體,使該圖型被構造的 電容絕緣膜被覆蓋以該第四個導體;以及 構造該第四個導體的圖型以便構造該電容的第二個板 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央梂準局貝工消費合作社印製 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) 74
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29077793A JP3666893B2 (ja) | 1993-11-19 | 1993-11-19 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW266322B true TW266322B (zh) | 1995-12-21 |
Family
ID=17760387
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW083110327A TW266322B (zh) | 1993-11-19 | 1994-11-08 |
Country Status (5)
Country | Link |
---|---|
US (3) | US5578849A (zh) |
JP (1) | JP3666893B2 (zh) |
KR (1) | KR100307411B1 (zh) |
CN (3) | CN1158710C (zh) |
TW (1) | TW266322B (zh) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3666893B2 (ja) * | 1993-11-19 | 2005-06-29 | 株式会社日立製作所 | 半導体メモリ装置 |
US6242772B1 (en) * | 1994-12-12 | 2001-06-05 | Altera Corporation | Multi-sided capacitor in an integrated circuit |
JPH0936325A (ja) * | 1995-07-25 | 1997-02-07 | Hitachi Ltd | 半導体集積回路装置 |
JPH0964179A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3443219B2 (ja) | 1995-11-14 | 2003-09-02 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
US5734184A (en) * | 1995-12-21 | 1998-03-31 | Texas Instruments Incorporated | DRAM COB bit line and moat arrangement |
KR100239404B1 (ko) * | 1996-07-31 | 2000-01-15 | 김영환 | 디램(dram) 및 그의 셀 어레이방법 |
US6205570B1 (en) | 1997-06-06 | 2001-03-20 | Matsushita Electronics Corporation | Method for designing LSI circuit pattern |
US6381166B1 (en) * | 1998-09-28 | 2002-04-30 | Texas Instruments Incorporated | Semiconductor memory device having variable pitch array |
US6936531B2 (en) * | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
US6376898B1 (en) | 1999-08-02 | 2002-04-23 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor layout with minimized area and improved heat dissipation |
US6294426B1 (en) | 2001-01-19 | 2001-09-25 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a capacitor under bit line structure with increased capacitance without increasing the aspect ratio for a dry etched bit line contact hole |
US7932603B2 (en) | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
JP2003332466A (ja) * | 2002-05-17 | 2003-11-21 | Mitsubishi Electric Corp | 半導体装置 |
EP1513005B1 (en) * | 2002-06-11 | 2010-04-07 | Sony Corporation | Semiconductor device, reflection type liquid crystal display device, and reflection type liquid crystal projector |
KR100746220B1 (ko) * | 2004-01-12 | 2007-08-03 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
US20070117311A1 (en) * | 2005-11-23 | 2007-05-24 | Advanced Technology Development Facility, Inc. | Three-dimensional single transistor semiconductor memory device and methods for making same |
CN100466296C (zh) * | 2006-03-29 | 2009-03-04 | 联华电子股份有限公司 | 可变电容器 |
JP2009182114A (ja) * | 2008-01-30 | 2009-08-13 | Elpida Memory Inc | 半導体装置およびその製造方法 |
JP2018117102A (ja) * | 2017-01-20 | 2018-07-26 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4958318A (en) * | 1988-07-08 | 1990-09-18 | Eliyahou Harari | Sidewall capacitor DRAM cell |
KR930002289B1 (ko) * | 1989-05-23 | 1993-03-29 | 가부시키가이샤 도시바 | 반도체 기억장치 |
US5309386A (en) * | 1990-05-14 | 1994-05-03 | Sharp Kabushiki Kaisha | Semiconductor memory with enhanced capacity |
JPH04368172A (ja) * | 1991-06-14 | 1992-12-21 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2685374B2 (ja) * | 1991-06-28 | 1997-12-03 | シャープ株式会社 | ダイナミックランダムアクセスメモリ |
JP2905642B2 (ja) * | 1992-01-18 | 1999-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5244826A (en) * | 1992-04-16 | 1993-09-14 | Micron Technology, Inc. | Method of forming an array of finned memory cell capacitors on a semiconductor substrate |
JPH065811A (ja) * | 1992-06-19 | 1994-01-14 | Sharp Corp | 半導体装置 |
US5306945A (en) * | 1992-10-27 | 1994-04-26 | Micron Semiconductor, Inc. | Feature for a semiconductor device to reduce mobile ion contamination |
US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
JPH06318680A (ja) * | 1993-05-10 | 1994-11-15 | Nec Corp | 半導体記憶装置およびその製造方法 |
US5439840A (en) * | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric |
JP3368002B2 (ja) * | 1993-08-31 | 2003-01-20 | 三菱電機株式会社 | 半導体記憶装置 |
JP3666893B2 (ja) * | 1993-11-19 | 2005-06-29 | 株式会社日立製作所 | 半導体メモリ装置 |
US5629539A (en) * | 1994-03-09 | 1997-05-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device having cylindrical capacitors |
US5453396A (en) * | 1994-05-31 | 1995-09-26 | Micron Technology, Inc. | Sub-micron diffusion area isolation with SI-SEG for a DRAM array |
JP2776331B2 (ja) * | 1995-09-29 | 1998-07-16 | 日本電気株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-11-19 JP JP29077793A patent/JP3666893B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-08 TW TW083110327A patent/TW266322B/zh not_active IP Right Cessation
- 1994-11-16 US US08/341,966 patent/US5578849A/en not_active Expired - Lifetime
- 1994-11-17 KR KR1019940030133A patent/KR100307411B1/ko not_active IP Right Cessation
- 1994-11-18 CN CNB981195350A patent/CN1158710C/zh not_active Expired - Fee Related
- 1994-11-18 CN CN94118924A patent/CN1043389C/zh not_active Expired - Fee Related
- 1994-11-18 CN CNB2004100459220A patent/CN1303693C/zh not_active Expired - Fee Related
-
1996
- 1996-10-16 US US08/731,489 patent/US5831300A/en not_active Expired - Lifetime
-
1998
- 1998-10-19 US US09/174,332 patent/US6023084A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR950015789A (ko) | 1995-06-17 |
CN1043389C (zh) | 1999-05-12 |
US6023084A (en) | 2000-02-08 |
CN1303693C (zh) | 2007-03-07 |
JP3666893B2 (ja) | 2005-06-29 |
CN1112291A (zh) | 1995-11-22 |
US5578849A (en) | 1996-11-26 |
CN1212467A (zh) | 1999-03-31 |
US5831300A (en) | 1998-11-03 |
KR100307411B1 (ko) | 2001-12-15 |
CN1158710C (zh) | 2004-07-21 |
CN1540761A (zh) | 2004-10-27 |
JPH07142604A (ja) | 1995-06-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW266322B (zh) | ||
US5659191A (en) | DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof | |
TW320776B (zh) | ||
JPH08130246A (ja) | 半導体装置とその製造方法 | |
KR100272941B1 (ko) | 반도체장치및그제조방법 | |
JPH0648719B2 (ja) | 半導体記憶装置 | |
JPH11145468A (ja) | 半導体装置およびその製造方法 | |
JPH0794596A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH07109874B2 (ja) | 半導体装置及びその製造方法 | |
US6355517B1 (en) | Method for fabricating semiconductor memory with a groove | |
JPH098244A (ja) | 半導体装置とその製造方法 | |
JP3070537B2 (ja) | 半導体装置およびその製造方法 | |
JPH08274275A (ja) | 半導体装置およびその製造方法 | |
JPS61107768A (ja) | 半導体記憶装置 | |
JP3779386B2 (ja) | 半導体集積回路の製造方法 | |
JP2639363B2 (ja) | 半導体記憶装置の製造方法 | |
JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
KR930000718B1 (ko) | 반도체장치의 제조방법 | |
JPH07161843A (ja) | Sram装置 | |
JP3234010B2 (ja) | 半導体記憶装置及びその製造方法 | |
JPS6182459A (ja) | 半導体記憶装置 | |
TW295692B (en) | The manufacturing method of crown-shaped capacitor on DRAM | |
JPH0415951A (ja) | 半導体メモリ | |
JP2969789B2 (ja) | 半導体記憶装置の製造方法 | |
TW301800B (en) | Manufacturing method of thin-film transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |