JPS6329968A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS6329968A JPS6329968A JP61174499A JP17449986A JPS6329968A JP S6329968 A JPS6329968 A JP S6329968A JP 61174499 A JP61174499 A JP 61174499A JP 17449986 A JP17449986 A JP 17449986A JP S6329968 A JPS6329968 A JP S6329968A
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000003990 capacitor Substances 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高集積化に適し、且つα粒子などの放射性粒子
によって引き起こされるソフトエラーの発生が少ない半
導体メモリセルに関するものである。
によって引き起こされるソフトエラーの発生が少ない半
導体メモリセルに関するものである。
高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴＩＣセルと略す）は構成要素が少なく、メモリセ
ル面積の微小化が容易なため、広く使われている。
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴＩＣセルと略す）は構成要素が少なく、メモリセ
ル面積の微小化が容易なため、広く使われている。
ＩＴＩＣセルからの出力電圧はメモリセルにある容量（
以下セル容量と呼ぶ）に比例するため、高集積化しても
安定な動作を保証するためには、そのセル容量を十分に
大きくする必要がある。さらに高集積化を図るためには
、メモリセル自体の面積を小さくする必要がある。その
ため、ＩＴＩＣセルを高集積化するためには小面積で十
分な容量値をもったセル容量を必要とする。従来このよ
うなセル容量として、溝部に形成した容量、或いは積層
構造の容量が提案されていた。
以下セル容量と呼ぶ）に比例するため、高集積化しても
安定な動作を保証するためには、そのセル容量を十分に
大きくする必要がある。さらに高集積化を図るためには
、メモリセル自体の面積を小さくする必要がある。その
ため、ＩＴＩＣセルを高集積化するためには小面積で十
分な容量値をもったセル容量を必要とする。従来このよ
うなセル容量として、溝部に形成した容量、或いは積層
構造の容量が提案されていた。
溝部に形成したセル容量の例として、例えば１９８５年
国際電子デバイス会議（１９８５Ｉｎ仁ｅｒｎａｔｉｏ
ｎａｌＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎ
ｇ）予稿集７１０ページの論文’Ｂｕｒｉｅｄ Ｓｔｏ
ｒａｇｅ Ｅｌｅｃｔｒｏｄｅ（ＢＳＥ）Ｃｅｌｌ ｆ
ｏｒ Ｍｅ−ｇａｂｉｔ ＤＲＡＭｓ’で提案されてい
るものがある。このＢＳＥセルは、シリコン基板上に形
成した溝内部に絶縁体膜をはさんで導電体を埋め込んだ
形のセル容量をもち、溝内に埋め込んだ導電体を、電荷
を貯蔵する電極（情報保持時には電気的に浮いた状態に
なる。以下記憶ノードと呼ぶ）として、シリコン基板を
反対電極として用いる。溝内に埋め込んだ導電体はシリ
コン基板表面に形成されたスイッチング用ＭＯ５ＦＥＴ
の一方の通電電極に接続されている。ＢＳＥセルは次の
ような長所を持つ。
国際電子デバイス会議（１９８５Ｉｎ仁ｅｒｎａｔｉｏ
ｎａｌＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎ
ｇ）予稿集７１０ページの論文’Ｂｕｒｉｅｄ Ｓｔｏ
ｒａｇｅ Ｅｌｅｃｔｒｏｄｅ（ＢＳＥ）Ｃｅｌｌ ｆ
ｏｒ Ｍｅ−ｇａｂｉｔ ＤＲＡＭｓ’で提案されてい
るものがある。このＢＳＥセルは、シリコン基板上に形
成した溝内部に絶縁体膜をはさんで導電体を埋め込んだ
形のセル容量をもち、溝内に埋め込んだ導電体を、電荷
を貯蔵する電極（情報保持時には電気的に浮いた状態に
なる。以下記憶ノードと呼ぶ）として、シリコン基板を
反対電極として用いる。溝内に埋め込んだ導電体はシリ
コン基板表面に形成されたスイッチング用ＭＯ５ＦＥＴ
の一方の通電電極に接続されている。ＢＳＥセルは次の
ような長所を持つ。
（１）隣合う複数のメモリセルの記憶ノード間の絶縁が
容易なため、それらのメモリセルの間隔を十分小さくで
きる。（２）記憶ノードが絶縁体膜に囲まれているため
、α粒子などの放射性粒子が入射してシリコン基板内に
多量の少数キャリアが注入されても、それらを記憶ノー
ドに収集する確率が低い。すなわち、α粒子などの放射
性粒子によるソフトエラーが起こりにくい。
容易なため、それらのメモリセルの間隔を十分小さくで
きる。（２）記憶ノードが絶縁体膜に囲まれているため
、α粒子などの放射性粒子が入射してシリコン基板内に
多量の少数キャリアが注入されても、それらを記憶ノー
ドに収集する確率が低い。すなわち、α粒子などの放射
性粒子によるソフトエラーが起こりにくい。
しかしながら、ＢＳＥセルには次のような問題点がある
。すなわち、シリコン基板上のＭＯＳＦＥＴの通電電極
などのように、シリコン基板上の該シリコン基板とは反
対導電型の電極にα粒子などの放射性粒子が入射した場
合、ファネリング効果と呼ばれる少数キャリアの加速収
集現象が生じることがＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｌｅｔｔｅｒｓ ＶＯＬ、ＥＤ−３２，
ＮＯ，２＋２５８ページのＣ，Ｈｕの論文’Ａｌｐｈａ
−Ｐａｒｔｉｃｌｅ−ＩｎｄｕｃｅｄＦｉｅｌｄ ａｎ
ｄ Ｅｎｈａｎｃｓｄ Ｃｏ１１ｅｃｔｉｏｎ ｏｆ
Ｃａｒｒｉｅｒｓ’に述べられている。この現象がある
ため、たとえＢＳＥセルにおいても、もしα粒子などの
放射性粒子が記憶ノードの接続されたＭＯＳＦＥＴの一
方の通電電極に入射した場合には、かなりの量の少数キ
ャリアを収集してしまう。そのため、この場合にはＢＳ
Ｅセル構造の効果がなくなり、通常のＩＴＩＣセルと同
様にソフトエラーが生じやすい。
。すなわち、シリコン基板上のＭＯＳＦＥＴの通電電極
などのように、シリコン基板上の該シリコン基板とは反
対導電型の電極にα粒子などの放射性粒子が入射した場
合、ファネリング効果と呼ばれる少数キャリアの加速収
集現象が生じることがＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｌｅｔｔｅｒｓ ＶＯＬ、ＥＤ−３２，
ＮＯ，２＋２５８ページのＣ，Ｈｕの論文’Ａｌｐｈａ
−Ｐａｒｔｉｃｌｅ−ＩｎｄｕｃｅｄＦｉｅｌｄ ａｎ
ｄ Ｅｎｈａｎｃｓｄ Ｃｏ１１ｅｃｔｉｏｎ ｏｆ
Ｃａｒｒｉｅｒｓ’に述べられている。この現象がある
ため、たとえＢＳＥセルにおいても、もしα粒子などの
放射性粒子が記憶ノードの接続されたＭＯＳＦＥＴの一
方の通電電極に入射した場合には、かなりの量の少数キ
ャリアを収集してしまう。そのため、この場合にはＢＳ
Ｅセル構造の効果がなくなり、通常のＩＴＩＣセルと同
様にソフトエラーが生じやすい。
ソフトエラーの起こりにくいメモリセルとして、ＩＩＥ
ＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌａｔｔｅｒ
ｓ、 ＶＯＬ、ＥＤＬ−４，ＮＯ，１゜８ページのＲ，
Ｄ、Ｊｏｌｌｙらの論文’Ａ Ｄｙｎａ＋ｍｉｃ ＲＡ
Ｍ Ｃｅ−１１ｉｎ Ｒｅｃｒｙｓｔａｌｌｉｚｅｄ
Ｐｏ１ｙｓｉｌｉｃｏｎ’に薄いシリコン膜上に形成し
たＩＴＩＣセルが提案されている。
ＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌａｔｔｅｒ
ｓ、 ＶＯＬ、ＥＤＬ−４，ＮＯ，１゜８ページのＲ，
Ｄ、Ｊｏｌｌｙらの論文’Ａ Ｄｙｎａ＋ｍｉｃ ＲＡ
Ｍ Ｃｅ−１１ｉｎ Ｒｅｃｒｙｓｔａｌｌｉｚｅｄ
Ｐｏ１ｙｓｉｌｉｃｏｎ’に薄いシリコン膜上に形成し
たＩＴＩＣセルが提案されている。
しかしこのメモリセルの場合には、スイッチング用ＭＯ
５ＦＥＴの基板を一定電位電源に接続することが困難で
ある。その結果、このメモリセルでは基板が電気的に浮
いた不安定なＭＯＳＦＥＴをスイッチングトランジスタ
として使わなければならない。
５ＦＥＴの基板を一定電位電源に接続することが困難で
ある。その結果、このメモリセルでは基板が電気的に浮
いた不安定なＭＯＳＦＥＴをスイッチングトランジスタ
として使わなければならない。
本発明の目的は高集積化に適し、α粒子などの放射性粒
子によるソフトエラーが起こりにくく、さらに基板電位
が安定したＭＯＳＦＥＴをスイッチングトランジスタと
して使える半導体メモリセルを提供することにある。
子によるソフトエラーが起こりにくく、さらに基板電位
が安定したＭＯＳＦＥＴをスイッチングトランジスタと
して使える半導体メモリセルを提供することにある。
本発明は第１導電型半導体基板と、該半導体基板の一主
面上の一部に形成された絶縁体膜と、−部が該絶縁体膜
上に存在し一部が前記半導体基板に接触した半導体膜と
を少なくとも構成要素としてＭＯＳＦＥＴを構成し、前
記半導体膜に、前記絶縁体膜上に形成された第２導電型
第１半導体領域、該第１半導体領域及び前記半導体基板
に各々接して形成された第１導電型第２領域、該第２半
導体領域に接して形成された第２導電型第３領域を設け
、前記第１半導体領域にセル容量を形成したことを特徴
とする半導体メモリセルである。
面上の一部に形成された絶縁体膜と、−部が該絶縁体膜
上に存在し一部が前記半導体基板に接触した半導体膜と
を少なくとも構成要素としてＭＯＳＦＥＴを構成し、前
記半導体膜に、前記絶縁体膜上に形成された第２導電型
第１半導体領域、該第１半導体領域及び前記半導体基板
に各々接して形成された第１導電型第２領域、該第２半
導体領域に接して形成された第２導電型第３領域を設け
、前記第１半導体領域にセル容量を形成したことを特徴
とする半導体メモリセルである。
以下１本発明の実施例を図により説明する。
第１図（ａ）は本発明の一実施例を示す平面図、第１図
（ｂ）は第１図（ａ）の断面線１１７−１１７’に沿っ
て切り開いた断面図である。
（ｂ）は第１図（ａ）の断面線１１７−１１７’に沿っ
て切り開いた断面図である。
第１図（ａ） 、 （ｂ）に示すように、Ｐ型シリコン
基板１０１の一主面上に形成された溝部１１４の内壁及
び口縁部に亘って絶縁体膜１０２を形成し、さらに一部
が絶縁体膜１０２上に存在し一部がＰ型シリコン基板ｌ
ｏｔに接触する半導体膜を形成する。該半導体膜は絶縁
体膜１０２上に形成されたＮ型領域１０４と、Ｐ型シリ
コン基板１０１の一主面上に形成され絶縁体膜１０２上
にてＮ型領域１０４に接するＰ壁領域１０５と、Ｐ壁領
域１０５に接して形成されたＮ型領域１０６とを有する
。Ｎ型領域１０４． Ｐ壁領域１０５，１０６はシリコ
ン膜からなる。１０７はＮ型領域、１０８はゲート絶縁
体膜、１０９，１１０は導電体膜、１１１は高濃度Ｐ型
領域、１１２，１１３は絶縁体膜を示す。また、１１５
はコンタクト孔、１１６は活性領域と素子分離領域の境
界およびＮ型領域１０４、Ｐ要領域１０５，１０６の境
界、１０ｇ’ 、１０９’ 、１０９’、１１３’ は
このメモリセルと隣接する他のメモリセルの対応する部
分をそれぞれ示す。
基板１０１の一主面上に形成された溝部１１４の内壁及
び口縁部に亘って絶縁体膜１０２を形成し、さらに一部
が絶縁体膜１０２上に存在し一部がＰ型シリコン基板ｌ
ｏｔに接触する半導体膜を形成する。該半導体膜は絶縁
体膜１０２上に形成されたＮ型領域１０４と、Ｐ型シリ
コン基板１０１の一主面上に形成され絶縁体膜１０２上
にてＮ型領域１０４に接するＰ壁領域１０５と、Ｐ壁領
域１０５に接して形成されたＮ型領域１０６とを有する
。Ｎ型領域１０４． Ｐ壁領域１０５，１０６はシリコ
ン膜からなる。１０７はＮ型領域、１０８はゲート絶縁
体膜、１０９，１１０は導電体膜、１１１は高濃度Ｐ型
領域、１１２，１１３は絶縁体膜を示す。また、１１５
はコンタクト孔、１１６は活性領域と素子分離領域の境
界およびＮ型領域１０４、Ｐ要領域１０５，１０６の境
界、１０ｇ’ 、１０９’ 、１０９’、１１３’ は
このメモリセルと隣接する他のメモリセルの対応する部
分をそれぞれ示す。
なお、第１図（ａ）の平面図はわかりにくくなるのを避
けるため、一部の線を省略して示している。
けるため、一部の線を省略して示している。
第１図（ａ） 、 （ｂ）において、半導体膜のＮ型領
域１０４、Ｐ要領域１０５，１０６のシリコン膜、ゲー
ト絶縁体膜１０８．導電体膜１０９にてＮチャンネルＭ
Ｏ３ＦＥＴを構成し、溝部１１４に位置する半導体膜の
Ｎ型領域１０４に、Ｎ型領域１０４のシリコン膜、絶縁
体膜１０２及び高濃度Ｐ壁領域１１１のシリコンによっ
てセル容量を形成する。このＭＯＳＦＥＴのゲート電極
となる導電体膜１０９はワード線を兼ねている。導電体
膜１１０はビット線として使われる。Ｐ要領域１０５
、１１１はＰ型シリコン基板１０１と電気的につながっ
ており一定電位が供給されている。Ｎ型領域１０７はＮ
型領域１０６を不純物拡散で形成するときに、その不純
物が拡散してできたものである。
域１０４、Ｐ要領域１０５，１０６のシリコン膜、ゲー
ト絶縁体膜１０８．導電体膜１０９にてＮチャンネルＭ
Ｏ３ＦＥＴを構成し、溝部１１４に位置する半導体膜の
Ｎ型領域１０４に、Ｎ型領域１０４のシリコン膜、絶縁
体膜１０２及び高濃度Ｐ壁領域１１１のシリコンによっ
てセル容量を形成する。このＭＯＳＦＥＴのゲート電極
となる導電体膜１０９はワード線を兼ねている。導電体
膜１１０はビット線として使われる。Ｐ要領域１０５
、１１１はＰ型シリコン基板１０１と電気的につながっ
ており一定電位が供給されている。Ｎ型領域１０７はＮ
型領域１０６を不純物拡散で形成するときに、その不純
物が拡散してできたものである。
第１図（ａ） 、 （ｂ）のメモリセルでは、記憶ノー
ドおよびＭＯＳＦＥＴの一方の通電電極を構成するＮ型
領域１０４が、Ｐ要領域１０５と接する場所を除いて、
完全に絶縁体膜１０２によって囲まれている。そのため
、隣合う複数のメモリセルの記憶ノード間の絶縁が容易
である。その上、Ｎ型領域１０４とそれに接する部分の
Ｐ要領域１０５は絶縁体膜１０２に囲まれた薄いシリコ
ン膜にあるため、この部分においてα粒子などの放射性
粒子の入射によって発生する少数キャリアの数は極めて
少ない。そのため、ファネリング効果が起こり多くの少
数キャリアが記憶ノードに加速収集される確率はほとん
どない。
ドおよびＭＯＳＦＥＴの一方の通電電極を構成するＮ型
領域１０４が、Ｐ要領域１０５と接する場所を除いて、
完全に絶縁体膜１０２によって囲まれている。そのため
、隣合う複数のメモリセルの記憶ノード間の絶縁が容易
である。その上、Ｎ型領域１０４とそれに接する部分の
Ｐ要領域１０５は絶縁体膜１０２に囲まれた薄いシリコ
ン膜にあるため、この部分においてα粒子などの放射性
粒子の入射によって発生する少数キャリアの数は極めて
少ない。そのため、ファネリング効果が起こり多くの少
数キャリアが記憶ノードに加速収集される確率はほとん
どない。
さらに第１図（ａ） 、 （ｂ）の実施例では、シリコ
ン膜上の薄膜ＭＯ５ＦＥＴをスイッチングトランジスタ
として用いているが、このＭＯＳＦＥＴのＰ要領域１０
５とシリコン基板ｌｏｔが同じ導電型で接しているため
、このＭＯＳＦＥＴの基板が一定電位電源に接続されて
いることになり、電気的に安定することとなる。
ン膜上の薄膜ＭＯ５ＦＥＴをスイッチングトランジスタ
として用いているが、このＭＯＳＦＥＴのＰ要領域１０
５とシリコン基板ｌｏｔが同じ導電型で接しているため
、このＭＯＳＦＥＴの基板が一定電位電源に接続されて
いることになり、電気的に安定することとなる。
以上のように、本発明の半導体メモリセルでは。
上記実施例のように溝の中に形成したセル容量と容易に
組合せることができるため、小面積で十分な容量値を得
ることができ、ＢＳＥセルのように記憶ノード間の絶縁
が容易なため、高集積化を図ることができ、しかもα粒
子などの放射性粒子によるソフトエラーが起こりにくい
などの特徴を得ることができる。
組合せることができるため、小面積で十分な容量値を得
ることができ、ＢＳＥセルのように記憶ノード間の絶縁
が容易なため、高集積化を図ることができ、しかもα粒
子などの放射性粒子によるソフトエラーが起こりにくい
などの特徴を得ることができる。
以上説明の便宜上、第１図（ａ） 、 （ｂ）に示され
る構造の実施例を用いたが１本発明はこれに限るもので
はない。トランジスタの種類、導電型は他の適当なもの
でも構わない。
る構造の実施例を用いたが１本発明はこれに限るもので
はない。トランジスタの種類、導電型は他の適当なもの
でも構わない。
以上説明してきたように、本発明のメモリセルは高集積
化に適し、α粒子などの放射性粒子によるソフトエラー
が起こりにくく、さらに基板電位が安定したＭＯＳＦＥ
Ｔをスイッチングトランジスタとして使えるなどの特徴
をもつものである。
化に適し、α粒子などの放射性粒子によるソフトエラー
が起こりにくく、さらに基板電位が安定したＭＯＳＦＥ
Ｔをスイッチングトランジスタとして使えるなどの特徴
をもつものである。
第１図（ａ）は本発明の半導体メモリセルの一実施例の
構造を示す平面図、（ｂ）は同断面図である。 １０１・・Ｐ型シリコン結晶基板、１０２・・・絶縁体
膜、１０４・・・Ｎ型領域、１０５ 、１０６・・・Ｐ
型頭域、１１１・・・高濃度Ｐ壁領域
構造を示す平面図、（ｂ）は同断面図である。 １０１・・Ｐ型シリコン結晶基板、１０２・・・絶縁体
膜、１０４・・・Ｎ型領域、１０５ 、１０６・・・Ｐ
型頭域、１１１・・・高濃度Ｐ壁領域
Claims (1)
- （１）第１導電型半導体基板と、該半導体基板の一主面
上の一部に形成された絶縁体膜と、一部が該絶縁体膜上
に存在し一部が前記半導体基板に接触した半導体膜とを
少なくとも構成要素としてＭＯＳＦＥＴを構成し、前記
半導体膜に、前記絶縁体膜上に形成された第２導電型第
１半導体領域、該第１半導体領域及び前記半導体基板に
各々接して形成された第１導電型第２領域、該第２半導
体領域に接して形成された第２導電型第３領域を設け、
前記第１半導体領域にセル容量を形成したことを特徴と
する半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174499A JPS6329968A (ja) | 1986-07-23 | 1986-07-23 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174499A JPS6329968A (ja) | 1986-07-23 | 1986-07-23 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329968A true JPS6329968A (ja) | 1988-02-08 |
Family
ID=15979562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174499A Pending JPS6329968A (ja) | 1986-07-23 | 1986-07-23 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329968A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
| JPS62193273A (ja) * | 1986-02-20 | 1987-08-25 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-07-23 JP JP61174499A patent/JPS6329968A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
| JPS62193273A (ja) * | 1986-02-20 | 1987-08-25 | Toshiba Corp | 半導体記憶装置 |
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