JPH10233492A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10233492A JPH10233492A JP9294488A JP29448897A JPH10233492A JP H10233492 A JPH10233492 A JP H10233492A JP 9294488 A JP9294488 A JP 9294488A JP 29448897 A JP29448897 A JP 29448897A JP H10233492 A JPH10233492 A JP H10233492A
- Authority
- JP
- Japan
- Prior art keywords
- region
- voltage
- diffusion region
- forming
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Abstract
(57)【要約】
【課題】必要とする電荷保持特性を満足し、しかも経時
劣化がほとんどなく長期信頼性の高い半導体装置の実
現。 【解決手段】ゲート(4）と、ゲート(4)を両側から挟む第
1、第2の拡散領域(5、10)と、第1拡散領域(10)を、電荷を
蓄積するためのセルキャパシタの下部電極(8)に、電気的
に接続するためのコンタクトホール(17)とを基板(1)上
に備え、第1の拡散領域(10)と基板(1)との間の接合印加
電圧として、逆方向電圧Vrevを印加した際、第1の拡散領
域(10)と半導体基板(1)との間にリーク電流Ileakが流れ
るが、そのリーク電流Ｉleakが、Ileak=Cs×(Vbit/2)×
(1/T)×(1/S) (セルキャパシタにおける電荷蓄積容量
をCs、第2の拡散領域(5)に接続されたデータ線(12)に印
加される電圧をVbit、目標とする電荷保持時間をT、第1の
拡散領域(10）の面積をS)となるときの接合印加電圧Vre
vが、室温においてデータ線(12)に印加される電圧Vbit
の3倍以上であるような特性を有する半導体装置。
劣化がほとんどなく長期信頼性の高い半導体装置の実
現。 【解決手段】ゲート(4）と、ゲート(4)を両側から挟む第
1、第2の拡散領域(5、10)と、第1拡散領域(10)を、電荷を
蓄積するためのセルキャパシタの下部電極(8)に、電気的
に接続するためのコンタクトホール(17)とを基板(1)上
に備え、第1の拡散領域(10)と基板(1)との間の接合印加
電圧として、逆方向電圧Vrevを印加した際、第1の拡散領
域(10)と半導体基板(1)との間にリーク電流Ileakが流れ
るが、そのリーク電流Ｉleakが、Ileak=Cs×(Vbit/2)×
(1/T)×(1/S) (セルキャパシタにおける電荷蓄積容量
をCs、第2の拡散領域(5)に接続されたデータ線(12)に印
加される電圧をVbit、目標とする電荷保持時間をT、第1の
拡散領域(10）の面積をS)となるときの接合印加電圧Vre
vが、室温においてデータ線(12)に印加される電圧Vbit
の3倍以上であるような特性を有する半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミックメモリ
等の半導体装置及びその製造方法に関するものである。
等の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ダイナミックメモリのメモリセル
内で発生するリーク電流はメモリセルの電荷保持特性に
悪影響を及ぼすことが知られている。これを防ぐため
に、例えば、特開昭62−2562号公報に開示されている半
導体装置においては、メモリセル内におけるリーク電流
阻止の必要な部分のトランジスタでは、ソース、ドレイ
ン両拡散領域を低濃度にすることが示されている。図６
(a)はその構成を示しており、図中、41シリコン基板(第
１導電型)、42は素子分離酸化膜(ＬＯＣＯＳ)、43はゲ
ート酸化膜、44はゲート電極、45は低濃度ソース、ドレ
イン拡散領域(第２導電型)、46は酸化膜、47は高濃度ソ
ース、ドレイン拡散領域(第２導電型)、48はセルキャパ
シタの下部電極であり、低濃度ソース、ドレイン拡散領
域45が前記のリーク電流阻止の必要な部分のトランジス
タのソース、ドレイン両拡散領域に該当する。
内で発生するリーク電流はメモリセルの電荷保持特性に
悪影響を及ぼすことが知られている。これを防ぐため
に、例えば、特開昭62−2562号公報に開示されている半
導体装置においては、メモリセル内におけるリーク電流
阻止の必要な部分のトランジスタでは、ソース、ドレイ
ン両拡散領域を低濃度にすることが示されている。図６
(a)はその構成を示しており、図中、41シリコン基板(第
１導電型)、42は素子分離酸化膜(ＬＯＣＯＳ)、43はゲ
ート酸化膜、44はゲート電極、45は低濃度ソース、ドレ
イン拡散領域(第２導電型)、46は酸化膜、47は高濃度ソ
ース、ドレイン拡散領域(第２導電型)、48はセルキャパ
シタの下部電極であり、低濃度ソース、ドレイン拡散領
域45が前記のリーク電流阻止の必要な部分のトランジス
タのソース、ドレイン両拡散領域に該当する。
【０００３】また、セルの容量を増大させる手段として
は、例えば、特開平２−177359号公報に開示されている
ようなものがある。図６(b)はその構成を示し、図６(a)
に示したものと同一部分は同一符号を用いて説明する。
41はシリコン基板(第１導電型)、42は素子分離酸化膜
(ＬＯＣＯＳ)、43はゲート酸化膜、44はゲート電極、45
は低濃度ソース、ドレイン拡散領域(第２導電型)、46は
酸化膜、48はセルキャパシタの下部電極、49は高濃度拡
散領域(第１導電型)であり、ソース、ドレインの内の一
方(セルキャパシタと接続されている側)の拡散領域に、
基板と同じ導電型の高濃度拡散領域49を形成し、接合容
量を利用してセルの容量増大を図ったものである。
は、例えば、特開平２−177359号公報に開示されている
ようなものがある。図６(b)はその構成を示し、図６(a)
に示したものと同一部分は同一符号を用いて説明する。
41はシリコン基板(第１導電型)、42は素子分離酸化膜
(ＬＯＣＯＳ)、43はゲート酸化膜、44はゲート電極、45
は低濃度ソース、ドレイン拡散領域(第２導電型)、46は
酸化膜、48はセルキャパシタの下部電極、49は高濃度拡
散領域(第１導電型)であり、ソース、ドレインの内の一
方(セルキャパシタと接続されている側)の拡散領域に、
基板と同じ導電型の高濃度拡散領域49を形成し、接合容
量を利用してセルの容量増大を図ったものである。
【０００４】
【発明が解決しようとする課題】しかしながら、近時、
素子の高集積化に伴う微細化により、スイッチングトラ
ンジスタの短チャネル効果阻止のため拡散領域の深さを
浅くしなければならなくなっており、前記従来のよう
に、ソース、ドレイン両拡散領域の濃度を低くするだけ
では、拡散層とセルキャパシタとを接続するコンタクト
ホール形成時に半導体基板表面がエッチングされて接合
特性が悪くなり、リーク電流が増大してしまうという問
題がある。
素子の高集積化に伴う微細化により、スイッチングトラ
ンジスタの短チャネル効果阻止のため拡散領域の深さを
浅くしなければならなくなっており、前記従来のよう
に、ソース、ドレイン両拡散領域の濃度を低くするだけ
では、拡散層とセルキャパシタとを接続するコンタクト
ホール形成時に半導体基板表面がエッチングされて接合
特性が悪くなり、リーク電流が増大してしまうという問
題がある。
【０００５】またセルの容量を増大させるためにソー
ス、ドレイン拡散層に導電型の異なる高濃度拡散層を隣
接させると、これもまたリーク電流を増大させることに
なっている。
ス、ドレイン拡散層に導電型の異なる高濃度拡散層を隣
接させると、これもまたリーク電流を増大させることに
なっている。
【０００６】要するに、従来の方法はいずれも電荷保持
特性を劣化させるという問題点を有していた。
特性を劣化させるという問題点を有していた。
【０００７】本発明は上記従来の問題点を解決するもの
であり、必要とする電荷保持特性を満足し、しかも経時
劣化がほとんどなく長期信頼性の高い半導体装置とその
製造方法を提供することを目的とする。
であり、必要とする電荷保持特性を満足し、しかも経時
劣化がほとんどなく長期信頼性の高い半導体装置とその
製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、一方導電型半
導体基板（１）上にゲート絶縁膜（３）を介し導電性物
質で形成されたゲート電極（４）と、前記ゲート電極
（４）を両側から挟むように前記半導体基板（１）上に
形成された他方第１、第２導電型拡散領域（５、１０）
と、前記第１、第２拡散領域（５、１０）の一方（第
１）（１０）を、電荷を蓄積するためのセルキャパシタ
の下部電極（８）に、電気的に接続するためのコンタク
トホール（１７）とを備え、前記第１の拡散領域（１
０）と前記半導体基板（１）との間の異なる導電型半導
体間の接合印加電圧として、逆方向電圧Vrev(ｎ型半導
体側に正の電位、ｐ型半導体側にゼロまたは負の電位)
を印加した際、前記第１の拡散領域（１０）と前記半導
体基板（１）との間にリーク電流Ｉleakが流れるが、そ
のリーク電流Ｉleakが、
導体基板（１）上にゲート絶縁膜（３）を介し導電性物
質で形成されたゲート電極（４）と、前記ゲート電極
（４）を両側から挟むように前記半導体基板（１）上に
形成された他方第１、第２導電型拡散領域（５、１０）
と、前記第１、第２拡散領域（５、１０）の一方（第
１）（１０）を、電荷を蓄積するためのセルキャパシタ
の下部電極（８）に、電気的に接続するためのコンタク
トホール（１７）とを備え、前記第１の拡散領域（１
０）と前記半導体基板（１）との間の異なる導電型半導
体間の接合印加電圧として、逆方向電圧Vrev(ｎ型半導
体側に正の電位、ｐ型半導体側にゼロまたは負の電位)
を印加した際、前記第１の拡散領域（１０）と前記半導
体基板（１）との間にリーク電流Ｉleakが流れるが、そ
のリーク電流Ｉleakが、
【０００９】
【数１】 Ｉleak＝Ｃs×（Ｖbit／２）×（１／Ｔ）×（１／Ｓ） （ただし、前記セルキャパシタにおける電荷蓄積容量を
Ｃs、前記第１、第２拡散領域（５、１０）の他方（第
２）（５）に接続されたデータ線（１２）に印加される
電圧をＶbit、目標とする電荷保持時間をＴ、前記第１
の拡散領域（１０）の面積をＳとする）となるときの前
記接合印加電圧Vrevが、室温において前記データ線（１
２）に印加される電圧Ｖbitの３倍以上であるような特
性を有することを特徴とする半導体装置である。
Ｃs、前記第１、第２拡散領域（５、１０）の他方（第
２）（５）に接続されたデータ線（１２）に印加される
電圧をＶbit、目標とする電荷保持時間をＴ、前記第１
の拡散領域（１０）の面積をＳとする）となるときの前
記接合印加電圧Vrevが、室温において前記データ線（１
２）に印加される電圧Ｖbitの３倍以上であるような特
性を有することを特徴とする半導体装置である。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しつつ説明する。なお、前記従来のもの
と対応する部分は同一符号を用いるものとする。
て、図面を参照しつつ説明する。なお、前記従来のもの
と対応する部分は同一符号を用いるものとする。
【００１１】（実施の形態１）図１は本発明の半導体装
置の実施の形態１におけるダイナミックメモリのメモリ
セル部Ｂ及び回路部Ａの電界効果トランジスタの構造を
示す断面図である。ここで、ｐ型半導体基板１の上部
に、隣接する素子を分離するための絶縁膜領域２が、ま
た、同表面にはシリコン酸化膜からなるゲート酸化膜３
がそれぞれ設けられている。内部にはｐ型チャネルスト
ップ領域１１が設けられている。ゲート酸化膜３の上に
はポリシリコン膜からなるゲート電極４が設けられ、更
にその側壁には酸化膜からなるサイドウオール６が設け
られている。
置の実施の形態１におけるダイナミックメモリのメモリ
セル部Ｂ及び回路部Ａの電界効果トランジスタの構造を
示す断面図である。ここで、ｐ型半導体基板１の上部
に、隣接する素子を分離するための絶縁膜領域２が、ま
た、同表面にはシリコン酸化膜からなるゲート酸化膜３
がそれぞれ設けられている。内部にはｐ型チャネルスト
ップ領域１１が設けられている。ゲート酸化膜３の上に
はポリシリコン膜からなるゲート電極４が設けられ、更
にその側壁には酸化膜からなるサイドウオール６が設け
られている。
【００１２】また、回路部Ａのトランジスタではその両
側に低濃度ｎ型拡散層(例えば燐の注入により形成され
る)５と高濃度ｎ型拡散層(例えば砒素の注入により形成
される)７が設けられている。
側に低濃度ｎ型拡散層(例えば燐の注入により形成され
る)５と高濃度ｎ型拡散層(例えば砒素の注入により形成
される)７が設けられている。
【００１３】メモリセル部Ｂでは前記同様の低濃度ｎ型
拡散層（例えば燐の注入により形成される）５が設けら
れておりデータ線12と接続されている。他方、ｎ型拡散
層領域10が、ｎ型ポリシリコン膜(例えば燐をドーピン
グして形成される)からなるセルキャパシタの下部電極
８と接続されている。この拡散層領域10は、低濃度ｎ型
拡散層５と同等もしくはより高濃度のｎ型拡散層領域で
あり、また、低濃度ｎ型拡散層５と同等もしくはより深
く拡散している。さらに、半導体基板１と素子分離酸化
膜（２）との界面、図１の実施の形態では、素子分離酸
化膜２とＰ型チャンネルストップ領域11との間の界面
の、ゲート酸化膜３からの深さの２分の１程度以上ま
で、前記拡散層領域10は拡散している。
拡散層（例えば燐の注入により形成される）５が設けら
れておりデータ線12と接続されている。他方、ｎ型拡散
層領域10が、ｎ型ポリシリコン膜(例えば燐をドーピン
グして形成される)からなるセルキャパシタの下部電極
８と接続されている。この拡散層領域10は、低濃度ｎ型
拡散層５と同等もしくはより高濃度のｎ型拡散層領域で
あり、また、低濃度ｎ型拡散層５と同等もしくはより深
く拡散している。さらに、半導体基板１と素子分離酸化
膜（２）との界面、図１の実施の形態では、素子分離酸
化膜２とＰ型チャンネルストップ領域11との間の界面
の、ゲート酸化膜３からの深さの２分の１程度以上ま
で、前記拡散層領域10は拡散している。
【００１４】このｎ型拡散層領域10と半導体基板１との
異なる導電型の半導体間を接合するための接合印加電圧
として、逆方向電圧(ｎ型半導体側に正の電位、ｐ型半
導体側にゼロまたは負の電位)が印加され、その接合が
行われる。
異なる導電型の半導体間を接合するための接合印加電圧
として、逆方向電圧(ｎ型半導体側に正の電位、ｐ型半
導体側にゼロまたは負の電位)が印加され、その接合が
行われる。
【００１５】また、前記下部電極８の上面には容量絶縁
膜14とそれを挟むようにして上部電極15が設けられてい
る。なお、13は層間絶縁膜である。
膜14とそれを挟むようにして上部電極15が設けられてい
る。なお、13は層間絶縁膜である。
【００１６】図２(a)は本実施の形態１における前記下
部電極８に接続されたｎ型拡散層領域10と半導体基板１
との間の前記接合電圧による接合特性を示すグラフであ
る。前記セルキャパシタにおける電荷蓄積容量をＣs、
データ線12に印加される電圧をＶbit、所望する電荷保
持時間をＴ、前記拡散領域１０の面積をＳとしたときの
リーク電流Ｉleakと接合印加電圧(Ｖ)との関係を示した
ものである。図２(a)において、曲線Ａは前記セルキャ
パシタの下部電極８の燐の濃度を1.5×1020／ｃｍ2、曲
線Ｂは3.0×1020／ｃｍ2、曲線Ｃは5.0×1020／ｃｍ2と
し、熱処理条件を同一としたときの特性をそれぞれ示し
ている。さらに、図２(b）は、この接合にストレスを印
加してそのリーク特性の経時変化を示したグラフであ
る。
部電極８に接続されたｎ型拡散層領域10と半導体基板１
との間の前記接合電圧による接合特性を示すグラフであ
る。前記セルキャパシタにおける電荷蓄積容量をＣs、
データ線12に印加される電圧をＶbit、所望する電荷保
持時間をＴ、前記拡散領域１０の面積をＳとしたときの
リーク電流Ｉleakと接合印加電圧(Ｖ)との関係を示した
ものである。図２(a)において、曲線Ａは前記セルキャ
パシタの下部電極８の燐の濃度を1.5×1020／ｃｍ2、曲
線Ｂは3.0×1020／ｃｍ2、曲線Ｃは5.0×1020／ｃｍ2と
し、熱処理条件を同一としたときの特性をそれぞれ示し
ている。さらに、図２(b）は、この接合にストレスを印
加してそのリーク特性の経時変化を示したグラフであ
る。
【００１７】図２(a)において、曲線Ｂ、曲線Ｃでは、
そのリーク電流Ｉleakが(数１)の値をとるときは、接合
印加電圧(Ｖ)がＶbitの３倍を超えている。そのような
曲線Ｂ、曲線Ｃのような特性を有する半導体装置では、
図２(b)に示すようにリーク電流Ｉleakの経時変化はあ
まりないので良い特性といえる。これに対して、曲線Ａ
ではそのリーク電流Ｉleakが(数１)の値をとるときは、
接合印加電圧(Ｖ)がＶbitの３倍を下回っている。この
ような曲線Ａの特性を有する半導体装置は図２(b)に示
すように、経時変化が大きく、性能が劣ることが分か
る。
そのリーク電流Ｉleakが(数１)の値をとるときは、接合
印加電圧(Ｖ)がＶbitの３倍を超えている。そのような
曲線Ｂ、曲線Ｃのような特性を有する半導体装置では、
図２(b)に示すようにリーク電流Ｉleakの経時変化はあ
まりないので良い特性といえる。これに対して、曲線Ａ
ではそのリーク電流Ｉleakが(数１)の値をとるときは、
接合印加電圧(Ｖ)がＶbitの３倍を下回っている。この
ような曲線Ａの特性を有する半導体装置は図２(b)に示
すように、経時変化が大きく、性能が劣ることが分か
る。
【００１８】
【数１】 Ｉleak＝Ｃs×（Ｖbit／２）×（１／Ｔ）×（１／Ｓ） ここで、前記セルキャパシタにおける電荷蓄積容量をＣ
s[F]、前記拡散領域（５、１０）の他方（５）に接続さ
れたデータ線（１２）に印加される電圧をＶbit[V]、目
標とする電荷保持時間をＴ[sec]、前記拡散領域（１
０）の面積をＳ[cm 2]とする。
s[F]、前記拡散領域（５、１０）の他方（５）に接続さ
れたデータ線（１２）に印加される電圧をＶbit[V]、目
標とする電荷保持時間をＴ[sec]、前記拡散領域（１
０）の面積をＳ[cm 2]とする。
【００１９】従って、このような所定のリーク電流Ｉle
akが流れてしまうときの接合印加電圧がＶbitの３倍を
超えるような特性を持つように、ｎ型拡散層領域10，半
導体基板１，ｐ型チャネルストップ領域11の不純物分布
を設定すればよいことがわかる。なお、ここでは熱処理
を一定とした場合の下部電極８の燐の濃度について述べ
たが、下部電極８の燐濃度を変えずに熱処理温度及びそ
の時間を変えても同様になる。
akが流れてしまうときの接合印加電圧がＶbitの３倍を
超えるような特性を持つように、ｎ型拡散層領域10，半
導体基板１，ｐ型チャネルストップ領域11の不純物分布
を設定すればよいことがわかる。なお、ここでは熱処理
を一定とした場合の下部電極８の燐の濃度について述べ
たが、下部電極８の燐濃度を変えずに熱処理温度及びそ
の時間を変えても同様になる。
【００２０】また、図３(c)は、色々な特性の半導体装
置に対して、メモリセル部Ｂのコンタクトホール１７に
接続された拡散領域１０と、そのメモリセル部Ｂに素子
分離領域２を隔てて隣接する別のメモリセル部（図示省
略）のコンタクトホール１７に接続された別の拡散領域
１０（図示省略）との間に電圧を印加したとき（一方に
正の電位を、他方にゼロ電位を印加する）、各領域間に
流れるパンチスルー電流が前記Ｉleakとなるときの、前
記印加電圧Vrevpを、それぞれ横軸に取り、また、前記
パンチスルー電圧Vrevpがそれぞれの値となるセルキャ
パシタの電圧保持時間Ｔを縦軸にプロットしたグラフで
ある。必要とされる電荷保持時間ＴをＴ0でしめす。そ
のＴ0を実現する電圧がＶbitであるので、各領域間に流
れるパンチスルー電流が前記Ｉleakとなるときの電圧が
Ｖbitを越えるように作成すれば、必要な電荷保持時間
を確保する事が出来ることが分かる。
置に対して、メモリセル部Ｂのコンタクトホール１７に
接続された拡散領域１０と、そのメモリセル部Ｂに素子
分離領域２を隔てて隣接する別のメモリセル部（図示省
略）のコンタクトホール１７に接続された別の拡散領域
１０（図示省略）との間に電圧を印加したとき（一方に
正の電位を、他方にゼロ電位を印加する）、各領域間に
流れるパンチスルー電流が前記Ｉleakとなるときの、前
記印加電圧Vrevpを、それぞれ横軸に取り、また、前記
パンチスルー電圧Vrevpがそれぞれの値となるセルキャ
パシタの電圧保持時間Ｔを縦軸にプロットしたグラフで
ある。必要とされる電荷保持時間ＴをＴ0でしめす。そ
のＴ0を実現する電圧がＶbitであるので、各領域間に流
れるパンチスルー電流が前記Ｉleakとなるときの電圧が
Ｖbitを越えるように作成すれば、必要な電荷保持時間
を確保する事が出来ることが分かる。
【００２１】このように、前記コンタクトホール１７と
接続されたｎ型拡散層領域10と、素子分離領域２を挟ん
で隣合う、別のセルキャパシタのコンタクトホール１７
と接続されたｎ型拡散領域10との間に電圧を印加したと
き(一方に正の電位を他方をゼロ電位にする)、前記各領
域間に流れる電流(パンチスルー電流)が前記Ｉleakとな
るときの前記電圧が前記データ線に印加される電圧Ｖbi
t以上になるように、前記各拡散層，拡散層領域下部お
よび、前記素子分離領域下部の半導体基板内部の不純物
分布および、分離領域酸化膜の形状、深さを制御する。
接続されたｎ型拡散層領域10と、素子分離領域２を挟ん
で隣合う、別のセルキャパシタのコンタクトホール１７
と接続されたｎ型拡散領域10との間に電圧を印加したと
き(一方に正の電位を他方をゼロ電位にする)、前記各領
域間に流れる電流(パンチスルー電流)が前記Ｉleakとな
るときの前記電圧が前記データ線に印加される電圧Ｖbi
t以上になるように、前記各拡散層，拡散層領域下部お
よび、前記素子分離領域下部の半導体基板内部の不純物
分布および、分離領域酸化膜の形状、深さを制御する。
【００２２】以上のように本実施の形態によれば、必要
とする電荷保持特性を満足し経時劣化がほとんどなく長
期信頼性の高いダイナミックメモリが得られる。
とする電荷保持特性を満足し経時劣化がほとんどなく長
期信頼性の高いダイナミックメモリが得られる。
【００２３】（実施の形態２）図４、図５は本発明半導
体装置の製造方法の実施の形態２おけるダイナミックメ
モリの各製造工程を説明するためのメモリセル部及び回
路部の電界効果トランジスタの断面図である。なお、図
４(a)〜(c)、図５（d）〜（g）において、図面左側は回
路部の電界効果トランジスタの断面構造を、図面右側は
メモリセル部の電界効果トランジスタとセルキャパシタ
の断面構造を示している。
体装置の製造方法の実施の形態２おけるダイナミックメ
モリの各製造工程を説明するためのメモリセル部及び回
路部の電界効果トランジスタの断面図である。なお、図
４(a)〜(c)、図５（d）〜（g）において、図面左側は回
路部の電界効果トランジスタの断面構造を、図面右側は
メモリセル部の電界効果トランジスタとセルキャパシタ
の断面構造を示している。
【００２４】以下その製造工程を説明するに、まず、図
４(a)に示すように、半導体基板１の表面部に分離用絶
縁膜２とｐ型チャネルストップ領域11を形成(例えば不
純物としてボロンを１×１０12〜１×１０13／cm2くら
いイオン注入する)した後、ゲート酸化膜３を形成す
る。
４(a)に示すように、半導体基板１の表面部に分離用絶
縁膜２とｐ型チャネルストップ領域11を形成(例えば不
純物としてボロンを１×１０12〜１×１０13／cm2くら
いイオン注入する)した後、ゲート酸化膜３を形成す
る。
【００２５】次に、図４(b)に示すように、ポリシリコ
ンを堆積し、マスクにより除外領域をエッチングしてゲ
ート電極４を形成する。その後基板１を回転させて(例
えば90度毎に４回)、ｎ型不純物をイオン注入法により
イオンビーム16を注入し、低濃度ｎ型拡散層５を形成す
る(例えば燐を１×1013／ｃｍ2程度)。
ンを堆積し、マスクにより除外領域をエッチングしてゲ
ート電極４を形成する。その後基板１を回転させて(例
えば90度毎に４回)、ｎ型不純物をイオン注入法により
イオンビーム16を注入し、低濃度ｎ型拡散層５を形成す
る(例えば燐を１×1013／ｃｍ2程度)。
【００２６】次に、図４(c)に示すように酸化膜をデポ
ジションし、エッチバックすることによりゲート電極４
の側壁にサイドウオール６を形成する。その後、セル部
Ｂにはマスクを施して再びｎ型不純物を注入し高濃度ｎ
型拡散層７を形成する。この場合の不純物の注入は、例
えばｎ型不純物に砒素を１×1015〜１×1016／ｃｍ2程
度の注入である。
ジションし、エッチバックすることによりゲート電極４
の側壁にサイドウオール６を形成する。その後、セル部
Ｂにはマスクを施して再びｎ型不純物を注入し高濃度ｎ
型拡散層７を形成する。この場合の不純物の注入は、例
えばｎ型不純物に砒素を１×1015〜１×1016／ｃｍ2程
度の注入である。
【００２７】次に、図５(d)に示すように層間絶縁膜13
を堆積し、メモリセルＢ側トランジスタの、セルキャパ
シタを接続するのと反対側の拡散層５上部にコンタクト
のためのホールを形成しデータ線12を形成する。その後
更に層間絶縁膜13を堆積し表面を平坦にする。
を堆積し、メモリセルＢ側トランジスタの、セルキャパ
シタを接続するのと反対側の拡散層５上部にコンタクト
のためのホールを形成しデータ線12を形成する。その後
更に層間絶縁膜13を堆積し表面を平坦にする。
【００２８】次に、図５(e)に示すようにメモリセル部
Ｂのトランジスタのもう一方の拡散領域上部にコンタク
トホール17を形成する。層間膜をマスクとし基板１を回
転させ(例えば90度毎に４回)、コンタクトホール17を通
してセルキャパシタと接続する側の拡散層にのみｎ型不
純物を、例えばリンを５×１０12〜５×１０13／cm2く
らい、イオン注入法により注入する。これによってコン
タクトホール１７の開口時にダメージを受けたＳi層を
１×１０12／cm2で覆うことが出来る。
Ｂのトランジスタのもう一方の拡散領域上部にコンタク
トホール17を形成する。層間膜をマスクとし基板１を回
転させ(例えば90度毎に４回)、コンタクトホール17を通
してセルキャパシタと接続する側の拡散層にのみｎ型不
純物を、例えばリンを５×１０12〜５×１０13／cm2く
らい、イオン注入法により注入する。これによってコン
タクトホール１７の開口時にダメージを受けたＳi層を
１×１０12／cm2で覆うことが出来る。
【００２９】次に、図５(f)に示すようにポリシリコン
を堆積し、除外領域をエッチングしてキャパシタの下部
電極８を形成する。その後、図５(g)に示すように容量
絶縁膜14、上部電極15を形成し層間膜を堆積し、処理温
度700℃以上で熱処理等を施してダイナミックメモリを
得る。
を堆積し、除外領域をエッチングしてキャパシタの下部
電極８を形成する。その後、図５(g)に示すように容量
絶縁膜14、上部電極15を形成し層間膜を堆積し、処理温
度700℃以上で熱処理等を施してダイナミックメモリを
得る。
【００３０】以上のように本実施の形態によれば、必要
とする電荷保持特性を満足し経時劣化がほとんどなく長
期信頼性の高いダイナミックメモリを容易に製造するこ
とができる。
とする電荷保持特性を満足し経時劣化がほとんどなく長
期信頼性の高いダイナミックメモリを容易に製造するこ
とができる。
【００３１】
【発明の効果】以上のように本発明によれば、半導体基
板内の不純物分布を制御したことにより必要とする電荷
保持特性を満足し経時劣化がほとんどなく長期信頼性の
高い半導体装置及びその製造方法が得られる。
板内の不純物分布を制御したことにより必要とする電荷
保持特性を満足し経時劣化がほとんどなく長期信頼性の
高い半導体装置及びその製造方法が得られる。
【図１】本発明の半導体装置の実施の形態１におけるダ
イナミックメモリのメモリセル部及び回路部の電界効果
トランジスタの構造を示す断面図である。
イナミックメモリのメモリセル部及び回路部の電界効果
トランジスタの構造を示す断面図である。
【図２】(a)は本発明の半導体装置の実施の形態１にお
けるダイナミックメモリのメモリセル部の拡散領域と半
導体基板との接合特性を示すグラフ、(b)はこの接合に
ストレスを印加したときのリーク特性の経時変化を示し
たグラフである。
けるダイナミックメモリのメモリセル部の拡散領域と半
導体基板との接合特性を示すグラフ、(b)はこの接合に
ストレスを印加したときのリーク特性の経時変化を示し
たグラフである。
【図３】はメモリセル部の拡散領域と回路部の拡散領域
との間に印加される電圧と電荷保持時間との関係を示す
グラフである。
との間に印加される電圧と電荷保持時間との関係を示す
グラフである。
【図４】本発明の半導体装置の製造方法の実施の形態２
におけるダイナミックメモリの各製造工程を説明するた
めのメモリセル部及び回路部の電界効果トランジスタの
断面図である。
におけるダイナミックメモリの各製造工程を説明するた
めのメモリセル部及び回路部の電界効果トランジスタの
断面図である。
【図５】本発明の半導体装置の製造方法の実施の形態２
におけるダイナミックメモリの各製造工程を説明するた
めのメモリセル部及び回路部の電界効果トランジスタの
断面図である。
におけるダイナミックメモリの各製造工程を説明するた
めのメモリセル部及び回路部の電界効果トランジスタの
断面図である。
【図６】従来のダイナミックメモリのメモリセル部及び
回路部の電界効果トランジスタの構造を示す断面図であ
る。
回路部の電界効果トランジスタの構造を示す断面図であ
る。
１…半導体基板、 ２…絶縁膜領域、 ３…ゲート酸化
膜、 ４…ゲート電極、 ５…低濃度ｎ型第１の拡散
層、 ６…サイドウォール、 ７…高濃度ｎ型拡散層、
８…下部電極、 10…ｎ型第２の拡散層領域、 11…
ｐ型チャネルストップ領域、 12…データ線、 13…層
間絶縁膜、 14…容量絶縁膜、 15…上部電極、 16…
イオンビーム、 17…コンタクトホール。
膜、 ４…ゲート電極、 ５…低濃度ｎ型第１の拡散
層、 ６…サイドウォール、 ７…高濃度ｎ型拡散層、
８…下部電極、 10…ｎ型第２の拡散層領域、 11…
ｐ型チャネルストップ領域、 12…データ線、 13…層
間絶縁膜、 14…容量絶縁膜、 15…上部電極、 16…
イオンビーム、 17…コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8234 27/088
Claims (12)
- 【請求項１】 一方導電型半導体基板上にゲート絶縁膜
を介し導電性物質で形成されたゲート電極と、前記ゲー
ト電極を両側から挟むように前記半導体基板上に形成さ
れた第１、第２の他方導電型拡散領域と、前記第１、第
２の拡散領域の一方（第１）を、電荷を蓄積するための
セルキャパシタの下部電極に、電気的に接続するための
コンタクトホールとを備え、 前記第１の拡散領域と前記半導体基板との間の異なる導
電型半導体間の接合印加電圧として、逆方向電圧Vrev
(ｎ型半導体側に正の電位、ｐ型半導体側にゼロまたは
負の電位)を印加した際、前記第１の拡散領域と前記半
導体基板との間にリーク電流Ｉleakが流れるが、 そのリーク電流Ｉleakが、 【数１】 Ｉleak＝Ｃs×（Ｖbit／２）×（１／Ｔ）×（１／Ｓ） （ただし、前記セルキャパシタにおける電荷蓄積容量を
Ｃs、前記第１、第２の拡散領域の他方（第２）に接続
されたデータ線に印加される電圧をＶbit、目標とする
電荷保持時間をＴ、前記第１の拡散領域の面積をＳとす
る）となるときの前記接合印加電圧Vrevが、室温におい
て前記データ線に印加される電圧Ｖbitの３倍以上であ
るような特性を有することを特徴とする半導体装置。 - 【請求項２】前記コンタクトホールの形成時のドライエ
ッチング時に、前記キャパシタの下部電極に接続された
第１の拡散領域に生じたダメージ層を、1E18/cm2以上の
不純物濃度を有する領域で覆ったことを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 更に、あるセルキャパシタの下にある前
記第１の拡散領域と、素子分離領域を隔てて、隣接する
別のセルキャパシタの下にある前記第１の拡散領域との
間に、電圧Vrevpを印加したとき(一方に正の電位を他方
をゼロ電位にする)、前記各拡散領域間に電流(パンチス
ルー電流)が流れるが、 そのパンチスルー電流が、前記所定値Ｉleakとなるとき
の前記電圧Vrevpが前記データ線に印加される電圧Ｖbit
以上であるような特性を有することを特徴とする請求項
１記載の半導体装置。 - 【請求項４】前記コンタクトホールの形成時のドライエ
ッチング時に、前記キャパシタの下部電極に接続された
第１の拡散領域に生じたダメージ層を、1E18/cm2以上の
不純物濃度を有する領域で覆ったことを特徴とする請求
項１又は２記載の半導体装置。 - 【請求項５】 半導体基板上に素子分離領域となる絶縁
膜を形成する工程と、その半導体基板上にチャネルスト
ップ領域形成用の不純物をドープする工程と、前記半導
体基板上の素子形成領域に前記電界効果トランジスタの
ゲート電極を形成する工程と、前記素子形成領域のゲー
ト電極側方の領域に他方導電型の不純物をドープして前
記電界効果トランジスタのソース及びドレイン領域を形
成する工程と、これら領域と前記半導体基板との間を接
合するための接合印加電圧を与える工程と、前記電界効
果トランジスタのソースまたはドレイン領域のどちらか
一方に前記コンタクトホールを形成する工程と、前記電
界効果トランジスタのソースまたはドレイン領域のどち
らか一方に対して、前記コンタクトホールを介して接続
されるように前記セルキャパシタの下部電極を形成する
工程と、前記下部電極表面に絶縁膜を形成する工程と、
その上部に上部電極を形成する工程と、熱処理を行う工
程とを少なくとも各１回備え、 前記下部電極に接続された第１の拡散領域と前記半導体
基板との間の異なる導電型半導体間の接合印加電圧とし
て、逆方向電圧Vrev(ｎ型半導体側に正の電位、ｐ型半
導体側にゼロまたは負の電位)を印加した際、前記第１
の拡散領域と前記半導体基板との間にリーク電流Ｉleak
が流れるが、そのリーク電流Ｉleakが、最終的に 【数１】 Ｉleak＝Ｃs×（Ｖbit／２）×（１／Ｔ）×（１／Ｓ） （ただし、前記セルキャパシタにおける電荷蓄積容量を
Ｃs、前記第１、第２拡散領域の他方（第２）に接続さ
れたデータ線に印加される電圧をＶbit、目標とする電
荷保持時間をＴ、前記第１の拡散領域の面積をＳとす
る）となるときの前記接合印加電圧Vrevが、室温におい
て前記データ線に印加される電圧Ｖbitの３倍以上とな
るように、前記工程の全部又は一部を制御することを特
徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に素子分離領域となる絶縁
膜を形成する工程と、その半導体基板上にチャネルスト
ップ領域形成用の不純物をドープする工程と、前記半導
体基板上の素子形成領域に前記電界効果トランジスタの
ゲート電極を形成する工程と、前記素子形成領域のゲー
ト電極側方の領域に他方導電型の不純物をドープして前
記電界効果トランジスタのソース及びドレイン領域を形
成する工程と、これら領域と前記半導体基板との間を接
合するための接合印加電圧を与える工程と、前記電界効
果トランジスタのソースまたはドレイン領域のどちらか
一方に前記コンタクトホールを形成する工程と、前記コ
ンタクトホールを通して前記ソースまたはドレイン領域
へ他方導電型の不純物をイオン注入法により注入するイ
オン注入工程と、前記電界効果トランジスタのソースま
たはドレイン領域のどちらか一方に対して、前記コンタ
クトホールを介して接続されるように前記セルキャパシ
タの下部電極を形成する工程と、前記下部電極表面に絶
縁膜を形成する工程と、その上部に上部電極を形成する
工程と、熱処理を行う工程とを少なくとも各１回備え、 前記第１拡散領域と前記半導体基板との間の異なる導電
型半導体間の接合のための接合印加電圧Vrevとして、逆
方向電圧(ｎ型半導体側に正の電位、ｐ型半導体側にゼ
ロまたは負の電位)を印加した際、前記第１拡散領域と
前記半導体基板との間にリーク電流Ｉleakが流れるが、
そのリーク電流Ｉleakが、最終的に 【数１】 Ｉleak＝Ｃs×（Ｖbit／２）×（１／Ｔ）×（１／Ｓ） （ただし、前記セルキャパシタにおける電荷蓄積容量を
Ｃs、前記第１、第２拡散領域の他方（第２）に接続さ
れたデータ線に印加される電圧をＶbit、目標とする電
荷保持時間をＴ、前記第１の拡散領域の面積をＳとす
る）となるときの前記接合印加電圧Vrevが、室温におい
て前記データ線に印加される電圧Ｖbitの３倍以上とな
るように、前記工程の全部又は一部を制御することを特
徴とする半導体装置の製造方法。 - 【請求項７】 更に、更に、あるセルキャパシタの下に
ある前記第１拡散領域と、素子分離領域を隔てて、隣接
する別のセルキャパシタの下にある前記第１の拡散領域
との間に、電圧Vrevpを印加したとき(一方に正の電位を
他方をゼロ電位にする)、前記各第１の拡散領域間に電
流(パンチスルー電流)が流れるが、最終的に、 そのパンチスルー電流が、前記所定値Ｉleakとなるとき
の前記電圧Vrevpが前記データ線に印加される電圧Ｖbit
以上となるように、前記工程の全部又は一部を制御する
ことを特徴とする請求項５又は６記載の半導体装置の製
造方法。 - 【請求項８】 前記イオン注入工程は半導体基板を(360
／ｎ)度毎に回転させｎ回の注入を行うことを特徴とす
る請求項６記載の半導体装置の製造方法。 - 【請求項９】 前記熱処理工程の処理温度を700℃以上
とすることを特徴とする請求項５または６に記載の半導
体装置の製造方法。 - 【請求項１０】 一方導電型半導体基板上にゲート絶縁
膜を介し、形成されたゲート電極と、前記ゲート電極を
両側から挟むように前記半導体基板上に形成された他方
第１、第２導電型拡散領域と、前記第１拡散領域の一方
を、電荷を蓄積するためのセルキャパシタの下部電極に
電気的に接続するためのコンタクトホールとを備え、 前記コンタクトホールに接続されている第１の拡散領域
の不純物濃度と不純物の広がり深さの少なくとも一方が
他方の第２の拡散領域と異なることを特徴とする半導体
装置。 - 【請求項１１】 前記コンタクトホールに接続された第
１の拡散領域の不純物濃度が他方の第２の拡散領域より
濃いことを特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 前記コンタクトホールに接続された第
１の拡散領域の不純物の広がりの深さが他方の第２の拡
散領域より深いことを特徴とする請求項１０記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9294488A JPH10233492A (ja) | 1996-10-31 | 1997-10-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29036296 | 1996-10-31 | ||
| JP8-290362 | 1996-10-31 | ||
| JP9294488A JPH10233492A (ja) | 1996-10-31 | 1997-10-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233492A true JPH10233492A (ja) | 1998-09-02 |
Family
ID=17755057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9294488A Pending JPH10233492A (ja) | 1996-10-31 | 1997-10-27 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6121650A (ja) |
| JP (1) | JPH10233492A (ja) |
| KR (1) | KR100421521B1 (ja) |
| TW (1) | TW359892B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207985B1 (en) * | 1998-02-02 | 2001-03-27 | Texas Instruments Incorporated | DRAM memory cell and array having pass transistors with surrounding gate |
| US6995412B2 (en) * | 2002-04-12 | 2006-02-07 | International Business Machines Corporation | Integrated circuit with capacitors having a fin structure |
| KR100464414B1 (ko) * | 2002-05-02 | 2005-01-03 | 삼성전자주식회사 | Ｄｃ 노드와 ｂｃ 노드에 연결된 소오스/드레인 접합영역의 접합 프로파일이 서로 다른 디램 소자의 메모리 셀트랜지스터 및 그 제조방법 |
| US7327024B2 (en) * | 2004-11-24 | 2008-02-05 | General Electric Company | Power module, and phase leg assembly |
| JP2007157892A (ja) * | 2005-12-02 | 2007-06-21 | Nec Electronics Corp | 半導体集積回路およびその製造方法 |
| US7414460B1 (en) | 2006-03-31 | 2008-08-19 | Integrated Device Technology, Inc. | System and method for integrated circuit charge recycling |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4417325A (en) * | 1981-07-13 | 1983-11-22 | Eliyahou Harari | Highly scaleable dynamic ram cell with self-signal amplification |
| JPH0712058B2 (ja) * | 1985-06-27 | 1995-02-08 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH02122563A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体装置の製造方法 |
| JPH02177359A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
| JPH05259385A (ja) * | 1992-03-10 | 1993-10-08 | Hitachi Ltd | 半導体集積回路装置の形成方法 |
| JPH0653232A (ja) * | 1992-08-03 | 1994-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| TW288200B (en) * | 1995-06-28 | 1996-10-11 | Mitsubishi Electric Corp | Semiconductor device and process thereof |
-
1997
- 1997-10-27 JP JP9294488A patent/JPH10233492A/ja active Pending
- 1997-10-29 US US08/960,144 patent/US6121650A/en not_active Expired - Lifetime
- 1997-10-30 TW TW86116188A patent/TW359892B/zh not_active IP Right Cessation
- 1997-10-31 KR KR1019970056938A patent/KR100421521B1/ko active IP Right Grant
-
2000
- 2000-08-03 US US09/631,405 patent/US6303428B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100421521B1 (ko) | 2004-04-21 |
| TW359892B (en) | 1999-06-01 |
| US6303428B1 (en) | 2001-10-16 |
| US6121650A (en) | 2000-09-19 |
| KR19980033367A (ko) | 1998-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5276344A (en) | Field effect transistor having impurity regions of different depths and manufacturing method thereof | |
| US5872036A (en) | Method of manufacturing a split-gate flash memory cell | |
| JP3272979B2 (ja) | 半導体装置 | |
| JP4832629B2 (ja) | 半導体装置 | |
| US5324680A (en) | Semiconductor memory device and the fabrication method thereof | |
| US4977099A (en) | Method for fabricating semiconductor memory device | |
| KR100327736B1 (ko) | 반도체장치의 제조방법 | |
| US5149664A (en) | Self-aligning ion-implantation method for semiconductor device having multi-gate type MOS transistor structure | |
| KR0144242B1 (ko) | 반도체 메모리장치의 모오스 캐패시터의 크랙 방지구조 | |
| GB2233154A (en) | Manufacturing a DRAM cell semi-conductor device | |
| KR100421521B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100238609B1 (ko) | 메모리 셀용 스위칭 트랜지스터 및 캐패시터 | |
| KR960005249B1 (ko) | 반도체 집적 소자의 디램(dram) 제조방법 | |
| US5646061A (en) | Two-layer polysilicon process for forming a stacked DRAM capacitor with improved doping uniformity and a controllable shallow junction contact | |
| US5013676A (en) | Structure of MIS-type field effect transistor and process of fabrication thereof | |
| JPH09186301A (ja) | 導電性埋込層の形成方法及びトレンチキャパシタの形成方法並びにダイナミックランダムアクセスメモリー装置 | |
| US6541325B2 (en) | Method for fabricating a capacitor device with BiCMOS process and the capacitor device formed thereby | |
| JP3127951B2 (ja) | 半導体装置及びその製造方法 | |
| US8008664B2 (en) | Component comprising a thin-film transistor and CMOS-transistors and methods for production | |
| JP2534776B2 (ja) | Ｓｄｈｔ構造を有するｄｒａｍセル及びその製造方法 | |
| KR910007781B1 (ko) | 반도체 메모리 제조방법 | |
| JPH05183124A (ja) | 半導体装置、及びその製造方法 | |
| JPH03157972A (ja) | 半導体装置の製造方法 | |
| JPH08191135A (ja) | 半導体装置及びその製造方法 | |
| JPS63172453A (ja) | Ｍｏｓ型キヤパシタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |