KR20060077195A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 터널 산화막의 양측 부위에서의 버즈 비크(bird's beak) 현상에 의해 프로그램 효율이 감소되는 것을 방지하여 메모리 소자의 셀 동작 마진을 증대시키고, 이를 통해 소자의 오동작을 방지할 수 있는 비휘발성 메모리 소자의 제조방법에 관한 것으로, 이를 위해 본 발명에서는 소자 분리막이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판과 접촉되는 상기 소자 분리막의 상부 모서리 부위를 식각하여 홈을 형성하는 단계; 상기 홈을 포함하는 전체 구조 상부에 터널 산화막을 형성하는 단계; 상기 홈이 매립되도록 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상부에 유전체막 및 컨트롤 게이트를 순차적으로 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, EEPROM, 버즈 비크
Description
도 1은 종래기술에 따른 비휘발성 메모리 소자의 제조방법을 통해 형성된 셀을 도시한 단면도.
도 2는 도 1에 도시된 셀에서 발생된 버즈 비크(bird's beak) 현상을 도시한 TEM(Transmission Electron Microscope) 도면.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 단면도.
도 4는 본 발명의 바람직한 실시예에 따라 형성된 셀을 TEM 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판
11, 114 : 소자 분리막(또는, HDP 산화막)
12, 118 : 터널 산화막
13, 119 : 플로팅 게이트
14, 120 : 유전체막
15, 121 : 컨트롤 게이트
111 : 패드 산화막
112 : 패드 질화막
본 발명은 비휘발성 메모리 소자(NonVolatile Memory device, NVM)의 제조방법에 관한 것으로, 특히 로직 소자, 즉 고전압 트랜지스터와 함께 칩 내에 구현된 이이피롬(Electrically Erasable Programmable Read-Only Memory, EEPROM) 소자의 셀 제조방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자는 전원공급이 차단되면, 메모리 소자의 데이타를 소실하는 메모리 소자로서, DRAM(Dynamic Random Access Memory) 소자 및 SRAM(Static RAM) 소자 등이 있다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 메모리 소자의 데이타를 유지하는 기억소자, 예컨대 EEPROM 소자, 플래시(FLASH) 소자 등이 있다.
일반적으로, EEPROM 소자 및 플래시 메모리 소자와 같은 비휘발성 메모리 소자는 고집적화에 유리한 적층 게이트 구조를 갖는다. 적층 게이트 구조는 반도체 기판 상에 적층된 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진다.
이러한 비휘발성 메모리 소자에서 프로그램(program) 동작은 F-N 터널링(Fowler-nordheim tunneling) 방식과 열전자 주입(hot electron injection) 방식에 의해 이루어진다. F-N 터널링 방식은 게이트 절연막으로 고전계를 인가하여 전자가 반도체 기판으로부터 플로팅 게이트로 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 열전자 주입방식은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅 게이트에 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 한편, 비휘발성 메모리 소자의 소거(erase) 동작은 프로그램 동작을 통해 플로팅 게이트에 주입된 전자를 반도체 기판 또는 소오스로 방출시킴으로써 이루어진다.
이하, 도 1을 참조하여 종래기술에 따른 비휘발성 메모리 소자의 셀 제조방법을 설명한다.
도 1에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 기판(10)의 필드(field) 영역에 소자 분리막(11)을 형성한다. 그런 다음, 소자 분리막(11)에 의해 정의된 액티브 영역(active)에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 컨트롤 게이트(15)로 이루어진 게이트 전극을 형성한다. 여기서, 터널 산화막(12)은 고전압 트랜지스터용 게이트 산화막과 EEPROM 셀의 터널 산화막이 중첩된 영역을 함께 도시하였다. 즉, 고전압 트랜지스터용 게이트 산화막은 열산화막과 HLD(High Temperature Low Pressure Dielectric)막으로 이루어진다.
그러나, 상기에서 설명한 종래기술에 따른 비휘발성 메모리 소자의 셀 제조방법에서는 도시된 '16'과 같이 터널 산화막(12)의 양측 부위가 부풀어 오르는 버즈 비크(bird's beak) 현상이 발생한다. 도 2에 도시된 바와 같이, 버즈 비크 현상은 터널 산화막(12)의 양측부로부터 중앙부까지 확산된다. 이에 따라, 터널 산화막(12)의 중앙부는 두껍게 성장된다. 이러한 현상이 발생하는 이유는 플로팅 게이트(13)를 식각하여 정의한 후 후속 공정으로 진행되는 ONO(Oxide/Nitride/Oxide)의 구조의 유전체막(14) 형성공정, 특히 하부층인 산화막을 형성하기 위한 고온의 열산화공정시 플로팅 게이트(13)의 모서리 부위로 산소가 침투하기 때문인 것으로 알려져 있다.
이처럼 터널 산화막(12)의 양측 부위에 버즈 비크 현상이 발생하는 경우 프로그램 동작시 채널영역으로부터 플로팅 게이트(13)로 주입되는 열전자의 유입을 방해하여 프로그램 효율을 감소시켜 셀 동작 마진(margin)을 감소시키거나 소자의 오동작을 유발시킨다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 터널 산화막의 양측 부위에서의 버즈 비크 현상에 의해 프로그램 효율이 감소되는 것을 방지하여 메모리 소자의 셀 동작 마진을 증대시키고, 이를 통해 소자의 오동작을 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소자 분리막이 형성된 반도체 기판을 제공하는 단계와, 상기 반도체 기판과 접촉되는 상기 소자 분리막의 상부 모서리 부위를 식각하여 홈을 형성하는 단계와, 상기 홈을 포함하는 전체 구조 상부에 터널 산화막을 형성하는 단계와, 상기 홈이 매립되도록 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상부에 유전체막 및 컨트롤 게이트를 순차적으로 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 메모리 소자의 셀 제조방법을 도시한 단면도들이다. 여기서, 도 3a 내지 도 3g에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 요소이다.
도 3a에 도시된 바와 같이, 기판(110) 상부에 패드 산화막(111)과 패드 질화막(112)을 순차적으로 증착한다. 이때, 패드 산화막(111)은 패드 질화막(112) 증착공정시 가해지는 스트레스(stress) 또는 패드 질화막(112) 제거공정시 사용되는 식 각용액(예컨대, H3PO4)에 의해 기판(110)의 상부 표면이 손상되는 것을 방지하기 위한 완충 산화막으로 기능한다.
이어서, 도 3b에 도시된 바와 같이, 패드 질화막(112) 상에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토레지스트패턴(미도시)을 형성한다. 이때, 포토레지스트패턴은 필드영역이 오픈되는 프로파일을 갖는다.
이어서, 상기 포토레지스트패턴을 이용한 식각공정을 실시하여 패드 질화막(112), 패드 산화막(111) 및 기판(110)의 일부를 식각하여 트렌치(trench, 113)을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 트렌치(113)가 매립되도록 전체 구조 상부에 소자 분리막용 산화막으로 HDP(High Density Plasma) 산화막(114)을 증착한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 HDP 산화막(114)을 평탄화한다.
이어서, 도 3d에 도시된 바와 같이, 인산(H3PO4)을 이용한 식각공정(115)을 실시하여 노출되는 패드 질화막(113, 도 3c참조)을 제거하여 패드 산화막(111)을 노출시킨다.
이어서, 도 3e에 도시된 바와 같이, 셀 어레이(cell array) 지역만 오픈된 마스크를 이용한 세정공정(116)을 실시하여 패드 산화막(111)을 제거하는 동시에 HDP 산화막(114)의 상부 모서리 부위가 함몰된 홈(또는, 틈)(117)을 형성한다. 이때, 세정공정(116)시 사용되는 식각용액은 다른 부위에 비해 HDP 산화막(114)의 상부 모서리 부위와 기판(110) 간의 계면으로 빠르게 침투하여 홈(117)을 형성하게 된다. 여기서, 세정공정(116)은 DHF(Diluted HF, HF와 H2O가 혼합된 용액)용액을 사용하여 적어도 100초 동안 실시하여 HDP 산화막(114)의 상부 모서리 부위를 기판(110) 상부면을 기준으로 200Å 내지 400Å의 깊이로 리세스(recess)시킨다. 즉, HDP 산화막(114)의 모서리 부위에 형성된 홈(117)은 200Å 내지 400Å의 깊이로 형성된다.
이어서, 도 3f에 도시된 바와 같이, 전체 구조 상부에 열산화공정을 실시하여 터널 산화막(118)을 형성한다. 이때, 터널 산화막(118)은 HDP 산화막(114)의 상부 모서리 부위에 형성된 홈(117)의 내부의 단차를 따라 형성된다.
이어서, 터널 산화막(118) 상에 플로팅 게이트용 폴리 실리콘막(119)을 증착한다. 이때, 폴리 실리콘막(119)은 터널 산화막(118) 상부에 증착하되, HDP 산화막(114)의 상부 모서리 부위에 형성된 홈을 매립하도록 증착하는 것이 바람직하다. 이는, 후속 ONO 구조의 유전체막(120, 도 3g참조) 형성공정시 산소가 터널 산화막(118)으로 침투하여 버즈 비크 현상을 야기시키는 경우 버즈 비크 현상이 액티브 영역으로 확산되는 것을 방지하기 위함이다. 즉, 도 4에 도시된 바와 같이, 유전체막(120) 형성공정시 산소의 침투에 의해 터널 산화막(118)의 양측단으로부터 중앙부로의 수평산화(lateral oxidation)가 일어나는 경우 홈(117)이 매립되도록 형성 된 폴리 실리콘막(119)을 통해 이러한 수평산화의 확산이 방지된다. 여기서, 폴리 실리콘막(119)은 SiH4 가스(언도프트 경우) 또는 Si2H6와 PH3 가스(도프트 경우)를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다.
이어서, 도 3g에 도시된 바와 같이, 폴리 실리콘막(119) 상부에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토 레지스트 패턴(미도시)을 형성한다. 이때, 포토 레지스트 패턴은 게이트 전극용 패턴 마스크이다.
이어서, 포토 레지스트 패턴을 이용한 식각공정을 실시하여 폴리 실리콘막(119)과 터널 산화막(118)을 식각한다. 이로써, 플로팅 게이트(119)가 정의된다.
이어서, 플로팅 게이트(119)를 덮도록 ONO 구조의 유전체막(120)을 형성한다. 이때, 유전체막(120)의 상/하부층인 산화막은 우수한 내압과 TDDB(Time Depedent Dielectric Breakdown) 특성이 우수한 DCS(Dichloro Silane; SiH2Cl2)와 N2O 가스를 소스(source)가스로 하여 800℃ 내지 900℃의 온도하에서 고온 산화막(hot temperature oxide)으로 증착한다. 유전체막(120)의 중간층인 질화막은 DCS와 NH3 가스를 이용하여 1torr 내지 3torr의 낮은 압력과 650℃ 내지 800℃ 정도이 온도하에서 스텝 커버리지가 좋은 CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced CVD) 또는 APCVD(Atmospheric Pressure CVD) 방식으로 증착한다.
이어서, 유전체막(120) 상에 컨트롤 게이트용 폴리 실리콘막(121)을 증착한다. 이때, 폴리 실리콘막(121)은 플로팅 게이트용 폴리 실리콘막(119)과 동일한 방 법으로 형성할 수 있다.
이어서, 블랑켓(blanket) 또는 에치백(etch back) 방식으로 식각공정을 실시하여 폴리 실리콘막(121)과 유전체막(120)을 식각한다. 이로써, 컨트롤 게이트(121)가 정의된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 기판과 접촉되는 HDP 산화막의 모서리 부위에 홈을 형성한 후 상기 홈이 매립되도록 플로팅 게이트용 폴리 실리콘막을 증착함으로써 후속 유전체막 형성공정시 산소의 침투에 의해 터널 산화막의 양측단으로부터 중앙부로 확산되는 수평산화(즉, 버즈 비크 현상)를 방지할 수 있다.
따라서, 버즈 비크 현상에 의한 터널 산화막의 두꺼워짐 현상을 방지하여 프로그램 동작시 터널 산화막을 통해 플로팅 게이트로 주입되는 열전자의 주입동작을 원활하게 유도함으로써 프로그램 효율을 증대시켜 메모리 소자의 셀 동작 마진을 증대시키고, 이를 통해 소자의 오동작을 방지할 수 있다.
Claims (7)
- 소자 분리막이 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판과 접촉되는 상기 소자 분리막의 상부 모서리 부위를 식각하여 홈을 형성하는 단계;상기 홈을 포함하는 전체 구조 상부에 터널 산화막을 형성하는 단계;상기 홈이 매립되도록 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계; 및상기 플로팅 게이트 상부에 유전체막 및 컨트롤 게이트를 순차적으로 형성하는 단계;를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 홈은 DHF 용액을 이용한 식각공정을 실시하여 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 2 항에 있어서,상기 식각공정은 적어도 100초 동안 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 홈은 200Å 내지 400Å의 깊이로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 소자 분리막을 형성하는 단계는,상기 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계;상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 소자 분리막용 산화막을 증착하는 단계; 및상기 패드 질화막을 제거하여 상기 패드 산화막을 노출시키는 단계;를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 패드 산화막은 상기 홈 형성공정시 제거되는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 유전체막은 ONO 구조로 형성하는 비휘발성 메모리 소자의 제조방법.
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