KR20110117391A - 메모리소자 및 그 제조방법 - Google Patents

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KR20110117391A
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김필종
유재명
손선익
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코아솔 주식회사
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Abstract

본 발명은, 제2도전형 웰을 갖는 제1도전형 기판; 상기 기판의 상부면 일부분에 형성된, 메모리셀 간의 아이솔레이션을 위한 트렌치의 노출된 바닥면 아래의 기판에 매몰된 매몰 절연막; 상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판의 상부면 상에 형성된 게이트 절연막; 상기 측벽 상의 게이트 절연막에 형성됨과 아울러 상기 트렌치 외측의 기판의 상부면의 일부분 상에 형성되는 저장용 트랜지스터의 게이트전극; 상기 트렌치 외측의 기판의 상부면의 다른 일부분 상에 형성되는 액세스 트랜지스터의 게이트전극; 상기 저장용 트랜지스터의 게이트전극과, 상기 액세스 트랜지스터의 게이트전극의 일측부 사이 부분의 상기 웰에 형성된 제1도전형 소스 영역; 및 상기 액세스 트랜지스터의 게이트전극의 타측부에 인접한 부분의 상기 웰에 형성된 제1도전형 드레인 영역을 포함하는 것을 특징으로 한다.

Description

메모리소자 및 그 제조방법{memory device and method for manufacturing the same}
본 발명은, 메모리소자(memory device) 및 그 제조방법에 관한 것으로, 더욱 상세하게는 메모리영역의 저장용 커패시터를 위한, 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 구조의 트렌치에, 필드산화막(field oxide layer)을 잔존시키지 않고 저장용 커패시터를 형성함으로써 메모리셀의 커패시턴스 값을 안정화시키도록 한 메모리소자 및 그 제조방법에 관한 것이다.
일반적으로 메모리 시스템은 복수개의 메모리셀이 배열된 로직 디램 셀 어레이(logic DRAM cell array)를 포함한다. 로직 디램(logic DRAM: LDRAM)의 메모리셀 각각은 로직 공정에 의해 제조되며, 액세스 트랜지스터(access transistor)와 저장용 커패시터로 구성된다.
저장용 커패시터는 유전체층의 두께에 따라 2개의 커패시터로 구분된다. 하나의 커패시터는, 기판의 저장용 커패시터를 위한 트렌치 내의 필드산화막을 제거한 후 트렌치의 측벽에 유전체층을 형성하고, 유전체층 상에 다결정실리콘층을 형성한 커패시터이다. 다른 하나의 커패시터는, 트렌치 외측의 기판의 상면부 상에 유전체층을 개재하며 다결정실리콘층을 형성한 커패시터이다.
이러한 일반적인 로직 디램(LDRAM)의 메모리셀, 예를 들어 p형 실리콘기판의 n웰 내에 형성된 메모리셀은 도 1에 도시된 바와 같이 구성된다. 도 1에서, 메모리 셀(10)은, p채널 모스 액세스 트랜지스터(p-channel MOS access transistor)(11)와, 저장용 커패시터의 역할을 하는 저장용 p채널 모스 트랜지스터(13)로 구성된다.
또한, 액세스 트랜지스터(11)의 드레인 단자(D)가 비트라인(bit line)(15)에 전기적으로 연결되고, 액세스 트랜지스터(11)의 게이트 단자(G)가 워드라인(word line)(17)에 전기적으로 연결되고, 액세스 트랜지스터(11)의 소스 단자(S)가 트랜지스터(13)의 소스 단자(S)에 전기적으로 연결된다.
또한, 저장용 트랜지스터(13)의 채널(도시 안됨)이 저장용 커패시터의 일측 전극의 역할을 하고, 저장용 트랜지스터(13)의 게이트 단자(G)가 저장용 커패시터의 타측 전극의 역할을 한다.
또한, 저장용 트랜지스터(13)의 게이트 단자(G)가 VBB1과 전기적으로 연결된다. VBB1의 레벨은, 일정한 네거티브 부스트 바이어스(negative boosted bias) 전압으로 구동한다. 네거티브 부스트 바이어스 전압은, 일반적으로 로직 디램 제품의 네거티브 공급전압보다 더 낮으며, 트랜지스터(13)의 항복(break down) 전압에 의해 그 크기가 결정된다.
액세스 트랜지스터(11)와 저장용 트랜지스터(13)의 벌크 바이어스(bulk bias) 단자는, 로직 디램 제품의 포지티브 공급전압 또는 VPP1과 전기적으로 연결된다. VPP1의 레벨은, 일정한 포지티브 부스트 바이어스(positive boosted bias) 전압으로 구동한다. 포지티브 부스트 바이어스 전압의 레벨은, 일반적으로 로직 디램 제품의 포지티브 공급전압보다 더 높게 결정된다.
살리사이드(salicide) 공정을 처리할 때와, 고농도 도핑(heavy doping) 공정을 처리할 때에, 메모리셀(10)의 내부 단자인 액세스 트랜지스터(11)의 소스 단자(S)와 저장용 트랜지스터(13)의 소스 단자(S)에 대해 살리사이드 처리와 고농도 도핑을 제외시킴으로써 누설전류를 감소시킬 수가 있다.
소프트에러율 감도(soft-error-rate sensitivity)를 개선하기 위해, p형 실리콘기판의 n웰(19) 내에 메모리셀(10)을 형성한다. 액세스 트랜지스터(11)를 통한 서브스레솔드(sub-threshold) 전류를 최소화하기 위하여, 액세스 트랜지스터(11)와 저장용 트랜지스터(13)의 벌크부인 n웰(19)에는, 일정한 포지티브 부스트 바이어스 전압으로 구동되는 VPP1 전압을 인가한다.
액세스 트랜지스터(11)를 통한 서브스레솔드(sub-threshold) 전류가 작은 공정일 경우에는 액세스 트랜지스터(11)의 소스 단자(S)와 n웰(19) 사이에 접합 누설전류(junction leakage current)를 줄이고 메모리셀에 대한 액세스타임을 개선하기 위해 n웰(19)에 로직 디램 제품의 포지티브 공급전압을 인가할 수 있다.
한편, 로직 디램의 메모리셀에 대한 액세스를 제어할 때에, 워드라인은, 워드라인 드라이버에 의해 선택적으로 포지티브 부스트 레벨과 네거티브 부스트 레벨로 구동된다. p채널 모스 트랜지스터로 구성된 메모리셀을 액세스할 때에, 워드라인 드라이버는, 워드라인을 네거티브 부스트 레벨로 구동함으로써 p채널 모스 트랜지스터를 완전하게 턴온(turn on)시킬 수 있게 한다. n채널 모스 트랜지스터로 구성된 메모리셀을 액세스할 때에, 워드라인 드라이버는, 워드라인을 포지티브 부스트 레벨로 구동하여 n채널 모스 트랜지스터를 완전하게 턴온시킬 수 있게 한다. n채널 모스 트랜지스터로 구성된 메모리셀은, n형 실리콘기판의 p웰 내에 형성된다.
도 2는, 종래 기술에 따른 로직 디램의 메모리셀을 나타낸 단면구조도이다. 도 2에 도시된 바와 같이, 종래 기술에 따른 로직 디램에서는, 반도체기판, 예를 들어 일반적인 로직 공정에서 사용하는 p형 실리콘기판(100)의 n형 웰(well)(110) 내에, 예를 들어, 샐로우 트렌치 아이솔레이션(STI) 공정에 의해 메모리셀 영역의 저장용 커패시터를 위한 제1트렌치(111)와 로직 영역의 샐로우 트렌치 아이솔레이션용 제2트렌치(113)가 각각 형성되고, 제1트렌치(111) 내에 필드산화막(121)이 부분적으로 잔존하고, 제2트렌치(113) 내에 필드산화막(123)이 채워져 있다. 제1트렌치(111)는, 논리적으로 다른 워드라인에 전기적으로 연결된 인접한 메모리셀들(도시 안됨)에 의해 공유하게 된다.
또한, 메모리 셀의 액세스 트랜지스터를 위한 게이트전극(141,143)이, 제1트렌치(111)를 가운데 두고 이격하며, n형 웰(110)의 일부분 상에 게이트 절연막, 예를 들어 게이트 산화막(131)을 개재하여 배치된다. 전하저장용 커패시터의 역할을 하는 저장용 트랜지스터의 게이트전극(145,147)이 제1트렌치(111) 내의 좌, 우 양측벽 상에 게이트 산화막(131)을 개재하여 배치된다. 로직 영역의 트랜지스터를 위한 게이트전극(149)이 로직 영역을 위한 n형 웰(110)의 일부분 상에 게이트 산화막(131)을 개재하여 배치된다. 게이트전극(141,143,145,147,149)의 측벽에 질화막 스페이서(151)가 각각 형성된다.
또한, 메모리셀 영역의 p-형 소스/드레인영역이 각각의 게이트전극(141,143,145,147)을 사이에 두고 이격하며, n형 웰(110)의 일부분에 각각 형성된다. 로직 영역의 p-형 소스/드레인영역이 게이트전극(149)을 사이에 두고 이격하며, n형 웰(110)의 일부분에 각각 형성된다. 액세스 트랜지스터의 p+형 드레인영역이 액세스 트랜지스터의 p-형 드레인영역에 연접하며, n형 웰(110)의 일부분에 형성된다. 로직 영역의 트랜지스터의 p+형 드레인영역이 해당하는 트랜지스터의 p-형 소스/드레인영역에 연접하며, n형 웰(110)의 일부분에 형성된다. 이러한 결과의 구조물 상에 후속공정의 진행을 위한 산화막(161)이 적층된다. 점선으로 표시된 영역은, 게이트전극(145,147) 아래의 n웰(110)에 형성되는 전기적인 p형 채널(170)이다.
한편, 도면에 도시하지 않았지만, 누설전류와 핫 캐리어 인젝션(hot carrier injection)을 개선하기 위하여, 저장용 트랜지스터의 소스 영역을 LDD(lightly doped drain) 형태로 형성하는 것도 가능하다.
이와 같이 구성된 종래 기술의 로직 디림 메모리셀의 경우, 제1트렌치(111)와 중첩되는 게이트전극(145,147) 아래에 필드산화막(121)을 50~200㎚의 두께(H)만큼 잔존시킨다. 이는 첫째, 제1트렌치(111) 내에 형성되는 저장용 커패시터의 일측 단자와 실리콘기판 사이의 전기적인 단락을 방지하기 위함이고, 둘째, 메모리셀 간의 전기적인 아이솔레이션을 통하여 저장용 커패시터 아래에 인버전 영역(inversion region)이 형성됨으로 인하여 메모리셀 간의 커플링(coupling)이 발생하는 것을 억제하기 위함이다.
그런데, 제1트렌치(111) 내에 잔존하는 필드산화막(121)의 두께(H)를 정확하게 제어하는 것이 어렵기 때문에 메모리셀의 커패시턴스 값이 크게 변동하기 쉬워 로직 디램의 양산성이 낮을 수밖에 없다. 또한, 로직 디램의 미세화가 진행됨에 따라 필드산화막(121)의 잔존 두께(H)를 정밀하게 제어하는 것이 더욱 어려워지므로 메모리셀의 커패시턴스 값을 안정적으로 보장하기가 힘들어진다.
뿐만 아니라, 메모리셀의 커패시턴스 값이 로직 디램 제조업체에 따라 현저한 차이를 보이는데, 이는 로직 디램 제조업체마다 샐로우 트렌치 아이솔레이션용 트렌치의 깊이가 다르며, 웨이퍼 또는 놋치(notch)의 방향(orientation)에 따라 저장용 커패시터를 위한 트렌치의 측벽 상에 형성되는 게이트 산화막의 두께가 다르기 때문이다.
따라서 본 발명의 목적은, 저장용 커패시터를 위한 트렌치 내에 필드산화막을 잔존시키지 않고 트렌치 내에 저장용 커패시터를 형성함으로써 메모리셀의 커패시턴스 값을 안정화시키는데 있다.
본 발명의 다른 목적은, 저장용 커패시터를 위한 트렌치의 깊이를 조절하여 메모리셀의 커패시턴스 값을 조절함으로써 로직 디램 제조업체의 저장용 커패시터를 위한 트렌치의 깊이, 웨이퍼 또는 놋치의 방향에 무관하게 같은 커패시턴스 값을 보장하는데 있다.
이와 같은 목적을 달성하기 위한, 본 발명에 따른 메모리소자는, 제2도전형 웰을 갖는 제1도전형 기판; 상기 기판의 상부면 일부분에 형성된, 메모리셀 간의 아이솔레이션을 위한 트렌치의 노출된 바닥면 아래의 기판에 매몰된 매몰 절연막; 상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판의 상부면 상에 형성된 게이트 절연막; 상기 측벽 상의 게이트 절연막에 형성됨과 아울러 상기 트렌치 외측의 기판의 상부면의 일부분 상에 형성되는 저장용 트랜지스터의 게이트전극; 상기 트렌치 외측의 기판의 상부면의 다른 일부분 상에 형성되는 액세스 트랜지스터의 게이트전극; 상기 저장용 트랜지스터의 게이트전극과, 상기 액세스 트랜지스터의 게이트전극의 일측부 사이 부분의 상기 웰에 형성된 제1도전형 소스 영역; 및 상기 액세스 트랜지스터의 게이트전극의 타측부에 인접한 부분의 상기 웰에 형성된 제1도전형 드레인 영역을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 매몰 절연막의 상부면은, 상기 트렌치의 바닥면 근처에 위치하는 것이 가능하다.
바람직하게는, 상기 매몰 절연막의 상부면은 리세스(recess)된 면으로 형성될 수 있다.
바람직하게는, 상기 매몰 절연막은, 열적 산화막인 것이 가능하다.
또한, 이와 같은 목적을 달성하기 위한, 본 발명에 따른 메모리소자의 제조방법은, 제2도전형 웰을 갖는 제1도전형 기판의 상부면 일부분에, 메모리셀 간의 아이솔레이션을 위한 트렌치를 형성한 후 상기 트렌치 내에 필드산화막을 채우는 단계; 상기 트렌치 내의 필드산화막을 제거하여 상기 트렌치의 측벽과 바닥면을 노출시키는 단계; 상기 트렌치의 노출된 바닥면 아래의 기판에 매몰 절연막을 형성하는 단계; 상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판의 상부면 상에 게이트 절연막을 형성하는 단계; 상기 측벽 상의 게이트 절연막 및 상기 트렌치 외측의 기판의 상부면의 일부분 상에 저장용 트랜지스터의 게이트전극을 형성함과 아울러 상기 트렌치 외측의 기판의 상부면의 다른 일부분 상에 액세스 트랜지스터의 게이트전극을 형성하는 단계; 및 상기 저장용 트랜지스터의 게이트전극과, 상기 액세스 트랜지스터의 게이트전극의 일측부 사이 부분의 상기 웰에 제1도전형 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 트렌치의 측벽과 바닥면을 노출시키는 단계는, 상기 트렌치의 노출된 측벽과 바닥면의 기판을 추가로 식각함으로써 상기 트렌치를 더 깊게 형성하는 단계를 더 포함하는 것이 가능하다.
바람직하게는, 상기 매몰 절연막을 형성하는 단계는, 상기 트렌치의 바닥면 아래의 기판에 식각홈부를 형성하는 단계; 및 상기 식각홈부를 매우도록 상기 트렌치의 바닥면 아래의 기판에 상기 매몰 절연막을 형성하는 단계를 포함하는 것이 가능하다.
바람직하게는, 상기 식각홈부를 형성하는 단계는, 상기 트렌치의 노출된 측벽의 기판 상에 절연막 스페이서를 형성하는 단계; 및 상기 절연막 스페이서를 식각마스크로 이용하여 상기 트렌치의 바닥면 아래의 기판을 식각함으로써 상기 식각홈부를 형성하는 단계를 포함하는 것이 가능하다.
바람직하게는, 상기 트렌치의 바닥면 아래의 기판을 이방성 식각함으로써 상기 식각홈부를 형성하는 것이 가능하다.
바람직하게는, 상기 트렌치의 바닥면 아래의 기판을 이방성 식각하고, 추가로 등방성 식각함으로써 상기 식각홈부를 형성할 수 있다.
바람직하게는, 상기 매몰 절연막의 상부면을 상기 트렌치의 바닥면 근처에 위치시키는 것이 가능하다.
바람직하게는, 상기 매몰 절연막의 상부면을 리세스(recess) 처리하는 것이 가능하다.
바람직하게는, 상기 매몰 절연막을 열적 산화공정에 의해 열적 산화막으로 형성하는 것이 가능하다.
바람직하게는, 펀치스루(oxidation punch-through)를 방지하기 위하여, 상기 절연막 스페이서를 형성하는 대신에, 상기 측벽 상의 버퍼 산화막을 암모니아(NH3) 처리를 하는 것이 가능하다.
바람직하게는, 상기 트렌치 내의 필드산화막을 제거하여 상기 트렌치의 측벽과 바닥면을 노출시키는 단계는, 제1도전형 채널을 형성하기 위하여, 상기 트렌치의 노출된 측벽의 기판에 제1도전형 불순물을 이온주입하는 단계와, 상기 트렌치의 노출된 측벽의 기판에 버퍼 산화막을 형성한 후에 상기 트렌치의 측벽의 기판에 제1도전형 불순물을 이온주입하는 단계 중 어느 하나를 더 포함하는 것이 가능하다.
바람직하게는, 상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판의 상부면 상에 게이트 절연막을 형성하는 단계는, 액세스 트랜지스터와 저장용 트랜지스터의 스레솔드(threshold) 전압을 조절하기 위하여, 상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판에 제1도전형 불순물을 선택적으로 이온주입하는 단계와; 및 상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판의 상부면 상에 게이트 절연막을 형성하는 단계를 포함하는 것이 가능하다.
본 발명에 따르면, 저장용 커패시터를 위한, 샐로우 트렌치 아이솔레이션(STI) 구조의 트렌치 내에 필드산화막을 잔존시키지 않고, 저장용 커패시터를 형성하므로 저장용 커패시터의 일측 전극과 실리콘기판 간의 전기적인 단락을 방지하고, 메모리셀 간의 아이솔레이션을 통하여 메모리셀 간의 커플링을 억제할 수 있을 뿐 아니라 메모리셀의 커패시턴스 값을 안정화시킬 수가 있다.
또한, 저장용 커패시터를 위한, 샐로우 트렌치 아이솔레이션(STI) 구조의 트렌치의 깊이를 조절함으로써 로직 디램 제조업체마다 샐로우 트렌치 아이솔레이션용 트렌치의 깊이가 상이하며, 웨이퍼 또는 놋치의 방향(orientation)에 따라 저장용 커패시터를 위한 트렌치의 측벽 상에 형성되는 게이트 산화막의 두께가 상이한 것에 무관하게 같은 커패시턴스 값을 보장할 수가 있다.
도 1은, 일반적인 로직 디램의 메모리셀을 나타낸 회로도이다.
도 2는, 종래 기술에 따른 로직 디램을 나타낸 단면구조도이다.
도 3은, 본 발명에 따른 메모리소자를 나타낸 단면구조도이다.
도 4a 내지 도 4p는, 본 발명에 따른 메모리소자의 제조방법을 나타낸 공정순서도이다.
도 5는, 본 발명에 따른 메모리소자의 메모리셀 어레이를 나타낸 레이아웃(layout)도이다.
이하, 본 발명의 바람직한 실시예에 따른 메모리소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3은, 본 발명의 실시예에 따른 메모리소자를 나타낸 단면구조도이다. 도 3을 참조하면, 본 발명의 메모리소자는, 기판, 예를 들어 일반적인 로직 공정에서 사용하는 p형 실리콘기판(200)의 n형 웰(290)에, 예를 들어, 샐로우 트렌치 아이솔레이션(STI) 공정에 의해 메모리셀 영역의 저장용 커패시터를 위한 제1트렌치(241)와, 로직 영역의 샐로우 트렌치 아이솔레이션용 제2트렌치(243)가 각각 형성된다. 제1트렌치(241)는, 논리적으로 다른 워드라인(도시 안됨)에 전기적으로 연결된 인접한 메모리셀들(도시 안됨)에 의해 공유하게 된다. 여기서, 제1도전형이 p형이고 제2도전형이 n형이다. 제1도전형이 n형이고 제2도전형이 p형인 경우도 가능하다.
또한, 제1트렌치(241) 아래의 n형 웰(290)에 식각홈부(275)가 형성되고, 식각홈부(275) 내에 매몰 절연막, 예를 들어 매몰 산화막(280)이 채워진다. 로직 영역의 샐로우 트렌치 아이솔레이션용 제2트렌치(243) 내에 필드산화막(253)이 채워진다.
또한, 메모리셀의 액세스 트랜지스터를 위한 게이트전극(410,420)이, 제1트렌치(241)를 가운데 두고 이격하며, n형 웰(290)의 일부분 상에 게이트 절연막, 예를 들어 게이트 산화막(310)을 개재하여 배치된다. 전하저장용 커패시터의 역할을 하는 저장용 트랜지스터의 게이트전극(430)이 제1트렌치(241) 내에 채워지며, 제1트렌치(241)의 좌, 우 양측벽 상에 게이트 산화막(310)을 개재하여 배치된다. 로직 영역의 트랜지스터를 위한 게이트전극(440)이 로직 영역을 위한 n형 웰(290)의 일부분 상에 게이트 산화막(330)을 개재하여 배치된다. 게이트전극(410,420,430,440)의 측벽에 질화막 스페이서(470)가 각각 형성된다.
또한, 메모리셀 영역의 p-형 소스/드레인영역이 각각의 게이트전극(410,420,430)을 사이에 두고 이격하며, n형 웰(290)의 일부분에 각각 형성된다. 로직 영역의 p-형 소스/드레인영역이 게이트전극(440)을 사이에 두고 이격하며, n형 웰(290)의 일부분에 각각 형성된다. 액세스 트랜지스터의 p+형 드레인영역이 액세스 트랜지스터의 p-형 드레인영역에 연접하며, n형 웰(290)의 일부분에 각각 형성된다. 로직 영역의 트랜지스터의 p+형 소스/드레인영역이 해당하는 트랜지스터의 p-형 소스/드레인영역에 연접하며, n형 웰(290)의 일부분에 각각 형성된다. 이러한 결과의 구조물 상에 후속공정의 진행을 위한 산화막(480)이 적층된다. 점선으로 표시된 영역은, 게이트전극(430) 아래의 n웰(110)에 형성되는 전기적인 p형 채널(490)이다.
한편, 본 발명의 메모리 소자는, p형 기판의 n형 웰에 p채널 모스 트랜지스터가 형성된 경우를 기준으로 도시되어 있지만, n형 기판의 p형 웰에 n채널 모스 트랜지스터가 형성된 경우, p형 기판 내의 고립된 p형 웰에 n채널 모스 트랜지스터가 형성된 경우, n형 기판 내의 고립된 n형 웰에 p채널 모스 트랜지스터가 형성된 경우에도 동일하게 적용 가능하다. p형 기판 내의 고립된 p형 웰은, 딥(deep) n형 웰에 의해 바닥면과 옆면이 둘러싸인 p형 웰을 의미하며 트리플(triple) p형 웰이다. n형 기판 내의 고립된 n형 웰은, 딥(deep) p형 웰에 의해 바닥면과 옆면이 둘러싸인 n형 웰을 의미하며 트리플 n형 웰이다.
이와 같이 구성되는 본 발명의 메모리소자는, 제1트렌치(241) 내에 필드산화막을 잔존시키지 않고 제1트렌치(241) 아래에 매몰 산화막(280)을 형성함으로써 저장용 커패시터의 일측 전극과 실리콘기판 간의 전기적인 단락을 방지하고, 메모리셀 간의 아이솔레이션을 통하여 메모리셀 간의 커플링을 억제할 수 있을 뿐 아니라, 제1트렌치(241) 내의 잔존하는 필드산화막의 두께를 정확하게 제어해야 하는 어려움을 해소하여 메모리셀의 커패시턴스 값을 안정화시킬 수 있고, 로직 디램의 양산성을 향상시킬 수가 있다.
또한, 로직 디램의 미세화가 진행되더라도 제1트렌치(241) 내의 잔존하는 필드산화막의 두께를 정확하게 제어해야 하는 어려움이 전혀 없으므로 메모리셀의 커패시턴스 값을 안정적으로 보장할 수가 있다.
또한, 저장용 커패시터를 위한, 샐로우 트렌치 아이솔레이션(STI) 구조의 트렌치의 깊이를 조절함으로써 로직 디램 제조업체마다 샐로우 트렌치 아이솔레이션용 트렌치의 깊이가 상이하며, 웨이퍼 또는 놋치의 방향(orientation)에 따라 저장용 커패시터를 위한 트렌치의 측벽 상에 형성되는 게이트 산화막의 두께가 상이한 것에 무관하게 같은 커패시턴스 값을 보장할 수가 있다.
도 4는, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정순서도이다.
도 4a를 참조하면, 먼저, 기판, 예를 들어 일반적인 로직 공정에서 사용하는 p형 실리콘기판(200)을 준비한다. 여기서, 제1도전형이 p형이고 제2도전형이 n형이다. 제1도전형이 n형이고 제2도전형이 p형인 경우도 가능하다.
이어서, 질화막(220)과 실리콘기판(200) 사이의 스트레스(stress)를 완화하기 위하여, 실리콘기판(200)의 상부면 상에 버퍼 산화막(210)을 예를 들어 20Å~500Å의 두께로 형성한다. 이때, 막 두께의 균일성이 우수한 저압화학기상증착(LPCVD: low pressure chemical vapor deposition) 공정을 이용하여 버퍼 산화막(210)을 증착하거나, 열적 산화(thermal oxidation) 공정을 이용하여 버퍼 산화막(210)을 성장시킬 수가 있다.
그런 다음, 버퍼 산화막(210) 상에 질화막(220)을 두꺼운 두께로 증착한다. 이때, 질화막(220)을, 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 구조의 트렌치를 형성하기 위한 하드마스크(hard mask)로서 사용하기 위하여, 질화막(220)의 식각 선택비(etch selectivity)를 고려하여 질화막(220)을 예를 들어, 1000Å 이상의 두꺼운 두께로 증착하는 것이 바람직하다.
이어서, 포토(photo) 공정을 이용하여 질화막(220) 상에, 메모리셀 영역의 트렌치를 위한 제1개구부(231)와 로직(logic) 영역의 트렌치를 위한 제2개구부(233)를 갖는 식각마스크, 예를 들어 감광막 마스크(230)를 형성한다.
도 4b를 참조하면, 이후, 감광막 마스크(230)를 식각마스크로 이용하여 제1개구부(231)와 제2개구부(233) 내의 질화막(220) 및 버퍼 산화막(210)을 순차적으로 식각하고, 실리콘기판(200)을 예를 들어 샐로우 트렌치 아이솔레이션(STI)을 위한 깊이만큼 식각함으로써 제1트렌치(241)와 제2트렌치(243)를 각각 형성한다.
일반적인 로직공정에서 샐로우 트렌치 아이솔레이션(STI)을 위한 트렌치의 깊이가 예를 들어 2500Å~5000Å이므로 제1,2트렌치(241,243)의 측벽의 수평면에 대한 경사각도(θ)가 83도 이상으로 되는 것이 바람직하다. 이는, 미세 공정에서 제1,2트렌치(241,243)의 측벽의 경사각도(θ)가 83도보다 작으면 샐로우 트렌치 아이솔레이션(STI)의 불량특성을 유발시킬 가능성이 높기 때문이다.
한편, 제1개구부(231)와 제2개구부(233) 내의 질화막(220)과 버퍼 산화막(210)을 식각한 후, 감광막 마스크(230)를 제거하고 나서 질화막(220)의 패턴을 식각마스크용 하드마스크로 이용하여 실리콘기판(200)을 샐로우 트렌치 아이솔레이션(STI)을 위한 깊이만큼 식각하는 것도 가능하다.
도 4c를 참조하면, 그런 다음, 도 4b의 감광막 마스크(230)를 제거한다. 이후, 제1,2트렌치(241,243)를 충분히 채울 수 있도록, 제1,2트렌치(241,243) 내에 및 질화막(220) 상에 유전체층, 예를 들어 필드산화막을 두꺼운 두께로 증착하고 나서, 평탄화공정, 예를 들어 화학기계연마(chemical mechanical polishing: CMP) 공정을 이용하여 상기 필드산화막을 연마함으로써 제1,2트렌치(241,243) 내에만 필드산화막(251,253)을 각각 남긴다. 이때, 질화막(220) 상에 필드산화막이 존재하는 것을 방지하기 위하여, 제1,2트렌치(241,243) 내의 필드산화막(251,253)이 질화막(220)의 표면과 같거나 질화막(220)의 표면보다 약간 낮을 때까지 화학기계연마(CMP) 공정을 진행하는 것이 바람직하다.
한편, 화학기계연마(CMP) 공정을 진행하는 동안에 질화막(220)도 연마되므로 화학기계연마(CMP) 공정의 완료 후에는 질화막(220)의 두께가 600Å~1200Å로 될 수 있다.
도 4d를 참조하면, 그 다음에, 상기한 구조의 실리콘기판(200) 상에, 메모리셀의 저장용 커패시터를 위한 제3개구부(261)를 갖는 식각마스크, 예를 들어 감광막 마스크(260)를 형성한다. 이때, 제3개구부(261)는, 제1트렌치(241) 내의 필드산화막(251)과, 제1트렌치(241)에 인접한 부분의 질화막(221)을 노출시킨다. 제3개구부(261) 내의 노출된 부분의 질화막(221)은, 후속공정에서 제1개구부(241) 아래의 실리콘기판(200)을 식각할 때, 질화막(221) 아래의 실리콘기판(200)이 식각되는 것을 방지하기 위한 하드마스크로서 작용한다.
여기까지 진행된 공정단계는, 일반적인 로직 공정의 단계이지만, 로직 디램 제조업체에 따라 약간의 차이가 있을 수 있다. 예를 들면, 도 4b에 도시된 제1,2트렌치(241,243)의 형성을 위하여 실리콘기판(200)을 식각한 후에, 샐로우 트렌치 아이솔레이션(STI)의 특성을 양호하게 만들기 위하여 제1,2트렌치(241,243)의 측벽에 불순물을 이온주입하거나, 소자 특성을 향상시키기 위하여 제1,2트렌치(241,243)의 측벽 상에 라이너(liner) 산화막을 형성하는 것도 가능하다.
이후, 도 4e에 도시된 바와 같이, 감광막 마스크(260)를 식각마스크로 이용하여 제1트렌치(241) 내의 필드산화막(251)을 식각함으로써 제1트렌치(241) 내의 필드산화막(251)을 완전히 제거한다. 이때, 제1트렌치(241) 내의 필드산화막(251)이 식각되는 동안에, 질화막(221)도 식각선택비로 인하여 일부 두께만큼 식각되어 얇아진다. 예를 들어, 필드산화막(251)과 질화막(221)의 식각선택비가 10:1이라면, 4000Å의 필드산화막(251)을 식각할 때 질화막(221)이 400Å의 두께만큼 식각된다.
여기서, 제1트렌치(241) 내의 필드산화막(251)을 완전히 제거하는 것은, 종래 기술이, 제1트렌치 내의 필드산화막을 부분적으로 제거하여 제1트렌치 내에 필드산화막을 잔존시킴으로써 메모리셀 간의 아이솔레이션을 실현하지만, 샐로우 트렌치 아이솔레이션(STI) 구조의 제1트렌치의 깊이를 위한 공정 및 웨이퍼와 놋치의 방향(orientaton)의 의존성으로 인하여 메모리셀의 커패시턴스 편차를 초래하는 문제점을 해결하기 위함이다.
그 다음에, 제1트렌치(241) 내의 필드산화막(251)을 완전히 제거한 후에, 도 3에 도시된 p형 채널(490)을 형성하기 위하여, 제1트렌치(241)의 측벽의 실리콘기판(200)에 p형 불순물을 이온주입할 수 있다. 또는 도 4f의 단계에서, 버퍼 산화막(271)의 형성 후에, 도 3에 도시된 p형 채널(490)을 형성하기 위하여, 제1트렌치(241)의 측벽의 실리콘기판(200)에 p형 불순물을 이온주입할 수 있다.
한편, 제1트렌치(241) 내의 필드산화막(251)을 완전히 제거한 후에, 제1트렌치(241) 내의 노출된 실리콘기판(200)을 추가로 식각하여 제1트렌치(241)의 깊이를 더욱 크게 함으로써 메모리셀의 커패시턴스를 더 크게 구현하는 것이 가능하다. 이러한 공정은, 향후의 미세한 기술에도 적용할 수가 있다.
도 4f를 참조하면, 그런 다음, 도 4e의 감광막 마스크(260)를 제거한다. 그 다음에, 질화막 스페이서(273)와 실리콘기판(200) 사이의 스트레스를 완화하기 위하여, 열적 산화공정을 이용하여 제1트렌치(241) 내의 노출된 실리콘기판(200)의 표면 상에 버퍼 산화막(271)을 형성한다.
이어서, 도 4g에 도시된 바와 같이, 제1트렌치(241)의 바닥면부의 실리콘기판(200)을 식각하여 식각홈부(275)를 형성할 때와, 도 4h에 도시된 바와 같이, 식각홈부(275)를 채우도록 매몰 절연막, 예를 들어 매몰 산화막(280)을 형성할 때에, 제1트렌치(241)의 측벽의 실리콘기판(200)을 보호하기 위하여, 제1트렌치(241)의 측벽의 버퍼 산화막(271) 상에만 질화막 스페이서(273)를 형성한다. 즉, 제1트렌치(241) 내의 버퍼 산화막(271)과 제1트렌치(241) 외측의 모든 부분 상에 비교적 얇은 두께의 질화막을 적층하고, 이방성 식각공정을 이용하여 제1트렌치(241)의 바닥면 상의 질화막을 제거하여 제1트렌치(241)의 바닥면 상의 버퍼 산화막(271)을 노출시키고 동시에 제1트렌치(241)의 측벽의 버퍼 산화막(271) 상에만 질화막을 남겨 질화막 스페이서(273)를 형성한다. 이때, 제1트렌치(241) 외측의 질화막(220)은, 질화막 스페이서(273)의 형성을 위하여 적층한 질화막의 두께의 50~100%만큼 식각될 수가 있다.
한편, 미세한 공정에서는, 산화막 펀치스루(punch-through)를 방지하기 위하여, 질화막 스페이서(273)를 형성하는 대신에, 상기 측벽 상의 버퍼 산화막(271)을 암모니아(NH3) 처리하는 것도 가능하다.
도 4g를 참조하면, 이후, 질화막(220)과 질화막 스페이서(273)를 식각마스크로 이용하여 제1트렌치(241)의 바닥면 상의 버퍼 산화막(271)을 식각함으로써 제1트렌치(241) 바닥면의 실리콘기판(200)을 노출시킨다. 그리고 나서, 제1트렌치(241) 내의 노출된 실리콘기판(200)을 예를 들어 300~600Å의 깊이만큼 식각하여 식각홈부(275)를 형성한다. 이러한 식각홈부(275)를 위한 실리콘기판 식각공정은, 110㎚ 공정까지도 선택적이나, 보다 미세한 공정에서는, 메모리셀 면적을 축소하면서 메모리셀의 저장 커패시터의 커패시턴스 값을 유지하는데 필요할 것으로 추정된다.
여기서, 이방성 식각공정에 의해 식각홈부(275)를 형성하면, 식각홈부(275)의 바닥면부뿐만 아니라 측벽도 노출된다. 이때, 선택적으로, 약간의 등방성 식각공정을 추가로 실시하여 식각홈부(275)를 형성하면 식각홈부(275)의 측벽이 라운드(round) 형태를 나타낸다.
물론, 식각홈부(275)의 형성을 위하여, 제1트렌치(241) 내의 노출된 실리콘기판(200)을 등방성 식각공정에 의해서만 식각하는 것도 가능하다. 특히 식각홈부(275)의 형성을 위하여 실리콘기판(200)을 등방성 습식 식각할 경우, 질화막 스페이서(273)의 식각이 발생하지 않기 때문에, 보다 미세한 공정에서 샐로우 트렌치 아이솔레이션(STI) 구조의 트렌치의 간격이 매우 좁아지므로 질화막 스페이서(273)의 두께가 더 얇아져야 할 경우, 식각홈부(275)를 형성하는데 습식 식각공정을 사용하는 것이 바람직하다.
도 4h를 참조하면, 그 다음에, 도 4g에 도시된 식각홈부(275) 내의 노출된 실리콘기판(200)을 열적 산화(thermal oxidation) 공정에 의해 산화시킴으로써 매몰 산화막(280)을 형성한다.
이때, 매몰 산화막(280)을 열적 산화공정에 의해 성장시키면, 매몰 산화막(280)의 약 1/2 정도의 단결정실리콘이 소모된다. 그러므로 매몰 산화막(280)을, 식각홈부(275)의 형성을 위하여 식각한 실리콘기판의 식각 깊이에 2배 정도가 되는 두께만큼 성장시키면, 매몰 산화막(280)이 식각홈부(275)를 완전히 채울 수가 있다. 따라서 매몰 산화막(280)의 상측부가 제1트렌치(241)의 바닥면 근처까지 도달할 수가 있다. 이러한 매몰 산화막(280)은, 메모리셀의 저장 커패시터 아래에 인버전 영역(inversion region)이 형성되는 것을 방지함으로써 메모리셀 간의 아이솔레이션 특성을 향상시킨다.
도 4i를 참조하면, 이후, 도 4h에 도시된 질화막 스페이서(273)와 질화막(22)을 식각하여 도 4h에 도시된 버퍼 산화막(210, 271)을 노출시킨다. 이어서, 버퍼 산화막(210, 271)을 식각하여 제1트렌치(241) 내의 실리콘기판(200)의 표면과, 제1트렌치(241) 외측의 실리콘기판(200)의 표면을 노출시킨다.
이때, 버퍼 산화막(210, 271)이 식각되는 동안에 매몰 산화막(280)도 일부 식각되므로 매몰 산화막(280)의 상면부(281)가 리세스(recess)된다.
도 4j 및 도 4k를 참조하면, 그런 다음, 이러한 구조의 실리콘기판(200) 상에, 메모리셀과 로직소자를 위한 n웰 형성 영역을 노출한 개구부를 가진 마스크(도시 안됨)를 형성하고, 개구부 내의 노출된 n웰 형성 영역에 n형 불순물을 이온주입함으로써 메모리셀과 로직소자를 위한 n웰(290)을 형성한다.
이어서, 상기 실리콘기판(200) 상에, 액세스 트랜지스터와 저장용 트랜지스터를 위한 영역을 노출하는 개구부를 가진 감광막(도시 안됨)의 패턴을 형성하고, 이를 마스크로 이용하여 액세스 트랜지스터와 저장용 트랜지스터를 위한 영역의 실리콘기판(200)에 p형 불순물을 이온주입하여 액세스 트랜지스터와 저장용 트랜지스터의 스레솔드(threshold) 전압을 조절한다.
이후, 메모리셀를 위한 n웰(290) 상에 메모리셀 영역의 게이트 산화막(310)을 형성하고 나서, 로직소자를 위한 n웰(290) 상에 로직 영역의 게이트 산화막(330)을 형성한다. 물론, 로직 영역의 게이트 산화막(330)을 형성한 후에, 메모리셀 영역의 게이트 산화막(310)을 형성하는 것도 가능하다.
일반적으로 게이트 산화막 성장공정을 진행하는데 있어서, 메모리셀의 게이트 터널링(tunneling) 전류로 인한 리텐션(retention) 특성 저하를 방지하기 위하여, 게이트 산화막의 두께를 메모리셀 마스크로 별도 관리할 수가 있다.
많은 경우에, 하나의 기판에 고압(high voltage: HV) 소자와 저압(low voltage: LV) 소자가 형성된다. 고압소자의 게이트 산화막은, 두께가 두껍기 때문에, 터널링 전류가 없지만 커패시턴스 값이 매우 작다. 따라서 메모리셀의 저장 커패시터의 유전체층으로는 고압소자의 게이트 산화막보다 얇은 두께의 산화막이 적합하다. 한편, 저압소자의 게이트 산화막은, 두께가 너무 얇아서 터널링 전류가 매우 크므로 리텐션(retention) 특성이 나쁘다. 그러므로 고압소자 게이트 산화막의 두께와 저압소자 게이트 산화막의 두께 사이의 두께를 가진 메모리셀 게이트 산화막을 마스크로 별도 관리하여야 한다.
이러한 경우, 로직 영역의 게이트 산화막과, 메모리셀의 게이트 산화막이 서로 다른 두께를 가지므로, 실리콘기판(200) 상에, 메모리셀 영역을 노출시키는 개구부를 가진 별도의 마스크(300)를 형성하고, 이를 마스크로 이용하여 메모리셀 영역의 n웰(290) 상에 메모리셀 게이트 산화막(310)을 형성한다.
예를 들면, 실리콘기판(200) 상에 고압소자 게이트 산화막(도시 안됨)을 형성하고 나서 고압소자 게이트 산화막 상에, 메모리셀 영역을 노출시키는 개구부를 가지며 로직 영역을 덮는 메모리셀 마스크(도시 안됨)를 형성하고, 이 메모리셀 마스크를 식각마스크로 이용하여 메모리셀 영역의 고압소자 게이트 산화막을 제거함으로써 메모리셀 영역의 실리콘기판(200)을 노출시킨다. 이후에, 메모리셀 영역의 노출된 제1트렌치(241)의 측벽의 n웰(290) 및 제1트렌치(241) 외측의 n웰(290) 상에 게이트 절연막, 예를 들어 게이트 산화막(310)을 형성한다.
여기서, 게이트 산화막(310)의 터널링 전류를 방지하려면, 게이트 산화막(310)의 두께가 30Å 이상으로 되어야 한다. 그러므로 메모리셀의 면적을 증가시키지 않으면서 메모리셀의 저장 커패시터의 커패시턴스 값을 증가시키려면, 게이트 산화막(310)을, 고유전율의 유전체층, 예를 들어 하이케이(high-K) 유전체층으로 형성함으로써 게이트 산화막(310)의 물리적인 두께를 30Å로 유지하면서 게이트 산화막(310)의 등가적인 전기적 두께를 20Å 또는 그 이하로 줄일 수가 있다.
게이트 산화막(310)을 형성할 때, 실리콘기판(200)의 결정방향(crystal orientation)에 따라 게이트 산화막(310)의 두께가 달라진다. 실리콘기판(200)의 결정방향이 <100>인 경우, 실리콘기판(200)의 웨이퍼 놋치(wafer notch) 방향에 따라 제1트렌치(241) 측벽의 실리콘기판(200)의 결정방향은 <111> 또는 <110>이다. 이로써 실리콘기판(200)의 상부면과 제1트렌치(241) 측벽의 실리콘기판(200) 상에 각각 형성되는 게이트 산화막(310)의 두께가 달라진다. 웨이퍼 놋치 방향이 <100>이라도 제1트렌치(241)의 측벽이 수직으로 형성되지 않고 경사지게 형성되면, 측벽의 실리콘기판(200)의 결정방향이 <100>과 <110> 사이의 특성을 보임으로써 게이트 산화막(310)은, 실리콘기판(200)의 상부면보다 제1트렌치(241)의 측벽에서 더 두꺼워진다. 그러므로 일반적으로 제1트렌치(241)의 측벽의 실리콘기판(200) 상의 게이트 산화막이 실리콘기판(200)의 상부면 상의 게이트 산화막보다 더 두껍게 형성된다.
그런 다음, 마스크(300)를 제거하고 나서, 실리콘기판(200) 상에, 메모리셀 영역을 덮고 로직 영역을 노출시키는 개구부를 가진 마스크(320)를 형성하고, 이를 마스크로 이용하여 로직 영역의 n웰(290) 상에 게이트 절연막, 예를 들어 저압소자의 게이트 산화막(330)을 형성한다.
도 4l을 참조하면, 그런 다음, 도 4k에 도시된 마스크(320)를 제거한다. 이어서, 예를 들어 화학기상증착공정을 이용하여 실리콘기판(200)의 전역 상에, 게이트 전극을 위한 층, 예를 들어 다결정실리콘층을 적층한다. 이때, 제1트렌치(241) 내에 다결정실리콘이 채워질 수 있도록 하기 위하여, 상기 다결정실리콘을 두꺼운 두께로 증착한다.
여기서, 상기 다결정실리콘을 증착할 때, 상기 다결정실리콘에 n형 불순물 또는 p형 불순물을 인시튜 도핑(in-situ doping)하거나, 상기 다결정실리콘을 증착한 후에 상기 다결정실리콘에 n형 불순물 또는 p형 불순물을 열적 도핑함으로써 상기 다결정실리콘의 저항을 감소시킬 수 있다.
물론, 도 4n에 도시된 후속공정 단계에서, p+형 소스/드레인(source/drain) 영역에 불순물을 고농도로 이온주입할 때 상기 다결정실리콘층을 도핑하는 것도 가능하다. p+형 소스/드레인(source/drain) 영역을 불순물 이온주입에 의해 도핑할 경우, 그 후의 서멀 버짓(thermal budget)이 제한되므로 매몰 산화막(280)에 인접한 부분의 다결정실리콘까지 도펀트가 충분히 확산하지 못하여 메모리셀의 저장 커패시터의 커패시턴스 값이 낮아질 가능성이 있다. 이를 개선하기 위하여, 추가로 메모리셀 저장커패시터 마스크를 사용하여 저장 커패시터의 다결정실리콘을 도핑하기 위한 이온주입공정을 진행할 수가 있다.
이후, 상기 다결정실리콘 상에, 메모리셀 영역의 액세스 트랜지스터 및 저장용 트랜지스터의 게이트전극을 위한 식각마스크(340,350,360)의 패턴을 형성함과 동시에 로직 영역의 트랜지스터의 게이트 전극을 위한 식각마스크(370)의 패턴을 형성한다.
이때, 식각마스크(340,350,360,370)의 패턴으로서 감광막 마스크의 패턴을 사용할 수 있다. 물론, 식각마스크(340,350,360,370)의 패턴으로서 하드마스크(hard mask)의 패턴을 사용할 수 있다. 상기 하드마스크의 패턴을 사용하는 경우, 상기 다결정실리콘 상에 하드마스크층을 적층하고, 하드마스크층 상에, 메모리셀 영역의 액세스 트랜지스터 및 저장용 트랜지스터의 게이트전극을 위한 감광막의 패턴을 형성함과 동시에 로직 영역의 트랜지스터의 게이트 전극을 위한 감광막(도시 안됨)의 패턴을 형성하고, 이를 식각마스크로 이용하여 상기 하드마스크층을 식각함으로써 메모리셀 영역의 액세스 트랜지스터 및 저장용 트랜지스터의 게이트전극을 위한 하드마스크의 패턴, 및 로직 영역의 트랜지스터의 게이트 전극을 위한 하드마스크의 패턴에 각각 해당하는 식각마스크(340,350,360,370)의 패턴을 형성한다. 이어서, 상기 감광막의 패턴을 제거한다.
그런 다음, 식각마스크(340,350,360,370)의 패턴에 의해 마스킹되지 않은 노출된 부분의 다결정실리콘층을 식각함으로써 액세스 트랜지스터의 게이트전극(410,420), 전하 저장용 트랜지스터의 게이트전극(430), 및 로직 영역의 트랜지스터의 게이트 전극(440)을 각각 형성한다.
도 4m을 참조하면, 그 다음에, 도 4l에 도시된 식각마스크(340,350,360,370)의 패턴을 제거하여 액세스 트랜지스터의 게이트전극(410,420), 저장용 트랜지스터의 게이트전극(430), 및 로직 영역의 트랜지스터의 게이트 전극(440)을 노출시킨다.
그리고 나서, 도핑공정, 예를 들어 이온주입공정을 이용하여 액세스 트랜지스터와 저장용 트랜지스터의 저농도 도핑 드레인(low-doped drain)을 형성함과 아울러 로직 영역의 트랜지스터의 저농도 도핑 드레인을 형성한다.
이를 좀 더 상세히 언급하면, 예를 들어 메모리셀 영역이 p형 모스트랜지스터를 기반으로 한 메모리셀 영역인 경우, 상기 결과의 실리콘기판(200) 상에 p형 모스트랜지스터를 기반으로 하는 영역을 노출하고 n형 모스트랜지스터를 기반으로 하는 영역을 덮는 마스크, 예를 들어 감광막 마스크(도시 안됨)의 패턴을 형성한다. 이후에, 게이트전극(410,420,430,440)과 상기 감광막의 패턴을 마스크로 하여 p형 모스트랜지스터를 기반으로 한 영역의 실리콘기판(200)에 p형 불순물을 저농도로 이온주입함으로써 p-형 소스/드레인 영역을 형성한다.
메모리셀의 입장에서 본다면, 저압소자의 저농도 도핑 드레인과 고압소자의 저농도 도핑 드레인 중에서 어느 하나를 선택할 수 있는데, 게이트 유기 드레인 누설(gate-induced drain leakage: GIDL) 전류와, 액세스 트랜지스터의 크기를 고려하여 결정한다. 가령, 저압소자의 저농도 도핑 드레인을 사용한다면, 액세스 트랜지스터의 채널 길이를 최소화할 수 있으나 게이트 유기 드레인 누설(GIDL) 전류가 커지므로 데이터 리텐션을 유지하려면 저장 커패시터의 면적을 확대하여야 한다. 고압소자의 저농도 도핑 드레인을 사용한다면, 게이트 유기 드레인 누설(GIDL) 전류가 낮으므로 커패시터의 면적을 축소할 수 있으나 액세스 트랜지스터의 채널 길이를 늘려야 한다. 메모리셀 면적에 대한 영향을 고려하여 저압소자 또는 고압소자의 저농도 도핑 드레인을 사용한다. 로직 디램 제조업체마다 다를 수 있으나, 대부분의 경우, 고압소자의 저농도 도핑 드레인을 사용하고 액세스 트랜지스터의 채널 길이를 약간 더 길게 하는 것이 유리하다.
이러한 공정 흐름은, 메모리셀이 p채널 모스 트랜지스터를 기반으로 하는 메모리셀에 대한 것이지만, n채널 모스 트랜지스터를 기반으로 하는 메모리셀인 경우에는, 상기 결과의 실리콘기판(200) 상에 n형 모스트랜지스터를 기반으로 하는 영역을 노출하고 p형 모스트랜지스터를 기반으로 하는 영역을 덮는 마스크, 예를 들어 감광막의 패턴을 형성하고, 게이트전극(410,420,430,440)과 상기 감광막의 패턴을 마스크로 하여 n채널 모스 트랜지스터를 기반으로 하는 실리콘기판(200)에 n형 불순물을 저농도 이온주입하여 n-형 소스/드레인 영역을 형성한다.
p형 모스트랜지스터를 기반으로 한 메모리셀의 경우, 게이트전극(410,420,430,440)의 다결정실리콘층이 도 4n에 도시된 p+형 소스/드레인 영역을 위한 이온주입에 의하여 도핑된다. 이때, p+형 소스/드레인 영역의 얕은 접합(shallow junction)을 형성하기 위하여, 저 에너지 이온주입을 사용한다. 따라서 제1트렌치(241)에 채워진 게이트전극(430)의 일부분, 예를 들어 매몰 산화막(280)에 인접한 부분의 도핑 농도가 다른 부분의 도핑 농도보다 낮다. 그러므로 메모리셀이 동작할 때에, 매몰 산화막(280)에 인접한 부분의 다결정실리콘층에서 디플리션(depletion)이 발생하여 메모리셀의 저장 커패시터의 커패시턴스 값이 낮아진다.
이를 해결하기 위하여, 도 4l의 단계에서 게이트전극용 다결정실리콘층을 적층하고 나서 게이트전극(410,420,430,440)의 패턴을 형성하기 전에, 상기 적층된 다결정실리콘층 상에, 메모리셀의 저장용 커패시터를 위한 부분을 노출시키는 개구부를 가진 마스크(도시 안됨)를 형성하고, 이 마스크를 이용하여 메모리셀의 저장용 커패시터를 위한 부분의 다결정실리콘층에 p형 불순물을 선택적으로 이온주입할 수가 있다. 한편, n채널 모스 트랜지스터를 기반으로 하는 메모리셀인 경우에는, 상기 마스크를 이용하여 메모리셀의 저장용 커패시터를 위한 부분의 다결정실리콘층에 n형 불순물을 선택적으로 이온주입할 수가 있다.
이때의 이온주입 에너지는, 제1트렌치(241) 내의 다결정실리콘층을 양호하게 도핑하기 위하여, 상기 p+형 소스/드레인 영역을 위한 이온주입 에너지보다 높은 것이 바람직하다.
한편, 점선으로 표시된 p형 채널(490)은, 메모리셀이 동작할 때에 게이트전극(430) 아래 부분의 n웰(290)이 인버전됨으로써 형성되는 영역이다. 이러한 채널(490)의 형성이 저장용 커패시터의 게이트-채널 바이어스 전압에 의존하므로 저장용 커패시터의 커패시턴스가 게이트-채널 바이어스 전압에 따라 변화한다.
만약, 도 4e에 도시된 바와 같이 제1트렌치(241)의 바닥면부 및 측벽을 노출시키거나, 도 4f에 도시된 바와 같이 제1트렌치(241) 내에 버퍼 산화막(271)을 형성하고 나서 제1트렌치(241) 아래의 실리콘기판(200)에 p형 채널을 위한 채널 이온주입을 하였다면, 게이트전극(430) 아래에, 게이트 산화막(310)을 개재하며 위치하는 부분의 n웰(290)에는 저장용 커패시터의 게이트-채널 바이어스 전압에 관계없이 매몰 채널(도시 안됨)이 형성되므로 이러한 매몰 채널은, n웰(290)에 상존한다. 따라서 저장용 커패시터의 게이트-채널 바이어스 전압의 변화에 따른 저장용 커패시터의 커패시턴스 변화를 없애거나 현저히 줄일 수가 있다.
이와 같이 채널 이온주입을 한다면, 도 1의 VBB1과 VPP1을 네거티브 부스트시키거나 포지티브 부스트시킬 필요가 없다. 예를 들면, VBB1을 VDD/2(VDD는 포지티브(+) 공급전압이다)으로 고정하고, VPP1을 VDD로 고정할 수 있는데, 그 장점은, 저장용 커패시터의 유전체층인 게이트 산화막(310)에 인가되는 전압이, VDD+2x부스트 바이어스 전압의 값으로 되는 종래 기술과 달리, 저장용 커패시터에 저장된 데이터의 값에 관계없이 VDD/2가 되므로 메모리셀의 저장용 커패시터의 유전체층인 게이트 산화막(310)의 두께를 더 얇게 줄임으로써 메모리셀의 저장용 커패시터의 커패시턴스 값을 증가시킬 수가 있다.
도 4n을 참조하면, 이후, 실리콘기판(200) 상에 절연막, 예를 들어 질화막을 두꺼운 두께로 적층하고, 게이트전극(410,420,430,440)의 상부면이 노출될 때까지 질화막을 이방성 식각함으로써 게이트전극(410,420,430,440)의 좌, 우 양측벽에 질화막 스페이서(470)를 형성한다. 질화막 스페이서(470)는, p+형 소스/드레인 영역을 위한 이온주입 및 살리사이드(salicide)를 진행할 때에, 추가적인 마스크 형성 단계가 없어도 액세스 트랜지스터와 저장용 트랜지스터를 연결하는 p-형 소스 영역을 p+형 소스/드레인 영역을 위한 이온주입 및 살리사이드(salicide)로부터 제외시키는 역할을 한다.
그 다음에, 이러한 구조의 실리콘기판(200) 상에, n형 영역을 덮고 나머지 영역을 노출하는 개구부를 가진 이온주입 마스크(도시 안됨)를 형성하고, 이러한 이온주입 마스크와 함께 질화막 스페이서(470) 및 게이트전극(410,420,430,440)을 마스크로 이용하여 p+형 소스/드레인 영역을 위한 부분의 실리콘기판(200)에 p형 불순물을 고농도로 이온주입한다. 따라서 액세스 트랜지스터와 비트라인(도시 안됨)이 접속하는 p+형 드레인 형성 영역의 실리콘기판(200)에 p+형 드레인 영역이 형성되고, 아울러 로직 영역의 트랜지스터를 위한 p+형 소스/드레인 형성 영역의 실리콘기판(200)에 p+형 소스/드레인 영역이 형성된다. 한편, n채널 모스 트랜지스터를 기반으로 하는 메모리셀인 경우에는, n형 영역을 노출하는 개구부를 가지며 나머지 영역을 덮는 이온주입 마스크(도시 안됨)를 이용하여 n형 불순물을 고농도로 이온주입하여 액세스 트랜지스터와 비트라인(도시 안됨)이 접속하는 n+형 드레인 형성 영역의 실리콘기판(200)에 n+형 드레인 영역을 형성하고, 아울러 로직 영역의 트랜지스터를 위한 n+형 소스/드레인 형성 영역의 실리콘기판(200)에 n+형 소스/드레인 영역을 형성할 수 있다.
이때, 게이트전극(410,420,430,440)은, p형 불순물이 고농도로 이온주입되므로 고농도로 도핑된다. 또한, 액세스 트랜지스터와 비트라인(도시 안됨)이 접속하는 드레인 노드 및 로직 영역의 트랜지스터의 접합도 p형 불순물이 고농도로 이온주입된다.
마지막으로, 도 4o에 도시된 바와 같이, 상기 구조물 상에, 후속 공정의 진행을 위한 절연막, 예를 들어 산화막(480)을 증착하여 본 발명에 따른 메모리소자의 제조공정을 완료한다.
이와 같은 제조방법에 의해 제조된, 로직 디램과 같은 메모리소자에서는, 저장용 트랜지스터의 소스 영역이, 액세스 트랜지스터의 소스 영역과 공유를 한다. 저장용 트랜지스터의 게이트전극(430)이, 제1트렌치(241) 내에 필드산화막을 잔존시키지 않으며, 게이트 산화막(310)을 가운데 두고 제1트렌치(241) 측벽의 웰 영역(290) 상에 배치됨으로써 메모리셀의 저장용 커패시터가 형성된다.
게이트 산화막(310)의 두께가 실리콘기판(200)의 결정 방향에 따라 달라지므로 저장용 커패시터가 구조적으로 2개 부분으로 구분된다. 즉, 하나의 커패시터는, 저장용 커패시터를 위한 제1트렌치 내의 필드산화막을 완전히 제거한 후 제1트렌치의 측벽에 유전체층인 게이트 산화막을 형성하고, 그 위에 다결정실리콘층을 배치함으로써 형성된 커패시터이다. 다른 하나의 커패시터는, 제1트렌치 외측 부분의 실리콘기판 상에 유전체층을 개재하며 다결정실리콘층을 형성한 커패시터이다.
따라서 본 발명에 따른 메모리소자의 제조방법은, 제1트렌치(241) 내에 필드산화막을 잔존시키지 않고 제1트렌치(241) 아래에 매몰 산화막(280)을 형성함으로써 저장용 커패시터의 일측 전극과 실리콘기판 간의 전기적인 단락을 방지하고, 메모리셀 간의 아이솔레이션을 통하여 메모리셀 간의 커플링을 억제할 수 있을 뿐 아니라, 제1트렌치(241) 내의 잔존하는 필드산화막의 두께를 정확하게 제어해야 하는 어려움을 해소하여 메모리셀의 커패시턴스 값을 안정화시킬 수 있고, 로직 디램의 양산성을 향상시킬 수가 있다.
또한, 로직 디램의 미세화가 진행되더라도 제1트렌치(241) 내의 잔존하는 필드산화막의 두께를 정확하게 제어해야 하는 어려움이 전혀 없으므로 메모리셀의 커패시턴스 값을 안정적으로 보장할 수가 있다.
또한, 저장용 커패시터를 위한, 샐로우 트렌치 아이솔레이션(STI) 구조의 제1트렌치의 깊이를 조절함으로써 로직 디램 제조업체마다 샐로우 트렌치 아이솔레이션용 트렌치의 깊이가 상이하며, 웨이퍼 또는 놋치의 방향(orientation)에 따라 저장용 커패시터를 위한 트렌치의 측벽 상에 형성되는 게이트 산화막의 두께가 상이한 것에 무관하게 같은 커패시턴스 값을 보장할 수가 있다.
도 5는, 본 발명에 따른 메모리소자의 메모리셀 어레이를 나타낸 레이아웃도이다.
도 5를 참조하면, 로직 디램과 같은 메모리소자의 메모리셀(500)이 배열된다. 액세스 트랜지스터의 게이트전극(510,520)은, 콘택(511,521)에 의해 각각의 워드라인(도시 안됨)에 전기적으로 연결된다. 예를 들어 종방향으로 연장한다. 각각의 액세스 트랜지스터의 소스영역(530)은, 저장용 트랜지스터의 소스영역과 공유한다. 액세스 트랜지스터의 드레인영역(540)은, 콘택(541)에 의해 각각의 비트라인(도시 안됨)과 전기적으로 연결된다. 저장용 커패시터의 개방층(open layer)(550)은, 저장용 트랜지스터의 게이트전극(560)인 저장용 커패시터의 상부 전극 상에 부분적으로 중첩되어 있다. 게이트전극(560)인 저장용 커패시터의 상부 전극은, 콘택(551)에 의하여 도 1의 VBB1에 전기적으로 연결된다.
따라서 본 발명의 메모리셀(500)은, 종래기술의 메모리셀보다 면적이 작더라도 종래기술의 메모리셀과 동일한 커패시턴스 값을 가질 수 있다. 그러므로 본 발명은, 액티브 영역(active area)을 일자형으로 레이아웃하여 종래기술보다 더 높은 집적도를 구현할 수가 있다
한편, 본 발명은, 디램뿐만 아니라 임베디드 디램(embedded DRAM)에도 적용될 수 있다. 본 발명은, 평판 커패시터 메모리 셀을 사용하지만 스택 또는 트렌치 커패시터 메모리 셀과 같은 다른 디램 메모리 셀, 또는 에스램(SRAM), 롬(ROM), 이피롬(EPROM), 이이피롬(EEPROM), 플래시 이이피롬(flash EEPROM), 에프램(FRAM) 및 엠램(MRAM) 메모리 셀 등을 사용할 수도 있다.
이상으로 상술한 바와 같이, 본 발명은, 후술하는 본 발명의 특허청구범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 바람직한 실시예를 중심으로 기술하였지만, 본 발명의 변경, 수정, 변형은, 단지 특허청구범위에 의해서만 정의되는 발명의 사상이나 범위를 벗어나지 않는 범위 내에서 당해 기술분야의 숙련된 사람에 의해 이루어질 수가 있다.
200: 실리콘기판
210,271: 버퍼 산화막
220,221: 질화막
230,260: 감광막 마스크
241, 243: 제1,2트렌치
253: 필드산화막
273: 질화막 스페이서
275: 식각홈부
280: 매몰 산화막
290: n형 웰
310,330: 게이트 산화막
410,420,430,440: 게이트전극
470: 질화막 스페이서
480: 산화막
490: 채널
500: 메모리셀
510,520,560: 게이트전극
511,521,541,551: 콘택
530: 소스영역
540: 드레인영역
550: 개방층(open layer)

Claims (16)

  1. 제2도전형 웰을 갖는 제1도전형 기판;
    상기 기판의 상부면 일부분에 형성된, 메모리셀 간의 아이솔레이션을 위한 트렌치의 노출된 바닥면 아래의 기판에 매몰된 매몰 절연막;
    상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판의 상부면 상에 형성된 게이트 절연막;
    상기 측벽 상의 게이트 절연막에 형성됨과 아울러 상기 트렌치 외측의 기판의 상부면의 일부분 상에 형성되는 저장용 트랜지스터의 게이트전극;
    상기 트렌치 외측의 기판의 상부면의 다른 일부분 상에 형성되는 액세스 트랜지스터의 게이트전극;
    상기 저장용 트랜지스터의 게이트전극과, 상기 액세스 트랜지스터의 게이트전극의 일측부 사이 부분의 상기 웰에 형성된 제1도전형 소스 영역; 및
    상기 액세스 트랜지스터의 게이트전극의 타측부에 인접한 부분의 상기 웰에 형성된 제1도전형 드레인 영역을 포함하는 것을 특징으로 하는 메모리소자.
  2. 제1항에 있어서, 상기 매몰 절연막의 상부면은, 상기 트렌치의 바닥면 근처에 위치하는 것을 특징으로 하는 메모리소자.
  3. 제2항에 있어서, 상기 매몰 절연막의 상부면은 리세스(recess)된 면인 것을 특징으로 하는 메모리소자.
  4. 제1항 내지 제3항에 있어서, 상기 매몰 절연막은, 열적 산화막인 것을 특징으로 하는 메모리소자.
  5. 제2도전형 웰을 갖는 제1도전형 기판의 상부면 일부분에, 메모리셀 간의 아이솔레이션을 위한 트렌치를 형성한 후 상기 트렌치 내에 필드산화막을 채우는 단계;
    상기 트렌치 내의 필드산화막을 제거하여 상기 트렌치의 측벽과 바닥면을 노출시키는 단계;
    상기 트렌치의 노출된 바닥면 아래의 기판에 매몰 절연막을 형성하는 단계;
    상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판의 상부면 상에 게이트 절연막을 형성하는 단계;
    상기 측벽 상의 게이트 절연막 및 상기 트렌치 외측의 기판의 상부면의 일부분 상에 저장용 트랜지스터의 게이트전극을 형성함과 아울러 상기 트렌치 외측의 기판의 상부면의 다른 일부분 상에 액세스 트랜지스터의 게이트전극을 형성하는 단계; 및
    상기 저장용 트랜지스터의 게이트전극과, 상기 액세스 트랜지스터의 게이트전극의 일측부 사이 부분의 상기 웰에 제1도전형 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리소자의 제조방법.
  6. 제5항에 있어서, 상기 트렌치의 측벽과 바닥면을 노출시키는 단계는, 상기 트렌치의 노출된 측벽과 바닥면의 기판을 추가로 식각함으로써 상기 트렌치를 더 깊게 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리소자의 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 매몰 절연막을 형성하는 단계는,
    상기 트렌치의 바닥면 아래의 기판에 식각홈부를 형성하는 단계; 및
    상기 식각홈부를 매우도록 상기 트렌치의 바닥면 아래의 기판에 상기 매몰 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리소자의 제조방법.
  8. 제7항에 있어서, 상기 식각홈부를 형성하는 단계는,
    상기 트렌치의 노출된 측벽의 기판 상에 절연막 스페이서를 형성하는 단계; 및
    상기 절연막 스페이서를 식각마스크로 이용하여 상기 트렌치의 바닥면 아래의 기판을 식각함으로써 상기 식각홈부를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리소자의 제조방법.
  9. 제8항에 있어서, 상기 트렌치의 바닥면 아래의 기판을 이방성 식각함으로써 상기 식각홈부를 형성하는 것을 특징으로 하는 메모리소자의 제조방법.
  10. 제8항에 있어서, 상기 트렌치의 바닥면 아래의 기판을 이방성 식각하고, 추가로 등방성 식각함으로써 상기 식각홈부를 형성하는 것을 특징으로 하는 메모리소자의 제조방법.
  11. 제5항에 있어서, 상기 매몰 절연막의 상부면을 상기 트렌치의 바닥면 근처에 위치시키는 것을 특징으로 하는 메모리소자의 제조방법.
  12. 제11항에 있어서, 상기 매몰 절연막의 상부면을 리세스(recess) 처리하는 것을 특징으로 하는 메모리소자의 제조방법.
  13. 제5항에 있어서, 상기 매몰 절연막을 열적 산화공정에 의해 열적 산화막으로 형성하는 것을 특징으로 하는 메모리소자의 제조방법.
  14. 제8항에 있어서, 펀치스루(oxidation punch-through)를 방지하기 위하여, 상기 절연막 스페이서를 형성하는 대신에, 상기 측벽 상의 버퍼 산화막을 암모니아(NH3) 처리를 하는 것을 특징으로 하는 특징으로 하는 메모리소자의 제조방법.
  15. 제5항에 있어서, 상기 트렌치 내의 필드산화막을 제거하여 상기 트렌치의 측벽과 바닥면을 노출시키는 단계는,
    제1도전형 채널을 형성하기 위하여, 상기 트렌치의 노출된 측벽의 기판에 제1도전형 불순물을 이온주입하는 단계와, 상기 트렌치의 노출된 측벽의 기판에 버퍼 산화막을 형성한 후에 상기 트렌치의 측벽의 기판에 제1도전형 불순물을 이온주입하는 단계 중 어느 하나를 더 포함하는 것을 특징으로 하는 메모리소자의 제조방법.
  16. 제5항에 있어서, 상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판의 상부면 상에 게이트 절연막을 형성하는 단계는,
    액세스 트랜지스터와 저장용 트랜지스터의 스레솔드(threshold) 전압을 조절하기 위하여, 상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판에 제1도전형 불순물을 선택적으로 이온주입하는 단계와; 및
    상기 트렌치의 노출된 측벽의 기판 및 상기 트렌치 외측의 기판의 상부면 상에 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리소자의 제조방법.
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