JP2774734B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関わる。特
に、フィールド酸化膜に溝を掘り、この溝底部に共通ソ
ース配線領域を形成する不揮発性半導体記憶装置に関わ
る。
に、フィールド酸化膜に溝を掘り、この溝底部に共通ソ
ース配線領域を形成する不揮発性半導体記憶装置に関わ
る。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置のメモリ
セルアレイはゲート電極の一端をマスクとして自己整合
的にトランジスタのソース領域と共通ソース配線領域を
形成するセルフ・アラインド・ソース（以下、ＳＡＳと
略記する）と呼ばれる方法で形成されている。なお、通
常のメモリセルトランジスタのソース領域のことを本明
細書ではソース領域、複数のソース領域を電気的に接合
する領域を共通ソース配線領域と呼び、さらに、ソース
領域と共通ソース配線領域とを併せて共通ソース領域と
呼ぶ。これら、共通ソース領域には半導体基板と逆導電
型の不純物が拡散される。この方法でＮＯＲ型の紫外線
消去型不揮発性メモリ（以下、ＥＰＲＯＭと略記する）
を形成する方法を［図１５］〜［図２２］を参照して説
明する。
セルアレイはゲート電極の一端をマスクとして自己整合
的にトランジスタのソース領域と共通ソース配線領域を
形成するセルフ・アラインド・ソース（以下、ＳＡＳと
略記する）と呼ばれる方法で形成されている。なお、通
常のメモリセルトランジスタのソース領域のことを本明
細書ではソース領域、複数のソース領域を電気的に接合
する領域を共通ソース配線領域と呼び、さらに、ソース
領域と共通ソース配線領域とを併せて共通ソース領域と
呼ぶ。これら、共通ソース領域には半導体基板と逆導電
型の不純物が拡散される。この方法でＮＯＲ型の紫外線
消去型不揮発性メモリ（以下、ＥＰＲＯＭと略記する）
を形成する方法を［図１５］〜［図２２］を参照して説
明する。
【０００３】［図１５］に示すように、Ｐ型シリコン基
板１０１の表面に選択酸化法により縞状のフィールド絶
縁膜１０３を形成する。［図１６］は［図１５］のＡ〜
Ａ´部の断面図である。
板１０１の表面に選択酸化法により縞状のフィールド絶
縁膜１０３を形成する。［図１６］は［図１５］のＡ〜
Ａ´部の断面図である。
【０００４】続いて、素子領域に第一のゲート酸化膜１
０５を形成、さらに全面に第一のポリシリコン層１０７
を形成し、フィールド酸化膜１０３上のポリシリコン層
１０７を選択的に除去する。続いて、全面に第二のゲー
ト酸化膜１０９を形成し、さらにその上に第二のポリシ
リコン層１１１を形成する。このときの断面図を［図１
７］に示す。
０５を形成、さらに全面に第一のポリシリコン層１０７
を形成し、フィールド酸化膜１０３上のポリシリコン層
１０７を選択的に除去する。続いて、全面に第二のゲー
ト酸化膜１０９を形成し、さらにその上に第二のポリシ
リコン層１１１を形成する。このときの断面図を［図１
７］に示す。
【０００５】続いて、第二のポリシリコン層１１１上に
［図１８］のようにストライプ状のフォトレジスト１１
３を形成する。続いて、このフォトレジストをマスクに
第二のポリシリコン層１１１、第二のゲート酸化膜１０
９、第一のポリシリコン層１０７、第一のゲート酸化膜
１０５を順にエッチング除去する。［図１９］、［図２
０］はこの様子を示した、［図１８］のＢ〜Ｂ´、Ｃ〜
Ｃ´領域に相当する断面図である。続いてフォトレジス
ト１１３を除去する。続いて、［図２１］に示すよう
に、ポリシリコン層１１１で形成したワード線１１７間
を一つおきにフォトレジスト１１５でマスクする。
［図１８］のようにストライプ状のフォトレジスト１１
３を形成する。続いて、このフォトレジストをマスクに
第二のポリシリコン層１１１、第二のゲート酸化膜１０
９、第一のポリシリコン層１０７、第一のゲート酸化膜
１０５を順にエッチング除去する。［図１９］、［図２
０］はこの様子を示した、［図１８］のＢ〜Ｂ´、Ｃ〜
Ｃ´領域に相当する断面図である。続いてフォトレジス
ト１１３を除去する。続いて、［図２１］に示すよう
に、ポリシリコン層１１１で形成したワード線１１７間
を一つおきにフォトレジスト１１５でマスクする。
【０００６】続いて、［図２２］に示すように、フォト
レジスト１１５をマスクとして一つおきにワード線１１
７間のフィールド酸化膜１０３をエッチング除去する。
このとき、ワード線１１７の一端をマスクの一部として
用いる。続いてフォトレジスト１１５を除去する。さら
に、Ｎ型の不純物、例えばヒ素を４０ｋｅＶでイオン注
入し、続いて熱処理をして、ソース領域１１９、ドレイ
ン領域１２１、共通ソース配線領域１２０に拡散層を形
成する。その後は、通常のＭＯＳ集積回路の製造方法と
同様に層間絶縁膜を形成し、金属配線を行った後にトッ
プパッシベーション膜を形成する。
レジスト１１５をマスクとして一つおきにワード線１１
７間のフィールド酸化膜１０３をエッチング除去する。
このとき、ワード線１１７の一端をマスクの一部として
用いる。続いてフォトレジスト１１５を除去する。さら
に、Ｎ型の不純物、例えばヒ素を４０ｋｅＶでイオン注
入し、続いて熱処理をして、ソース領域１１９、ドレイ
ン領域１２１、共通ソース配線領域１２０に拡散層を形
成する。その後は、通常のＭＯＳ集積回路の製造方法と
同様に層間絶縁膜を形成し、金属配線を行った後にトッ
プパッシベーション膜を形成する。
【０００７】以上、ＳＡＳによりＥＰＲＯＭのメモリセ
ルを形成する方法を説明したが、この方法によるとソー
ス領域１１９、共通ソース配線領域１２０をゲートに対
して自己整合的に形成できるので、マスク合わせに余裕
ができる。
ルを形成する方法を説明したが、この方法によるとソー
ス領域１１９、共通ソース配線領域１２０をゲートに対
して自己整合的に形成できるので、マスク合わせに余裕
ができる。
【０００８】ところで、トランジスタの特性を上げるた
めにはソース領域１１９を浅い接合にする必要がある。
しかし、この方法では一つの不純物拡散層を共通ソース
配線領域１２０とソース領域１１９とに用いているため
共通ソース配線領域１２０も同時に浅い接合になってし
まう。したがって、不純物拡散層全体の配線抵抗が大き
くなり、ここで電圧降下がおこるため高速化が難しい。
特に、微細化し配線領域の幅を小さくして高集積化を進
めていったときにこの問題が顕著化する。
めにはソース領域１１９を浅い接合にする必要がある。
しかし、この方法では一つの不純物拡散層を共通ソース
配線領域１２０とソース領域１１９とに用いているため
共通ソース配線領域１２０も同時に浅い接合になってし
まう。したがって、不純物拡散層全体の配線抵抗が大き
くなり、ここで電圧降下がおこるため高速化が難しい。
特に、微細化し配線領域の幅を小さくして高集積化を進
めていったときにこの問題が顕著化する。
【０００９】
【発明が解決しようとする課題】上記したように、従来
のＳＡＳ技術では微細化にともない、共通ソース領域の
配線抵抗が大きくなり、高速化が難しい。本発明は上記
欠点を除去し、共通ソース領域の不純物拡散層のうち共
通ソース配線領域の抵抗を下げた高速な半導体記憶装置
を提供することを目的とする。
のＳＡＳ技術では微細化にともない、共通ソース領域の
配線抵抗が大きくなり、高速化が難しい。本発明は上記
欠点を除去し、共通ソース領域の不純物拡散層のうち共
通ソース配線領域の抵抗を下げた高速な半導体記憶装置
を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体基板上に縞状に複数本間隔をあ
けて形成されたフィールド酸化膜と、このフィールド酸
化膜の間に形成されたゲート絶縁膜と、前記フィールド
酸化膜と直交し前記フィールド酸化膜上と前記ゲート絶
縁膜上とに複数本間隔をあけて配設された導電性のワー
ド線と、このワード線をマスクの一部として前記フィー
ルド酸化膜と前記ゲート絶縁膜とを選択的に除去し前記
半導体基板を露出し不純物を拡散させることにより形成
した共通ソース領域とを有する半導体記憶装置におい
て、前記共通ソース領域の前記フィールド酸化膜を除去
し前記半導体基板を露出させた露出部の幅が前記ワード
線の間隔よりも大きいことを特徴とする半導体記憶装置
を提供する。
に、本発明では、半導体基板上に縞状に複数本間隔をあ
けて形成されたフィールド酸化膜と、このフィールド酸
化膜の間に形成されたゲート絶縁膜と、前記フィールド
酸化膜と直交し前記フィールド酸化膜上と前記ゲート絶
縁膜上とに複数本間隔をあけて配設された導電性のワー
ド線と、このワード線をマスクの一部として前記フィー
ルド酸化膜と前記ゲート絶縁膜とを選択的に除去し前記
半導体基板を露出し不純物を拡散させることにより形成
した共通ソース領域とを有する半導体記憶装置におい
て、前記共通ソース領域の前記フィールド酸化膜を除去
し前記半導体基板を露出させた露出部の幅が前記ワード
線の間隔よりも大きいことを特徴とする半導体記憶装置
を提供する。
【００１１】また、半導体基板上に縞状に複数本間隔を
あけて形成されたフィールド酸化膜と、このフィールド
酸化膜の間に形成されたゲート絶縁膜と、前記フィール
ド酸化膜と直交し前記フィールド酸化膜上と前記ゲート
絶縁膜上とに複数本間隔をあけて配設された導電性のワ
ード線と、このワード線をマスクの一部として前記フィ
ールド酸化膜を選択的に除去した共通ソース配線領域と
前記ゲート絶縁膜を選択的に除去したソース領域とにお
いて前記半導体基板を露出し前記共通ソース配線領域と
前記ソース領域とに不純物を拡散させることにより形成
した共通ソース領域とを有する半導体記憶装置におい
て、
あけて形成されたフィールド酸化膜と、このフィールド
酸化膜の間に形成されたゲート絶縁膜と、前記フィール
ド酸化膜と直交し前記フィールド酸化膜上と前記ゲート
絶縁膜上とに複数本間隔をあけて配設された導電性のワ
ード線と、このワード線をマスクの一部として前記フィ
ールド酸化膜を選択的に除去した共通ソース配線領域と
前記ゲート絶縁膜を選択的に除去したソース領域とにお
いて前記半導体基板を露出し前記共通ソース配線領域と
前記ソース領域とに不純物を拡散させることにより形成
した共通ソース領域とを有する半導体記憶装置におい
て、
【００１２】前記共通ソース領域の前記フィールド酸化
膜を除去し前記半導体基板を露出させた露出部の幅が前
記ワード線の間隔よりも大きく、前記共通ソース配線領
域の不純物濃度が前記ソース領域の不純物濃度よりも大
きいことを特徴とする半導体記憶装置を提供する。
膜を除去し前記半導体基板を露出させた露出部の幅が前
記ワード線の間隔よりも大きく、前記共通ソース配線領
域の不純物濃度が前記ソース領域の不純物濃度よりも大
きいことを特徴とする半導体記憶装置を提供する。
【００１３】また、半導体基板上に縞状に複数本間隔を
あけて形成されたフィールド酸化膜と、このフィールド
酸化膜の間に形成されたゲート絶縁膜と、前記フィール
ド酸化膜と直交し前記フィールド酸化膜上と前記ゲート
絶縁膜上とに複数本間隔をあけて配設された導電性のワ
ード線と、このワード線をマスクの一部として前記フィ
ールド酸化膜を選択的に除去した共通ソース配線領域と
前記ゲート絶縁膜を選択的に除去したソース領域とにお
いて前記半導体基板を露出し前記共通ソース配線領域と
前記ソース領域とに不純物を拡散させることにより形成
した共通ソース領域とを有する半導体記憶装置におい
て、前記共通ソース領域の前記フィールド酸化膜を除去
し前記半導体基板を露出させた露出部の幅が前記ワード
線の間隔よりも大きく、前記共通ソース配線領域の拡散
層の接合深さが前記ソース領域の拡散層の接合深さより
深いことを特徴とする半導体記憶装置を提供する。
あけて形成されたフィールド酸化膜と、このフィールド
酸化膜の間に形成されたゲート絶縁膜と、前記フィール
ド酸化膜と直交し前記フィールド酸化膜上と前記ゲート
絶縁膜上とに複数本間隔をあけて配設された導電性のワ
ード線と、このワード線をマスクの一部として前記フィ
ールド酸化膜を選択的に除去した共通ソース配線領域と
前記ゲート絶縁膜を選択的に除去したソース領域とにお
いて前記半導体基板を露出し前記共通ソース配線領域と
前記ソース領域とに不純物を拡散させることにより形成
した共通ソース領域とを有する半導体記憶装置におい
て、前記共通ソース領域の前記フィールド酸化膜を除去
し前記半導体基板を露出させた露出部の幅が前記ワード
線の間隔よりも大きく、前記共通ソース配線領域の拡散
層の接合深さが前記ソース領域の拡散層の接合深さより
深いことを特徴とする半導体記憶装置を提供する。
【００１４】また、半導体基板上に縞状に間隔をあけ複
数本のフィールド酸化膜を形成する工程と、このフィー
ルド酸化膜の間にゲート絶縁膜を形成する工程と、前記
フィールド酸化膜と直交し前記フィールド酸化膜上と前
記ゲート絶縁膜上とに複数本間隔をあけて導電性のワー
ド線を形成する工程と、このワード線をマスクの一部と
して前記フィールド酸化膜を選択的に除去し前記半導体
基板を前記ワード線の間隔よりも大きく露出させた共通
ソース配線領域及び前記ゲート絶縁膜を選択的に除去し
前記半導体基板を露出させたソース領域を形成する工程
と、前記ソース領域に前記半導体基板と逆導電型の不純
物を拡散させる工程と、前記共通ソース配線領域に前記
半導体基板と逆導電型の不純物を前記ソース領域よりも
高濃度に拡散させる工程とを具備することを特徴とする
半導体記憶装置の製造方法を提供する。
数本のフィールド酸化膜を形成する工程と、このフィー
ルド酸化膜の間にゲート絶縁膜を形成する工程と、前記
フィールド酸化膜と直交し前記フィールド酸化膜上と前
記ゲート絶縁膜上とに複数本間隔をあけて導電性のワー
ド線を形成する工程と、このワード線をマスクの一部と
して前記フィールド酸化膜を選択的に除去し前記半導体
基板を前記ワード線の間隔よりも大きく露出させた共通
ソース配線領域及び前記ゲート絶縁膜を選択的に除去し
前記半導体基板を露出させたソース領域を形成する工程
と、前記ソース領域に前記半導体基板と逆導電型の不純
物を拡散させる工程と、前記共通ソース配線領域に前記
半導体基板と逆導電型の不純物を前記ソース領域よりも
高濃度に拡散させる工程とを具備することを特徴とする
半導体記憶装置の製造方法を提供する。
【００１５】また、半導体基板上に縞状に間隔をあけ複
数本のフィールド酸化膜を形成する工程と、このフィー
ルド酸化膜の間にゲート絶縁膜を形成する工程と、前記
フィールド酸化膜と直交し前記フィールド酸化膜上と前
記ゲート絶縁膜上とに複数本間隔をあけて導電性のワー
ド線を形成する工程と、このワード線をマスクの一部と
して前記フィールド酸化膜を選択的に除去し前記半導体
基板を前記ワード線の間隔よりも大きく露出させた共通
ソース配線領域及び前記ゲート絶縁膜を選択的に除去し
前記半導体基板を露出させたソース領域を形成する工程
と、前記ソース領域に前記半導体基板と逆導電型の不純
物を拡散させる工程と、前記共通ソース配線領域に前記
半導体基板と逆導電型の不純物を前記ソース領域よりも
接合深さが深くなるよう拡散させる工程とを具備するこ
とを特徴とする半導体記憶装置の製造方法を提供する。
数本のフィールド酸化膜を形成する工程と、このフィー
ルド酸化膜の間にゲート絶縁膜を形成する工程と、前記
フィールド酸化膜と直交し前記フィールド酸化膜上と前
記ゲート絶縁膜上とに複数本間隔をあけて導電性のワー
ド線を形成する工程と、このワード線をマスクの一部と
して前記フィールド酸化膜を選択的に除去し前記半導体
基板を前記ワード線の間隔よりも大きく露出させた共通
ソース配線領域及び前記ゲート絶縁膜を選択的に除去し
前記半導体基板を露出させたソース領域を形成する工程
と、前記ソース領域に前記半導体基板と逆導電型の不純
物を拡散させる工程と、前記共通ソース配線領域に前記
半導体基板と逆導電型の不純物を前記ソース領域よりも
接合深さが深くなるよう拡散させる工程とを具備するこ
とを特徴とする半導体記憶装置の製造方法を提供する。
【００１６】
【作用】本発明では、ワード線をマスクの一部としてフ
ィールド酸化膜を選択的に除去して溝を形成し、その溝
の底部の幅、すなわち共通ソース配線領域の半導体基板
の露出部の幅がワード線の間隔よりも大きく（以下、逆
テーパー形状と略記する）形成するため、共通ソース配
線の低抵抗化が可能である。
ィールド酸化膜を選択的に除去して溝を形成し、その溝
の底部の幅、すなわち共通ソース配線領域の半導体基板
の露出部の幅がワード線の間隔よりも大きく（以下、逆
テーパー形状と略記する）形成するため、共通ソース配
線の低抵抗化が可能である。
【００１７】また、フィールド酸化膜に逆テーパー形状
の溝を掘り、溝底部の共通ソース拡散層配線領域の不純
物濃度をゲート酸化膜及びゲート電極として作用するワ
ード線からなるＭＯＳトランジスタのソース・ドレイン
領域の不純物濃度より大きくすることが可能なので、溝
底部の共通ソース配線領域の抵抗をさらに下げることが
できる。
の溝を掘り、溝底部の共通ソース拡散層配線領域の不純
物濃度をゲート酸化膜及びゲート電極として作用するワ
ード線からなるＭＯＳトランジスタのソース・ドレイン
領域の不純物濃度より大きくすることが可能なので、溝
底部の共通ソース配線領域の抵抗をさらに下げることが
できる。
【００１８】また、フィールド酸化膜に逆テーパー形状
の溝を堀り、溝底部の共通ソース拡散層配線領域の接合
深さを上記ＭＯＳトランジスタのソース・ドレイン領域
の接合深さより大きくすることが可能なので、溝底部の
共通ソース配線領域の抵抗をさらに下げることができ
る。
の溝を堀り、溝底部の共通ソース拡散層配線領域の接合
深さを上記ＭＯＳトランジスタのソース・ドレイン領域
の接合深さより大きくすることが可能なので、溝底部の
共通ソース配線領域の抵抗をさらに下げることができ
る。
【００１９】
【実施例】以下、本発明を用いてＥＰＲＯＭを形成する
実施例を［図１］〜［図８］を参照して説明する。
実施例を［図１］〜［図８］を参照して説明する。
【００２０】［図１］に示すように、Ｐ型シリコン基板
２０１の表面に選択酸化法により縞状のフィールド絶縁
膜２０３を形成する。［図２］は［図１］のＤ〜Ｄ´部
の断面図である。
２０１の表面に選択酸化法により縞状のフィールド絶縁
膜２０３を形成する。［図２］は［図１］のＤ〜Ｄ´部
の断面図である。
【００２１】続いて、素子領域に第一のゲート酸化膜２
０５を形成、さらに全面に第一のポリシリコン層２０７
を形成し、フィールド酸化膜２０３上のポリシリコン層
２０７を選択的に除去する。続いて、全面に第二のゲー
ト酸化膜２０９を形成し、さらにその上に第二のポリシ
リコン層２１１を形成する。このときの断面図を［図
３］に示す。
０５を形成、さらに全面に第一のポリシリコン層２０７
を形成し、フィールド酸化膜２０３上のポリシリコン層
２０７を選択的に除去する。続いて、全面に第二のゲー
ト酸化膜２０９を形成し、さらにその上に第二のポリシ
リコン層２１１を形成する。このときの断面図を［図
３］に示す。
【００２２】続いて、第二のポリシリコン層２１１上に
［図４］のようにストライプ状のフォトレジスト２１３
を形成する。続いて、このフォトレジストをマスクに第
二のポリシリコン層２１１、第二のゲート酸化膜２０
９、第一のポリシリコン層２０７、第一のゲート酸化膜
２０５をエッチング除去する。［図５］、［図６］はこ
の様子を示した［図４］のＥ〜Ｅ´、Ｆ〜Ｆ´領域に相
当する断面図である。続いて、フォトレジスト２１３を
除去する。
［図４］のようにストライプ状のフォトレジスト２１３
を形成する。続いて、このフォトレジストをマスクに第
二のポリシリコン層２１１、第二のゲート酸化膜２０
９、第一のポリシリコン層２０７、第一のゲート酸化膜
２０５をエッチング除去する。［図５］、［図６］はこ
の様子を示した［図４］のＥ〜Ｅ´、Ｆ〜Ｆ´領域に相
当する断面図である。続いて、フォトレジスト２１３を
除去する。
【００２３】続いて、［図７］に示すように、ポリシリ
コン層２１１で形成したワード線２１７間を一つおきに
フォトレジスト２１５でマスクする。続いて、フォトレ
ジスト２１５をマスクとして一つおきにワード線２１７
間のフィールド酸化膜２０３をエッチング除去する。こ
のとき、エッチング形状を逆テーパー形状とする。逆テ
ーパー形状のエッチング方法はリアクティブ・イオン・
ビーム・エッチング（以下、ＲＩＢＥと略記する）を用
い、直進性のあるイオンビームを斜めに照射する。続い
てフォトレジスト２１５を除去する。［図８］に［図
７］のＧ〜Ｇ’領域に相当する断面図を示す。
コン層２１１で形成したワード線２１７間を一つおきに
フォトレジスト２１５でマスクする。続いて、フォトレ
ジスト２１５をマスクとして一つおきにワード線２１７
間のフィールド酸化膜２０３をエッチング除去する。こ
のとき、エッチング形状を逆テーパー形状とする。逆テ
ーパー形状のエッチング方法はリアクティブ・イオン・
ビーム・エッチング（以下、ＲＩＢＥと略記する）を用
い、直進性のあるイオンビームを斜めに照射する。続い
てフォトレジスト２１５を除去する。［図８］に［図
７］のＧ〜Ｇ’領域に相当する断面図を示す。
【００２４】続いて、フォトレジスト２１９を［図９］
に示すように形成する。続いて、フォトレジスト２１９
をマスクとして逆テーパーをかけてフィールド酸化膜２
０３を除去した領域２１４にリンを加速電圧６０ｋｅ
Ｖ、ドーズ量５×１０15cm-2、回転数６０ｒｐｍ、チル
ト３０°の条件でイオン注入し、共通ソース配線領域２
２０に拡散層を形成する。
に示すように形成する。続いて、フォトレジスト２１９
をマスクとして逆テーパーをかけてフィールド酸化膜２
０３を除去した領域２１４にリンを加速電圧６０ｋｅ
Ｖ、ドーズ量５×１０15cm-2、回転数６０ｒｐｍ、チル
ト３０°の条件でイオン注入し、共通ソース配線領域２
２０に拡散層を形成する。
【００２５】レジストパターン２１９は必ずしも必要で
はないが、通常は形成した方がよい。理由は、ソース領
域全面に大きな注入角を付けてイオン注入するとセルト
ランジスタのゲートの下に不純物が入り、セルトランジ
スタのショートチャネル効果を悪化させる恐れがあるか
らである。
はないが、通常は形成した方がよい。理由は、ソース領
域全面に大きな注入角を付けてイオン注入するとセルト
ランジスタのゲートの下に不純物が入り、セルトランジ
スタのショートチャネル効果を悪化させる恐れがあるか
らである。
【００２６】続いて、フォトレジスト２１９を除去す
る。さらに、［図１０］に示すように、全面にＮ型の不
純物、例えばヒ素を４０ｋｅＶでイオン注入し、続いて
熱処理をして、ソース領域２２２、ドレイン領域２２１
に拡散層を形成する。［図１１］は［図１０］のＨ〜
Ｈ' 部の断面図である。ソース領域２２２と比較して共
通ソース配線領域２２０の接合深さが深くなっている。
その後は、通常のＭＯＳ集積回路の製造方法と同様に層
間絶縁膜を形成し、金属配線を行った後にトップパッシ
ベーション膜を形成する。
る。さらに、［図１０］に示すように、全面にＮ型の不
純物、例えばヒ素を４０ｋｅＶでイオン注入し、続いて
熱処理をして、ソース領域２２２、ドレイン領域２２１
に拡散層を形成する。［図１１］は［図１０］のＨ〜
Ｈ' 部の断面図である。ソース領域２２２と比較して共
通ソース配線領域２２０の接合深さが深くなっている。
その後は、通常のＭＯＳ集積回路の製造方法と同様に層
間絶縁膜を形成し、金属配線を行った後にトップパッシ
ベーション膜を形成する。
【００２７】以上のようにして形成したＥＰＲＯＭはフ
ィールド酸化膜を逆テーパーをかけてエッチングして溝
を形成し、溝の開口幅よりも広い共通ソース配線領域を
溝底部に形成している。溝底部の共通ソース配線領域に
拡散層を形成する際にチルト３０°のイオン注入を用い
ている理由は溝底部の全面に不純物を注入するためであ
る。これはもちろん、３０°に限る必要はない。さらに
ソース・ドレイン領域のＮ型不純物のヒ素に対して共通
ソース配線領域に拡散係数の大きなリンを用いている理
由は、続く熱処理を通じてリンを拡散させ、フィールド
酸化膜の下へ拡散層をもぐりこませるように形成するた
めである。したがって、共通ソース配線領域の幅が従来
のものより大きく、配線抵抗が小さい。また、配線領域
のイオン注入の加速電圧がソース・ドレイン領域より大
きいのは、共通ソース配線領域として用いる拡散層の接
合深さを深くし、配線抵抗を小さくするためである。こ
のようにして形成したＥＰＲＯＭは共通ソースの配線抵
抗が小さいので高速化が図れる。
ィールド酸化膜を逆テーパーをかけてエッチングして溝
を形成し、溝の開口幅よりも広い共通ソース配線領域を
溝底部に形成している。溝底部の共通ソース配線領域に
拡散層を形成する際にチルト３０°のイオン注入を用い
ている理由は溝底部の全面に不純物を注入するためであ
る。これはもちろん、３０°に限る必要はない。さらに
ソース・ドレイン領域のＮ型不純物のヒ素に対して共通
ソース配線領域に拡散係数の大きなリンを用いている理
由は、続く熱処理を通じてリンを拡散させ、フィールド
酸化膜の下へ拡散層をもぐりこませるように形成するた
めである。したがって、共通ソース配線領域の幅が従来
のものより大きく、配線抵抗が小さい。また、配線領域
のイオン注入の加速電圧がソース・ドレイン領域より大
きいのは、共通ソース配線領域として用いる拡散層の接
合深さを深くし、配線抵抗を小さくするためである。こ
のようにして形成したＥＰＲＯＭは共通ソースの配線抵
抗が小さいので高速化が図れる。
【００２８】以上、本発明を用いてＥＰＲＯＭを形成す
る実施例を説明したが、フィールド酸化膜をエッチング
した溝底部に拡散層配線を形成する半導体装置であれば
何でも良く、不揮発性メモリはもちろんのこと、揮発性
メモリなどでも良い。また、本発明はＰ型シリコン基板
にＮ型不純物をドープして拡散層を形成したが、逆にＮ
型シリコン基板にＰ型不純物をドープして拡散層を形成
しても良い。
る実施例を説明したが、フィールド酸化膜をエッチング
した溝底部に拡散層配線を形成する半導体装置であれば
何でも良く、不揮発性メモリはもちろんのこと、揮発性
メモリなどでも良い。また、本発明はＰ型シリコン基板
にＮ型不純物をドープして拡散層を形成したが、逆にＮ
型シリコン基板にＰ型不純物をドープして拡散層を形成
しても良い。
【００２９】また、本実施例では逆テーパーエッチング
をＲＩＢＥ法により行ったが、［図１２］に示すよう
に、イオン注入を用いた方法でも良い。すなわち、シリ
コン基板３０１上の酸化膜３０２の上に形成したポリシ
リコン配線３０３をマスクとして、リンなどのイオンを
ピーク濃度が酸化膜３０２のシリコン基板３０１の表面
に近い部分にくるようにイオン注入する。続いてＲＩＥ
などでエッチングをすると不純物濃度とエッチングレー
トの関係から［図１３］のように逆テーパー形状が実現
される。
をＲＩＢＥ法により行ったが、［図１２］に示すよう
に、イオン注入を用いた方法でも良い。すなわち、シリ
コン基板３０１上の酸化膜３０２の上に形成したポリシ
リコン配線３０３をマスクとして、リンなどのイオンを
ピーク濃度が酸化膜３０２のシリコン基板３０１の表面
に近い部分にくるようにイオン注入する。続いてＲＩＥ
などでエッチングをすると不純物濃度とエッチングレー
トの関係から［図１３］のように逆テーパー形状が実現
される。
【００３０】また、本実施例では領域２１４にイオン注
入する際、チルトを３０°にして回転イオン注入を行っ
たが、ウェーハを回転させずにイオン注入しても良い。
このとき、逆テーパー形状の溝の側壁により影になる部
分にもイオン注入するため、［図１４］に示すように２
回にわけて斜めにイオン注入を行う。ここで、４０４は
第一回目のイオン注入におけるイオンビーム、４０５は
第二回目のイオン注入におけるイオンビームである。
入する際、チルトを３０°にして回転イオン注入を行っ
たが、ウェーハを回転させずにイオン注入しても良い。
このとき、逆テーパー形状の溝の側壁により影になる部
分にもイオン注入するため、［図１４］に示すように２
回にわけて斜めにイオン注入を行う。ここで、４０４は
第一回目のイオン注入におけるイオンビーム、４０５は
第二回目のイオン注入におけるイオンビームである。
【００３１】上記のような、回転イオン注入や左右への
斜めイオン注入は、エッチング孔の高さ、逆テーパー角
から決まるアスペクト比に依存して１０°から４０°程
度の範囲の大傾斜角を設定することで比較的容易に所望
の拡散層を形成することが出来る。
斜めイオン注入は、エッチング孔の高さ、逆テーパー角
から決まるアスペクト比に依存して１０°から４０°程
度の範囲の大傾斜角を設定することで比較的容易に所望
の拡散層を形成することが出来る。
【００３２】しかし、例えば、０°から１０°程度の浅
い角度でリンやヒ素をイオン注入した場合にも熱処理な
どで十分に拡散させることにより所望の拡散層を形成す
ることが出来る。また、本実施例ではイオン注入により
不純物拡散層を形成したが、この方法に限る必要はな
く、固相拡散や気相拡散による方法を用いても良い。
い角度でリンやヒ素をイオン注入した場合にも熱処理な
どで十分に拡散させることにより所望の拡散層を形成す
ることが出来る。また、本実施例ではイオン注入により
不純物拡散層を形成したが、この方法に限る必要はな
く、固相拡散や気相拡散による方法を用いても良い。
【００３３】また、本実施例では共通ソース配線領域を
拡散層のみで形成していたが、共通ソース配線領域２１
４、ソース領域２２２、ドレイン領域２２１それぞれ、
あるいはその一部にタングステン１２２などの金属を選
択成長させても良い。その一例を［図２３］に示す。こ
の様にすると配線抵抗がさらに低下するのに加え、層間
絶縁膜の平坦性が良くなるというメリットがある。例え
ば、タングステンを選択成長させる場合は、Ｈ2 、Ｓｉ
Ｈ4 、ＷＦ6 を反応ガスとして用い、これらのガスの全
圧を０．１Ｔｏｒｒ、成長温度を３５０℃で行えば良
い。なお、共通ソース配線領域２１４、ソース領域２２
２、ドレイン領域２２１上に金属を形成する方法とし
て、タングステン１２２などの金属を選択成長させる例
を上にのべたが、選択成長に限らず、ＣＶＤ法やスパッ
タ法など形成方法はいろいろあり得る。さらに、共通ソ
ース配線領域２１４、ソース領域２２２、ドレイン領域
２２１上に最終工程において形成されているレイヤーと
しては、上記のような金属（＋そのシリサイド膜）以外
に、いわゆるサリサイド層や、ドーピングされたシリコ
ン層などがある。
拡散層のみで形成していたが、共通ソース配線領域２１
４、ソース領域２２２、ドレイン領域２２１それぞれ、
あるいはその一部にタングステン１２２などの金属を選
択成長させても良い。その一例を［図２３］に示す。こ
の様にすると配線抵抗がさらに低下するのに加え、層間
絶縁膜の平坦性が良くなるというメリットがある。例え
ば、タングステンを選択成長させる場合は、Ｈ2 、Ｓｉ
Ｈ4 、ＷＦ6 を反応ガスとして用い、これらのガスの全
圧を０．１Ｔｏｒｒ、成長温度を３５０℃で行えば良
い。なお、共通ソース配線領域２１４、ソース領域２２
２、ドレイン領域２２１上に金属を形成する方法とし
て、タングステン１２２などの金属を選択成長させる例
を上にのべたが、選択成長に限らず、ＣＶＤ法やスパッ
タ法など形成方法はいろいろあり得る。さらに、共通ソ
ース配線領域２１４、ソース領域２２２、ドレイン領域
２２１上に最終工程において形成されているレイヤーと
しては、上記のような金属（＋そのシリサイド膜）以外
に、いわゆるサリサイド層や、ドーピングされたシリコ
ン層などがある。
【００３４】
【発明の効果】上記したように、本発明を用いるとフィ
ールド酸化膜に形成した溝の底部に形成した共通ソース
配線領域の抵抗を減らすことができ、高速化が図れる。
ールド酸化膜に形成した溝の底部に形成した共通ソース
配線領域の抵抗を減らすことができ、高速化が図れる。
【図１】本発明の実施例を示す平面図
【図２】本発明の実施例を示す断面図
【図３】本発明の実施例を示す断面図
【図４】本発明の実施例を示す平面図
【図５】本発明の実施例を示す断面図
【図６】本発明の実施例を示す断面図
【図７】本発明の実施例を示す平面図
【図８】本発明の実施例を示す断面図
【図９】本発明の実施例を示す平面図
【図１０】本発明の実施例を示す平面図
【図１１】本発明の実施例を示す断面図
【図１２】本発明の実施例を示す断面図
【図１３】本発明の実施例を示す断面図
【図１４】本発明の実施例を示す断面図
【図１５】従来例を示す平面図
【図１６】従来例を示す断面図
【図１７】従来例を示す断面図
【図１８】従来例を示す平面図
【図１９】従来例を示す断面図
【図２０】従来例を示す断面図
【図２１】従来例を示す平面図
【図２２】従来例を示す平面図
【図２３】本発明の実施例を示す断面図
１０１、２０１、３０１、４０１ シリコン基板 １０３、２０３、３０２、４０２ フィールド酸化膜 １０５、１０９、２０５、２０９ ゲート酸化膜 １０７、１１１、２０７、２１１、３０３、４０４、４
０３ ポリシリコン層 １１３、１１５、２１３、２１５、２１９ フォトレ
ジスト １１７、２１７ ワード線 １１９、２２２ ソース領域 １２０、２２０ 共通ソース配線領域 １２１、２２１ ドレイン領域 ２１４ フィールド酸化膜除去領域 ４０４、４０５ イオンビーム １２２ タングステン
０３ ポリシリコン層 １１３、１１５、２１３、２１５、２１９ フォトレ
ジスト １１７、２１７ ワード線 １１９、２２２ ソース領域 １２０、２２０ 共通ソース配線領域 １２１、２２１ ドレイン領域 ２１４ フィールド酸化膜除去領域 ４０４、４０５ イオンビーム １２２ タングステン
Claims (5)
- 【請求項１】 半導体基板上に縞状に複数本間隔をあけ
て形成されたフィールド酸化膜と、このフィールド酸化
膜の間に形成されたゲート絶縁膜と、前記フィールド酸
化膜と直交し前記フィールド酸化膜上と前記ゲート絶縁
膜上とに複数本間隔をあけて配設された導電性のワード
線と、このワード線をマスクの一部として前記フィール
ド酸化膜と前記ゲート絶縁膜とを選択的に除去し前記半
導体基板を露出し不純物を拡散させることにより形成し
た共通ソース領域とを有する半導体記憶装置において、 前記共通ソース領域の前記フィールド酸化膜を除去し前
記半導体基板を露出させた露出部の幅が前記ワード線の
間隔よりも大きいことを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板上に縞状に複数本間隔をあけ
て形成されたフィールド酸化膜と、このフィールド酸化
膜の間に形成されたゲート絶縁膜と、前記フィールド酸
化膜と直交し前記フィールド酸化膜上と前記ゲート絶縁
膜上とに複数本間隔をあけて配設された導電性のワード
線と、このワード線をマスクの一部として前記フィール
ド酸化膜を選択的に除去した共通ソース配線領域と前記
ゲート絶縁膜を選択的に除去したソース領域とにおいて
前記半導体基板を露出し前記共通ソース配線領域と前記
ソース領域とに不純物を拡散させることにより形成した
共通ソース領域とを有する半導体記憶装置において、 前記共通ソース領域の前記フィールド酸化膜を除去し前
記半導体基板を露出させた露出部の幅が前記ワード線の
間隔よりも大きく、前記共通ソース配線領域の不純物濃
度が前記ソース領域の不純物濃度よりも大きいことを特
徴とする半導体記憶装置。 - 【請求項３】 半導体基板上に縞状に複数本間隔をあけ
て形成されたフィールド酸化膜と、このフィールド酸化
膜の間に形成されたゲート絶縁膜と、前記フィールド酸
化膜と直交し前記フィールド酸化膜上と前記ゲート絶縁
膜上とに複数本間隔をあけて配設された導電性のワード
線と、このワード線をマスクの一部として前記フィール
ド酸化膜を選択的に除去した共通ソース配線領域と前記
ゲート絶縁膜を選択的に除去したソース領域とにおいて
前記半導体基板を露出し前記共通ソース配線領域と前記
ソース領域とに不純物を拡散させることにより形成した
共通ソース領域とを有する半導体記憶装置において、 前記共通ソース領域の前記フィールド酸化膜を除去し前
記半導体基板を露出させた露出部の幅が前記ワード線の
間隔よりも大きく、前記共通ソース配線領域の拡散層の
接合深さが前記ソース領域の拡散層の接合深さより深い
ことを特徴とする半導体記憶装置。 - 【請求項４】 半導体基板上に縞状に間隔をあけ複数本
のフィールド酸化膜を形成する工程と、 このフィールド酸化膜の間にゲート絶縁膜を形成する工
程と、 前記フィールド酸化膜と直交し前記フィールド酸化膜上
と前記ゲート絶縁膜上とに複数本間隔をあけて導電性の
ワード線を形成する工程と、 このワード線をマスクの一部として前記フィールド酸化
膜を選択的に除去し前記半導体基板を前記ワード線の間
隔よりも大きく露出させた共通ソース配線領域及び前記
ゲート絶縁膜を選択的に除去し前記半導体基板を露出さ
せたソース領域を形成する工程と、 前記ソース領域に前記半導体基板と逆導電型の不純物を
拡散させる工程と、 前記共通ソース配線領域に前記半導体基板と逆導電型の
不純物を前記ソース領域よりも高濃度に拡散させる工程
とを具備することを特徴とする半導体記憶装置の製造方
法。 - 【請求項５】 半導体基板上に縞状に間隔をあけ複数本
のフィールド酸化膜を形成する工程と、 このフィールド酸化膜の間にゲート絶縁膜を形成する工
程と、 前記フィールド酸化膜と直交し前記フィールド酸化膜上
と前記ゲート絶縁膜上とに複数本間隔をあけて導電性の
ワード線を形成する工程と、 このワード線をマスクの一部として前記フィールド酸化
膜を選択的に除去し前記半導体基板を前記ワード線の間
隔よりも大きく露出させた共通ソース配線領域及び前記
ゲート絶縁膜を選択的に除去し前記半導体基板を露出さ
せたソース領域を形成する工程と、 前記ソース領域に前記半導体基板と逆導電型の不純物を
拡散させる工程と、 前記共通ソース配線領域に前記半導体基板と逆導電型の
不純物を前記ソース領域よりも接合深さが深くなるよう
拡散させる工程とを具備することを特徴とする半導体記
憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132973A JP2774734B2 (ja) | 1992-05-26 | 1992-05-26 | 半導体記憶装置およびその製造方法 |
| US08/065,898 US5394001A (en) | 1992-05-26 | 1993-05-25 | Nonvolatile semiconductor memory device having reduced resistance value for the common source wiring region |
| US08/351,159 US5547884A (en) | 1992-05-26 | 1994-11-30 | Method of manufacturing a semiconductor memory device having a common source region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132973A JP2774734B2 (ja) | 1992-05-26 | 1992-05-26 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326979A JPH05326979A (ja) | 1993-12-10 |
| JP2774734B2 true JP2774734B2 (ja) | 1998-07-09 |
Family
ID=15093826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132973A Expired - Fee Related JP2774734B2 (ja) | 1992-05-26 | 1992-05-26 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5394001A (ja) |
| JP (1) | JP2774734B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874341A (en) * | 1996-10-30 | 1999-02-23 | Advanced Micro Devices, Inc. | Method of forming trench transistor with source contact in trench |
| JP3065164B2 (ja) * | 1992-03-18 | 2000-07-12 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5553018A (en) * | 1995-06-07 | 1996-09-03 | Advanced Micro Devices, Inc. | Nonvolatile memory cell formed using self aligned source implant |
| JP3431367B2 (ja) * | 1995-10-03 | 2003-07-28 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| KR100224701B1 (ko) * | 1996-07-16 | 1999-10-15 | 윤종용 | 불휘발성 메모리장치 및 그 제조방법 |
| US5923980A (en) * | 1996-10-30 | 1999-07-13 | Advanced Micro Devices, Inc. | Trench transistor with localized source/drain regions implanted through voids in trench |
| US5801075A (en) * | 1996-10-30 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of forming trench transistor with metal spacers |
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US5796143A (en) * | 1996-10-30 | 1998-08-18 | Advanced Micro Devices, Inc. | Trench transistor in combination with trench array |
| US5888880A (en) * | 1996-10-30 | 1999-03-30 | Advanced Micro Devices, Inc. | Trench transistor with localized source/drain regions implanted through selectively grown oxide layer |
| US6100146A (en) * | 1996-10-30 | 2000-08-08 | Advanced Micro Devices, Inc. | Method of forming trench transistor with insulative spacers |
| US6258669B1 (en) * | 1997-12-18 | 2001-07-10 | Advanced Micro Devices, Inc. | Methods and arrangements for improved formation of control and floating gates in non-volatile memory semiconductor devices |
| JP2000022114A (ja) * | 1998-07-02 | 2000-01-21 | Rohm Co Ltd | 半導体記憶装置およびその製造方法 |
| TW400609B (en) * | 1998-08-04 | 2000-08-01 | United Microelectronics Corp | The structure of flash memory and its manufacturing method |
| JP3669221B2 (ja) * | 1998-12-11 | 2005-07-06 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR100419963B1 (ko) * | 2002-01-24 | 2004-02-26 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 공통 소오스 영역 제조방법 |
| JP2004128239A (ja) * | 2002-10-03 | 2004-04-22 | Renesas Technology Corp | スタティック型半導体記憶装置 |
| KR100529605B1 (ko) * | 2003-10-01 | 2005-11-17 | 동부아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR20110085502A (ko) | 2010-01-20 | 2011-07-27 | 삼성전자주식회사 | 노어형 플래시 메모리 소자의 제조 방법 |
| DE102018122496B4 (de) | 2017-09-29 | 2024-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Verfahren zum bilden von merkmalen einer halbleiterstruktur mit reduziertem ende-zu-ende-abstand |
| US10950703B2 (en) * | 2017-11-07 | 2021-03-16 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure for memory device and method for forming the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836508B2 (ja) * | 1980-12-25 | 1983-08-09 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
| US5087584A (en) * | 1990-04-30 | 1992-02-11 | Intel Corporation | Process for fabricating a contactless floating gate memory array utilizing wordline trench vias |
| US5103274A (en) * | 1990-11-29 | 1992-04-07 | Intel Corporation | Self-aligned source process and apparatus |
| US5346842A (en) * | 1992-02-04 | 1994-09-13 | National Semiconductor Corporation | Method of making alternate metal/source virtual ground flash EPROM cell array |
| US5318921A (en) * | 1993-05-03 | 1994-06-07 | United Microelectronics Corporation | Method for making a high density ROM or EPROM integrated circuit |
-
1992
- 1992-05-26 JP JP4132973A patent/JP2774734B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-25 US US08/065,898 patent/US5394001A/en not_active Expired - Lifetime
-
1994
- 1994-11-30 US US08/351,159 patent/US5547884A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326979A (ja) | 1993-12-10 |
| US5547884A (en) | 1996-08-20 |
| US5394001A (en) | 1995-02-28 |
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