KR0172985B1 - 반도체 장치와 그 제조방법 - Google Patents

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Abstract

본 발명은 에미터 전극 등의 배선저항이 저감된 반도체 장치 및 그 제조방법을 제공한다.
p-반도체 기판(1)의 표면상에는 n+메몰층(3)이 형성되어 있다.
n+메몰층(3)의 표면상에는 n-에피택셜 성장층(5)과 n+확산층(13)이 형성되어 있다.
n-에피택셜 성장층(5)의 표면상에는 p-베이스 영역(7)과 p+외부 베이스 영역(11)이 인접하도록 형성되어 있다.
p-베이스 영역(7)의 표면상에는 n+에미터 영역(9)이 형성되어 있다.
이 n+에미터 영역(9)에 접촉하도록 에미터 전극(15)이 형성되어 있다.
이 에미터 전극(15)은 인이 1×2020cm-3~6×1020cm-3의 농도로 도입된 다결정 실리콘으로 되어 있다.

Description

반도체 장치와 그 제조방법
제1도는 본 발명의 제1실시예에 있어서 반도체 장치의 구성을 개략적으로 나타낸 단면도.
제2도 내지 제16도는 본 발명의 제1실시예에서 반도체 장치의 제조방법을 공정순서에 따라 나타낸 개략 단면도.
제17도는 본 발명의 제1실시예에 있어서 에미터 전극과 배선층이 폴리사이드(polycide) 구조를 갖는 경우의 구성을 나타낸 개략 단면도.
제18도는 SRAM 기억 셀(cell) 어레이(array) 내의 일부분의 구성을 나타낸 등가 회로도.
제19도는 SRAM 기억 셀의 구성을 나타낸 도면.
제20도는 에미터 전극과 배선층이 각각 인이 도입된 두께 2000Å의 다결정 실리콘막 층으로 이루어진 경우 인의 도핑 농도와 면저항과의 관계를 나타낸 도면.
제21도는 컬렉터-에미터간의 내압(breakdown voltage)의 저하를 설명하기 위한 제1도의 바이폴라 트랜지스터 영역을 확대하여 나타낸 개략 단면도.
제22도는 에미터 전극과 배선층이 각각 인이 도입된 다결정 실리콘 층으로 형성된 경우, 인의 농도와 컬렉터와 에미터 사이의 내압 BVCEO와의 관계를 나타낸 도면.
제23도는 에미터 전극과 배선층이 각각 폴리사이드 구조를 갖는 경우에 인의 농도와 면저항의 관계를 나타낸 도면.
제24도는 에미터 전극과 배선층이 폴리사이드 구조를 갖는 경우에 인의 농도와 집적 접촉(contract) 저항의 관계를 나타낸 도면.
제25도는 에미터 전극과 배선층이 폴리사이드 구조를 갖는 경우에 인의 농도와 컬렉터-에미터 내압의 관계를 나타낸 도면.
제26도는 본 발명의 제2실시예에 있어서 반도체 장치의 구성을 나타낸 개략 단면도.
제27도 내지 제34도는 본 발명의 제2실시예에 있어서 반도체 장치의 제조 방법을 공정순서에 따라 나타낸 개략 단면도.
제35도는 본 발명의 제2실시예에 있어서 에미터 전극과 배선층이 폴리사이드 구조를 갖는 경우의 구성을 나타낸 개략 단면도.
제36도와 제37도는 본 발명의 제1실시예에 있어서 n+에미터 영역이 형성되는 상태를 공정순서에 다라 나타낸 개략 단면도.
제38도와 제39도는 본 발명의 제2실시예에 있어서 n+에미터 영역이 형성되는 상태를 공정순서에 따라 나타낸 개략 단면도.
제40도 내지 제42도는 본 발명의 제2실시예에 있어서 개구가 자기정렬(self-align)로 형성되는 상태를 공정순서에 따라 나타낸 개략 단면도.
제43도는 본 발명의 제3실시예에 있어서 반도체 장치의 구성을 개략적으로 나타낸 단면도.
제44도 내지 제58도는 본 발명의 제3실시예에서 반도체 장치의 제조방법을 공정순서에 따라 나타낸 개략 단면도.
제59도는 본 발명의 제3실시예에 있어서 에미터 전극과 배선층이 폴리사이드 구조를 갖는 경우의 구성을 개략적으로 나타낸 단면도.
제60도는 측벽 산화막을 설치하지 않고 포토리소그래피(photolithography) 기술에 의해 베이스 전극 상의 절연막에 에미터 개구를 형성하는 방법을 나타낸 개략적 단면도.
제61도는 본 발명의 제3실시예에 있어서 측벽 산화막이 형성되는 상태를 나타낸 개략 단면도.
제62도는 종래의 반도체 장치의 구성을 개략적으로 나타낸 단면도.
제63도 내지 제82도는 종래의 반도체 장치의 제조 방법을 공정순서에 따라 나타낸 개략 단면도.
제83도는 비주입(non-implanted) 영역이 생기는 것을 설명하기 위하여, 제79의 S1영역을 확대하여 나타낸 부분 단면도.
제84도는 비확산 영역이 생기는 것을 설명하기 위하여, 제79도의 S1영역을 확대하여 나타낸 부분 단면도.
제85도는 인이 도입된 다결정 실리콘 박막에 의해 형성된 각 부분의 저항을 모식적으로 나타낸 도면.
제86도는 RTA에 의해 발생되는 문제점을 설명하기 위한 개략 단면도.
제87도는 비소와 인을 각각 다결정 실리콘에 2×1019cm-3의 농도로 도핑한 경우에 어닐닝(annealing) 온도와 캐리어(carrier) 농도와의 관계를 나타낸 도면.
제88도는 비소와 인을 각각 다결정 실리콘에 도핑한 경우에 불순물 농도와 비저항의 관계를 나타낸 도면.
제89도는 베이스 영역의 베이스 폭이 감소하는 것을 설명하기 위한 부분 단면도.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 바이폴라(bipolar) 트랜지스터를 포함하는 반도체 장치와 그 제조방법에 관한 것이다.
최근에 컴퓨터와 같은 산업용 기기의 성능은 현저하게 향상되고 있다.
바이폴라 트랜지스터와 CMOS 트랜지스터를 동일한 반도체 기판에 형성한 Bi-CMOS (Bipolar Complementary Metal Oxide Semiconductor) 구조가 고성능의 관점에서 주목받고 있다.
Bi-CMOS 구조는 바이폴라 트랜지스터의 고속성과 CMOS 트랜지스터의 고집적 및 저소비 전력의 특성을 동시에 갖는 것이 가능하다.
이하, 종래의 반도체 장치로서, 바이폴라 트랜지스터를 탑제하는 Bi-CMOS 구조에 관하여 설명한다.
제62도는 종래의 반도체 장치의 구성을 개략적으로 나타낸 단면도이다.
제62도를 참조하면, Bi-CMOS 구조는 동일 반도체 기판상에 바이폴라 트랜지스터 영역(510)과 nMOS 트랜지스터 영역(520)과, pMOS 트랜지스터 영역(540)을 포함한다.
바이폴라 트랜지스터 영역(510)에 있어서 불순물이 도입된 실리콘에 의해 형성된 p-반도체 기판(501)의 표면상에 n+메몰층(503)이 형성되어 있다.
이 n+메몰층(503)의 표면상에는 n-에피택셜(epitaxial) 성장층(505)과 컬렉터 인출용 n+확산층(513)이 형성되어 있다.
n-에피택셜 성장층(505)의 표면에는 p-베이스 영역(507)과 p+외부 베이스영역(511)이 서로 인접하도록 형성되어 있다.
이 p-베이스 영역(507) 내의 표면에는 n+에미터 영역(509)이 형성되어 있다. 바이폴라 트랜지스터(510)의 표면을 덮도록 제1층간 절연막(563)이 형성되어 있다.
이 제1층간 절연막(563)에는 n+에미터 영역(509)에 달하는 콘택홀(contact hole)(563a)이 형성되어 있다.
이 콘택홀(563a)을 통하여 n+에미터 영역(509)과 접하도록 제1층간 절연막(563)의 표면상에는 에미터 전극(515)이 형성되어 있다.
이 에미터 전극(515)은 비소(As)가 도입된 다결정 실리콘으로 되어 있다.
에미터 전극(515)을 덮도록 제1층간 절연막(563)의 표면상에는 제2층간 절연막(565)이 형성되어 있다.
제2층간 절연막(565)에는 에미터 전극(515)에 이르는 콘택홀(565a)이 형성되어 있다.
이 콘택홀(565a)을 통하여 에미터 전극(515)이 접촉하도록 도전층(conductive layer) (571a)가 형성되어 있다.
또, 제1과 제2층간 절연막(563,565)에는 p+외부 베이스 영역(511)과 n+확산층(513)에 도달하는 콘택홀(565b,565c)이 각각 형성되어 있다.
이 콘택홀(565b,565c)을 통하여 p+외부 베이스 영역(511)과 n+확산층(513)의 각각에 접촉하도록 도전층(571b,571c)이 형성되어 있다.
다음, nMOS 트랜지스터 영역(520)에서, p-반도체 기판(501)의 표면에는 p-웰(well) 영역(523)이 형성되어 있다.
이 p-웰 영역(523)의 표면상에는 복수개의 nMOS 트랜지스터(503)가 형성되어 있다.
nMOS 트랜지스터(530)는 한 쌍의 n형 소스(source)/드레인(drain) 영역(525)과 게이트(gate) 산화막(527)과, 게이트 전극(529)을 포함하고 있다.
한 쌍의 n형 소스/드레인 영역(525)은 p-웰 영역(523)의 표면에 소정의 거리를 두고 형성되어 있다.
이 n형 소스/드레인 영역(525)은 비교적 저농도의 n-불순물 영역(525a)과 비교적 고농도인 n+불순물 영역(525b)으로 형성된 LDD(Lightly Doped Drain) 구조를 가지고 있다.
이 한 쌍의 n형 소스/드레인 영역(525)에 끼워진 영역 상에는 게이트 산화막(527)을 개재하여 게이트 전극(529)이 형성되어 있다.
이 nMOS 트랜지스터(530)를 덮도록 제1층간 절연막(563)이 형성되어 있다.
제1층간 절연막(563)에는 한 쌍의 소스/드레인 영역(525) 중 어느 한편에 도달하는 개구(563b)가 형성되어 있다.
이 개구(563b)를 통하여 n형 소스/드레인 영역(525)과 접촉하도록 제1층간 절연막(563) 상에 배선층(535)이 형성되어 있다.
이 배선층(535)은 비소가 도입된 다결정 실리콘으로 형성되어 있다.
이 배선층(535)의 표면을 덮도록 제2층간 절연막(565)이 형성되어 있다.
이 제2층간 절연막(565)에는 배선층(535)에 도달하는 콘택홀(565d)이 형성되어 있다.
이 콘택홀(565d)을 통하여 배선층(535)과 접촉하도록 도전층(571d)이 형성되어 있다.
또, 제1과 제2층간 절연막(563,565)에는 n형 소스/드레인 영역(525)에 도달하는 콘택홀(565e)이 형성되어 있다.
이 콘택홀(565e)을 통하여 n형 소스/드레인 영역(525)과 접촉하도록 도전층(571e)이 형성되어 있다.
pMOS 트랜지스터 영역(540)에 있어서 n+메몰층(541)은 p-반도체 기판(501)의 표면에 형성되어 있다.
n-웰 영역(543)은 n+메몰층(541)의 표면상에 형성되어 있다.
이 n-웰 영역(543)의 표면상에는 pMOS 트랜지스터(550)가 형성되어 있다.
pMOS 트랜지스터(550)는 한 쌍의 p+소스/드레인 영역(545)과 게이트 산화막(547)과, 게이트 전극(549)을 가지고 있다.
한 쌍의 p+소스/드레인 영역(545)은 n-웰 영역(543)의 표면에 소정의 거리를 두고 형성되어 있다.
이 한 쌍의 p+소스/드레인 영역(545)에 끼워진 영역 상에는 게이트 산화막(547)을 개재하여 게이트 전극(549)이 형성되어 있다.
이 pMOS 트랜지스터(550)를 덮도록 제1과 제2층간 절연막(563,565)이 형성되어 있다.
이 제1과 제2층간 절연막(563,565)에는 한 쌍의 p+소스/드레인 영역(545)에 도달하는 콘택홀(565f)이 형성되어 있다.
이 콘택홀(565f)을 통하여 각각 p+소스/드레인 영역(545)에 접촉하도록 도전층(571f)이 각각 형성되어 있다.
또한, 각 영역(510,520,540) 등을 전기적으로 분리하기 위한 소자분리 산화막(561)이 설치되어 있다.
다음, 종래의 반도체 장치의 제조 방법에 대하여 설명한다.
제63도 내지 제82도는 종래의 반도체 장치의 제조 방법은 공정순서에 따라 나타낸 개략 단면도이다.
먼저 제63도를 참조하면, p-반도체 기판(501)의 전표면에, 예를 들면 열산화법에 의해 실리콘 산화막(581)이 형성된다.
그 후, 이 실리콘 산화막(581)이 원하는 형상으로 패터닝된다.
이 패터닝된 실리콘 산화막(581)을 마스크(mask)로 사용하여, 예를 들면 안티몬(Sb)과 같은 불순물이 p-반도체 기판(501)에 주입된다.
이어서, 약 1100℃에서 열처리를 약 2시간 정도 행하는 것에 의해, p-반도체 기판(501)의 표면에 n+층(503a,541a)이 형성된다.
제64도를 참조하면, p-반도체 기판(501)의 전표면에 n-애피택셜 성장층(505)이 형성된다.
이것에 의해, n+메몰층(541,503)이 p+반도체 기판(501)과 n-에피택셜 성장층(505)과의 사이에 메몰된 구조가 만들어진다.
제65도를 참조하면, 예컨대 인(P)과 같은 n형 불순물이 n+메몰층(541)의 상방의 n-에피택셜 성장층(543) 중에 도입된 후, 확산된다.
이것에 의해, n+메몰층(541) 위에 n-웰 영역(543)이 형성된다.
보론(B) 등의 P형 불순물이 n-에피택셜 성장층(505) 중의 소정 영역에 도입된 후 확산되어진다.
이것에 의해 p-웰 영역(523)이 형성된다.
제66도를 참조하면, 예를 들어 LOCOS(Local Oxidation of Silicon) 방법에 의해 소자분리 산화막(561)이 소정 영역에 형성된다.
제67도를 참조하면, 전표면에 실리콘 산화막(SiO2)(583)과 실리콘 질화막(Si3N4)(585)이 소정 영역에 개구를 갖도록 각각 300Å과 1000Å의 두께로 차례로 적층되어 형성된다.
이어서, 실리콘 산화막(583)과 실리콘 질화막(585)을 마스크로 사용하여, 예를 들면 POCl3을 포함하는 분위기에 노출시킨다.
이에 의해, n-에피택셜 성장층(505) 중으로 인이 확산하여 컬렉터 인출용의 n+확산층(513)이 형성된다.
이어서, 실리콘 질화막(585)과 실리콘 산화막(583)이 차례로 제거된다.
제68도를 참조하면, 열산화에 의해 전표면에 열산화막(527a)이 형성된다.
그리고, LPCVD(Low Pressure Chemical Vapor Deposition) 법으로 다결정 실리콘막(529a)과 실리콘 산화막(531a)을 각각 2000Å의 두께로 차례로 적층하여 형성된다.
포토리소그래피의 식각 공정에 실리콘 산화막(513a)과 다결정 실리콘막(529a)이 원하는 형상으로 패터닝된다.
제69도를 참조하면, 이 패터닝에 의해 원하는 형상을 가지는 게이트 전극(529,549)이 형성된다.
제70도를 참조하면, 전표면에 포토레지스트(photoresist)(591a)가 도포된 후, 노광 및 현상된다.
이에 따라 nMOS 트랜지스터 영역을 노출하는 레지스트(resist) 패턴(591a)이 형성된다.
이 레지스트 패턴(591a)과 게이트 전극(529)을 마스크로 사용하여, n형 불순물이 주입된다. 이에 따라 비교적 저농도의 n-불순물 영역(515a)이 p-웰 영역(523)의 표면에 형성된다. 이어서 레지스터 패턴(591a)이 제거된다.
제71도를 참조하면, 전표면을 덮도록 실리콘 산화막(533a)이 형성된다.
이어서 실리콘 산화막(533a)에 이방성 식각이 행하여진다.
제72도를 참조하면, 이 이방성 식각에 의해 게이트 전극(529,549)의 측벽을 덮는 측벽 산화막(533,533)이 형성된다.
또한, 이 이방성 식각에 의해 하층의 얇은 실리콘 산화막(527a)도 식각 제거되고, 그에 따라 게이트 산화막(527,547)이 형성된다.
제73도를 참조하면, 전표면에 포토레지스터(591b)가 도포되고, 노광 및 현상된다.
그에 따라 nMOS 트랜지스터 영역을 노출하는 레지스트 패턴(591b)이 형성된다.
이 레지스트 패턴(591b)과 게이트 전극(529), 측벽 산화막(533)을 마스크로 사용하여, n형 불순물이 주입된다.
이 주입에 의해 p-웰 영역의 표면에 비교적 고농도의 n+불순물 영역(525b)이 형성된다.
이 n-불순물 영역(525a)과 n+불순물 영역(525b)에 의해 LDD 구조를 가지는 n형 소스/드레인 영역(525)이 형성된다.
이에 의해 nMOS 트랜지스터(530)가 형성되고, 이어서 레지스트 패턴(591b)은 제거된다.
제74도를 참조하면, 전표면에 포토레지스터(591c)가 도포되고, 노광 및 현상된다.
이에 의해, pMOS 트랜지스터 영역과 바이폴라 트랜지스터의 소정 영역을 노출하는 레지스트 패턴(591c)이 형성된다.
이 레지스트 패턴(591c)을 마스크로 사용하여, p형 불순물을 n-웰 영역(543)과 n-에피택셜 성장층(505)에 주입한다.
이 주입에 의해 pMOS 트랜지스터 영역에서는 p+소스/드레인 영역(545)이 형성되고, 바이폴라 트랜지스터 영역에는 p+외부 베이스 영역(511)이 형성된다.
이에 따라 pMOS 트랜지스터(550)가 형성된다. 이어서 레지스트 패턴(591c)이 제거된다.
제75도를 참조하면, 전표면에 포토레지스트(591d)가 도포되고, 노광 및 현상된다.
이에 의해 바이폴라 트랜지스터의 소정 영역을 노출시키는 레지스터 패턴(591d)이 형성된다.
이 레지스트 패턴(591d)을 마스크로 사용하여, p형 불순물을 n-에피택셜 성장층(505)에 주입된다.
이 주입에 의해, p+외부 베이스 영역(511)에 인접한 p-베이스 영역(507)이 형성된다.
이어서, 레지스트 패턴(591d)이 제거된다.
제76도를 참조하면, 전표면에 예를 들어 실리콘 산화막 등으로 된 제1층간 절연막(563)이 형성된다.
이 제1층간 절연막(563)의 표면은 하층의 단차를 반영한 요철이 형성된다.
제77도를 참조하면, 전표면에 포토레지스트(591e)가 도포되고, 노광 및 현상된다. 이에 의해 원하는 현상을 가지는 레지스트 패턴(591e)이 형성된다.
이 레지스트 패턴(591e)을 마스크로 사용하여, 제1층간 절연막(563)에 예컨대, RIE (Reactive Ion Etching)가 행하여진다.
이에 따라 제1층간 절연막(563)에는 p-베이스 영역(507)의 일부 표면을 노출하는 에미터 개구(563a)가 형성되고, 또 n형 소스/드레인 영역(525)을 노출하는 개구(563b)가 형성된다.
이어서 레지스트 패턴(591e)이 제거된다.
제78도를 참조하면, 전표면에 LPCVD 법에 의해 제1층간 절연막(563) 상에 다결정 실리콘막(515a)이 형성된다.
제79도를 참조하면, 다결정 실리콘막(515a)의 전표면에 비소가 주입된다.
이어서 RTA(Rapid Thermal Annealing)에 의한 약 1050℃의 온도에서 30초간 정도의 고온 열처리가 행하여진다.
이에 의해 비소가 불순물이 도입된 다결정 실리콘막(515b) 내로 균일하게 확산되고, 또한 n-에피택셜 성장층(505) 내로도 확산되어, n+에미터 영역(509)이 형성된다.
제80도를 참조하면, 불순물이 도입된 다결정 실리콘막(515b)이 포토리소그래피와 식각 공정에 의해서 원하는 형상으로 패터닝된다.
이에 의해, 에미터 개구(563a)를 통하여 n+에미터 영역(509)에 접속되는 에미터 전극(515)이 형성되고, 개구(563b)를 통하여 n형 소스/드레인 영역(525)에 접속되는 배선층(535)이 형성된다.
제81도를 참조하면, 이 에미터 전극(515)과 배선층(535)과를 피복하도록 제1층간 절연막(563)의 전표면에 제2층간절연막(565)이 형성된다.
이 제2층간 절연막(565)의 전표면에 포토레지스트(591f)가 도포되고, 노광 및 현상된다.
이에 의해 형성된 원하는 형상을 가지는 레지스트 패턴(591f)을 마스크로 사용하여 이방성 식각이 행하여진다.
이러한 식각에 의해서 콘택홀(565a,565b,565c,565d,565e,565f)이 형성된다.
이어서 레지스트 패턴(591f)이 제거된다.
제82도를 참조하면, 각 콘택홀(565a,565b,565c,565d,565e,565f)을 통하여 각각 저면에서 노출하는 도전 영역 등에 접촉하도록 도전층(571a,571b,571c,571d,571e,571f)이 형성된다.
상기한 종래의 반도체 장치의 제조 방법에서는, 제79도에 나타낸 RTA 공정에 의한 열처리를 가할 필요가 있다.
이 RTA는 램프 가열에 의하여 웨이퍼(wafer)를 고온에서 열처리한다.
RTA에 의한 열처리가 필요한 이유는 다음에 설명한다.
종래의 반도체 장치의 제조 방법에서, 제62도에 나타낸 에미터 전극(515)과 배선층(535)은 불순물이 이온(ion)이 주입된 다결정 실리콘막을 패터닝하여 형성한다.
체적으로는, 제78도와 제79도에서 나타낸 공정에서 다결정 실리콘막(515a)에 불순물이 이온 주입된다.
불순물은 기판의 위로부터 기판에 수직하게 입사된다.
따라서 제79도의 S1과 S2영역 내의 불순물이 도입된 다결정 실리콘막(515b)에서 개구(536b)와 에미터 개구(563a)의 측면을 따라 불순물이 주입되지 않은 비주입 영역이 형성된다.
제83도는 비주입 영역이 생기는 것을 설명하기 위한 제79도의 S1영역을 확대하여 나타낸 단면도이다.
제83도를 참조하면, 개구(563b)의 측벽은 p-웰 영역(523)의 표면으로부터 높이 H2를 가지고 있다.
이 높이 H2는 불순물이 도입된 다결정 실리콘막(515a)의 두께 Tp에 비하여 훨씬 더 크다.
이 때문에 이 측벽부에 따른 부분에 불순물을 이온 주입하는 것은 매우 어렵다.
특히, MOS 트랜지스터 영역은 기판상에 게이트 부분을 형성할 필요가 있다.
이 때문에 게이트 부분(즉 게이트 산화막527과 게이트 전극529, 절연막531)의 높이 H1만큼, 제1층간 절연막(563)의 측벽 높이 H2는 높게 된다.
이에 반하여 게이트 전극이 불필요한 바이폴라 트랜지스터 영역에서는 게이트 전극이 불필요하다.
따라서 이 영역에 형성되는 에미터 개구의 측벽부의 높이(제79도의 영역 S2)에 비하여도 MOS 트랜지스터 영역에서 형성된 개구(563b)의 측벽부의 높이 H2는 높게 된다.
이와 같이 특히 측벽부의 높이가 높은 개구(563b)에서는 다결정 실리콘막(515a)의 측벽부에 따르는 부분에서는 불순물은 전혀 주입되지 않는다.
측벽에 비주입된 영역을 가지는 경우, RTA와 같은 고온 열처리를 하지 않으면, 제84도에 나타낸 바와 같이 불순물이 도입된 다결정 실리콘막(563)의 측벽부에 소위 비확산 영역(515a), 즉 불순물이 확산되지 못하는 영역이 생기고 만다.
일반적으로 배선층(515b)의 배선저항은 제85도에 나타낸 바와 같이 된다.
즉, 이 배선저항은 개구(563b)의 내부를 제외한 부분의 저항(평탄부의 저항으로 한다)과 개구(563b)의 측벽부의 저항, 개구(563b)와 소스/드레인 영역(525) 사이의 접촉부(경계면)의 저항을 합하여 배선 저항으로 나타낸다.
이 때문에, 비확산 영역(515a)이 생기는 경우, 측벽부의 저항이 높게 되고, 배선층(515b)의 배선 저항이 국부적으로 높게 된다.
이 배선 저항의 증가를 막기 위해서도 비확산 영역이 발생하지 않도록 불순물을 균일하게 확산시켜야 한다.
따라서 제84도에 나타낸 바와 같이, 이 개구(563b)의 측벽부에까지 불순물을 균일하게 확산시키기 위하여 RTA에 의한 고온 열처리가 요구된다.
종래의 반도체 장치 제조 방법에 있어서는 상술한 바와 같은 RTA에 의한 열처리가 필요하다.
RTA에 의한 열처리를 가하기 때문에, 종래의 반도체 장치 및 그 제조 방법으로는 (1) 집적도의 향상을 도모할 수 없다는 것과, (2) 에미터 전극 등의 배선 저항의 감소를 도모할 수 없는 문제점을 가지고 있었다.
이하, 그 문제점을 상세히 설명한다.
(1) 집적도의 향상에 대하여
종래의 반도체 장치에서 스케일링(scaling) 법칙에 따라 집적도와 성능의 향상을 도모하기 위해서는 열처리 공정의 제거가 필수적이다.
특히 MOS 트랜지스터에 있어서는 더욱 필요하다.
제86도를 참조하면, 상술한 바와 같이 RTA에 의한 열처리는 불순물이 도입된 다결정 실리콘막(515b) 내에서 균일하게 불순물을 확산시키기 위해 행하여진다.
하지만, 이와 같은 고온에서 열처리를 행하면 n+불순물 영역(525b)이 깊이 방향(화살표 J1방향)이나 폭방향(화살표 J2방향으로)으로 확장되고 만다.
즉, 소위 얕은 접합을 형성할 수 없게 된다.
이와 같은 경우, n+소스/드레인 영역(525b)이 도면에서 점선으로 나타낸 바와 같이, 넓어지기 때문에, 펀치스루(punch-through)가 쉽게 일어난다.
n-불순물 영역(525a)이 n+불순물 영역(525b) 내에 둘러싸이기 때문에 핫 일렉트론(hot electron) 효과를 감소시키는 것이 어렵게 된다.
고집적화를 위해서, 게이트 전극(529)의 게이트 길이 LG1을 줄이면, 이 경우 인접한 n+소스/드레인 사이의 거리가 감소한다.
따라서 RTA에 의한 열처리를 가하면, 상기 펀치쓰루나 핫 일렉트론 특성이 열화되는 문제점이 발생한다.
이 때문에, 게이트 전극(529)의 게이트 길이 LG1을 줄일 수 없으므로, 그 만큼 고집적화를 도모하는 것이 곤란하다.
이와 같이, 종래의 반도체 장치의 제조 방법에서는 RTA와 같은 고온에서의 열처리를 필요로 하기 때문에, 집적도의 향상을 도모하기 어려운 문제점이 있었다.
(2) 에미터 전극 등의 배선 저항의 저감에 대하여
일반적으로 비소와 인이 다결정 실리콘에 도입된 경우, 비소는 인에 비하여 다결정 실리콘의 그레인(grain) 계면에서 편석현상이 더 심하다.
이 때문에 다결정 실리콘 중에 동일한 농도로 비소와 인을 각각 도입한 경우, 비소의 캐리어(그레인 내에 활성화된 불순물) 농도는 비소가 그레인 계면에 편석하는 만큼 인에 비하여 저감된다.
제87도는 비소와 인을 각각 다결정 실리콘에 2×1019cm-3의 농도로 도핑한 경우의 어닐닝 온도와 캐리어 농도의 관계를 나타낸 도면이다.
제87도에서 동일한 농도가 되도록 비소와 인을 각각 주입한 경우, 어닐링 온도에 관계없이 인쪽이 비소보다도 캐리어의 농도가 높게 되는 것을 알 수 있다. 이 때문에, 동일한 농도로 도입한 경우 인쪽이 저저항으로 된다.
따라서 저저항의 관점에서 보면 배선층으로서는 비소보다도 인을 도입한 다결정 실리콘쪽이 적합하게 된다.
제88도는 비소와 인을 각각 다결정 실리콘에 도핑한 경우의 불순물 농도와 저하율과의 관계를 나타낸 도면이다.
제88도에서의 비소의 경우, 그 농도가 2×1020cm-3이상으로 되면 저항율은 포화하여 그 이상으로 낮게 되지 않는다.
이 결과로부터도 저저항의 관점에서 보면 배선층으로서 사용되는 것은 비소보다도 인을 도입한 다결정 실리콘쪽이 적합하게 된다.
하지만 인은 비소보다 빠르게 확산한다.
이 때문에, 종래의 제조 방법의 제79도에서 다결정 실리콘(515b)에 인을 도핑하고, 그 후 제80도에서 에미터 영역(509)을 형성하기 위해 RTA 처리를 행하면, 에미터 영역(509)은 크게 확장되어, 원하는 베이스 폭이 얻어지지 않는 경우가 생긴다.
제89도는 다결정 실리콘에 인이 도핑한 경우에 원하는 베이스 폭이 얻어지지 않는 것을 설명하기 위한 도면이다.
제89도를 참조하면, 인은 고온 열처리에 의해 에미터 전극(515)으로부터 용이하게 p-베이스 영역(507)으로 화살표 J의 방향으로 확산한다.
이로 인해 n+에미터 영역(509)이 깊이 형성되어, n+에미터 영역(509)의 바로 밑의 p-베이스 영역(507)의 폭 W2는 감소하게 된다.
이와 같이, p-베이스 영역(507)의 폭 W2가 작게된 경우, npn 바이폴라 트랜지스터의 컬렉터-에미터 내압이 저하하고 만다.
상기 내압의 저하를 고려하면, 에미터 전극(515) 내에 고농도의 인을 도입하는 것은 곤란하다.
따라서 종래의 반도체 장치에서는 에미터 전극(515)에 인이 도입된 경우, 인의 농도는 1×1020cm-3보다도 낮게되어야 한다.
이와 같이 배선저항의 관점에서 보면 인을 도입하는 것이 바람직하지만, 이상의 이유에 의해 인의 농도를 저감시키지 않으면 안되기 때문에, 종래의 예에 있어서 에미터 전극(515)의 배선저항을 저감하는 것은 불가능하다.
결론적으로, 종래의 반도체 장치 및 그 제조방법에서는 양호한 내압 특성을 유지하면서 에미터 전극의 전체적 배선 저항을 감소시키는 것은 곤란하다는 문제점이 있었다.
본 발명의 목적은 집적도를 용이하게 향상시킬 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 에미터 전극 등의 배선 저항이 저감된 반도체 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치의 제조방법은 이하의 공정을 포함하고 있다.
우선, 반도체 기판의 주표면에 제1도전형의 컬렉터 불순물 영역이 형성된다.
그리고 컬렉터 불순물 영역 내에서 반도체 기판의 주표면에 제2도전형의 베이스 불순물 영역이 형성된다.
그리고 베이스 불순물 영역 내에서 반도체 기판의 주표면에 제1도전형의 에미터 불순물 영역이 형성된다.
그리고 에미터 불순물 영역에 접촉하도록 인이 도입된 다결정 실리콘이 기상성장법으로 형성된다.
본 발명의 반도체 장치의 제조 방법에서는 인이 도입된 다결정 실리콘이 기상성장법에 의해 형성된다.
즉, 기상성장법으로 형성하는 동시에 다결정 실리콘 중에 인이 도입된다.
이 방법에 따르면 인은 다결정 실리콘 중에 균일하게 도입된다.
이 때문에, 불순물을 다결정 실리콘 중에 균일하게 확산시키기 위해 RTA에 의한 고온에서의 열처리를 행하지 않을 수 있다.
이 RTA에 의한 열처리를 제거할 수 있기 때문에, 특히 MOS 트랜지스터에 있어서 LDD 구조를 구성하는 n+불순물 영역의 확장을 방지할 수 있다.
따라서 MOS 트랜지스터에서 펀치쓰루 혹은 핫 일렉트론에 대한 내성의 저하와 같은 폐해를 방지할 수 있다.
그러므로, MOS 트랜지스터의 게이트의 길이 등 각부의 길이를 축소하는 것이 가능하게 되어, 집적도를 용이하게 향상시킬 수 있다.
또, RTA에 의한 열처리를 제거할 수 있기 때문에, 이 RTA에 의한 열처리 시에 에미터 전극 중에서 불순물이 베이스 불순물 영역 내로 확산하지 않는다.
이 확산에 의해 베이스 불순물 영역 내에 에미터 불순물 영역이 깊게 형성되고 그것에 의해 베이스 불순물 영역의 폭이 작게 되지 않는다.
그 때문에 에미터 전극 중의 인의 농도를 크게하여도 바이폴라 트랜지스터의 컬렉터와 에미터간의 내압이 열화되지 않고 양호한 내압특성을 유지할 수 있다.
따라서 양호한 내압특성을 그대로 유지하면서 에미터 전극의 배선 저항을 저감할 수 있다.
본 발명의 반도체 장치는 반도체 기판과, 제1도전형의 컬렉터 불순물 영역과, 제2도전형의 베이스 불순물 영역과, 제1도전형의 에미터 불순물 영역과, 도전층을 포함하고 있다.
반도체 기판은 주표면을 가지고 있다.
제1도전형의 컬렉터 불순물 영역은 반도체 기판의 주표면에 형성되어 있다.
제2도전형의 베이스 불순물 영역은 컬렉터 불순물 영역 내에서 반도체 기판의 주표면에 형성되어 있다.
제1도전형의 에미터 불순물 영역은 베이스 불순물 영역 내에서 반도체 기판의 주표면에 형성되어 있다.
도전층은 에미터 불순물 영역에 접촉되어 있다.
이 도전층은 인이 도입된 다결정 실리콘을 포함하며, 그 인은 1×1020cm-3이상의 농도로 다결정 실리콘에 도입되어 있다.
상기 방법에 의해 제조되는 본 발명의 반도체 장치에서는 인의 농도를 크게할 수 있다.
따라서 에미터 전극 중에 실질적으로 균일하게 도입되는 인의 농도를 종래에 불가능하였던 1×1020cm-3이상으로 할 수 있으므로, 에미터 전극의 배선저항을 저감할 수 있다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
[실시예 1]
제1도를 참조하면, Bi-CMOS 구조는 동일한 반도체 기판상에 바이폴라 트랜지스터 영역(10)과, nMOS 트랜지스터 영역(20)과, pMOS 트랜지스터 영역(40)을 포함하고 있다.
우선, 바이폴라 트랜지스터 영역(10)에 있어서 불순물이 도입된 실리콘으로 만들어진 p-반도체 기판(1)의 표면상에는 n+메몰층(3)이 형성되어 있다.
이 p-반도체 기판(1)은 1×1015~5×1015cm-3의 농도로 p형 불순물이 도입되어 있다.
또 n+메몰층(3)에는 약 5×1020cm-3정도의 농도로 n형 불순물이 도입되어 있다.
이 n+메몰층(3)의 표면상에는 n-에피택셜 성장층(5)과 컬렉터 인출용 n+확산층(13)이 형성되어 있다.
이 n-에피택셜 성장층(5)에는 1×1016cm-3정도의 농도로 n형 불순물이 도입되어 있다.
이 n+메몰층(13)에는 5×1020~1×1021cm-3정도의 농도로 n형 불순물이 도입되어 있다.
이 n-에피택셜 성장층(5)의 표면에는 p-베이스 영역(7)과 p+외부 베이스 영역(11)이 인접하도록 형성되어 있다.
이 p-베이스 영역(7)에는 1×1017~1×1018cm-3의 농도로 p형 불순물이 도입되어 있다.
이 p+외부 베이스 영역(13)에는 5×1020~1×1021cm-3의 농도로 p형 불순물이 도입되어 있다.
이 p-베이스 영역(7) 내의 표면에는 n+에미터 영역(9)이 형성되어 있다.
이 n+에미터 영역(9)에는 5×1020~1×1021cm-3의 농도로 n형 불순물이 도입되어 있다.
이 바이폴라 트랜지스터 영역(10)의 표면을 덮도록 그의 상부 표면이 평탄화된 제1층간 절연막(63)이 형성되어 있다. 이 제1층간 절연막(63)에는 n+에미터 영역(9)에 이르는 에미터 개구(63a)가 형성되어 있다.
이 에미터 개구(63a)를 통하여 n+에미터 영역(9)과 접촉하도록 제1층간 절연막(63) 상에 에미터 전극(15)이 형성되어 있다.
이 에미터 전극(15)은 인이 도입된 다결정 실리콘으로 되어 있다.
또 다결절 실리콘 내에 도입되는 인의 농도는 1×1020이상, 6×1020cm-3이하이다.
이 에미터 전극(15)을 덮도록 제1층간 절연막(63) 상에는 제2층간 절연막(65)이 형성되어 있다.
이 제2층간 절연막(65)에는 에미터 전극(15)에 달하는 콘택홀(65a)이 형성되어 있다.
이 콘택홀(65a)을 통하여 에미터 전극(15)과 접촉하도록 제2층간 절연막(65) 상에는 도전층(71a)이 형성되어 있다.
또 제1과 제2층간 절연막(63,65)에는 p+외부 베이스 영역(11)과 n+확산층(13)에 이르는 콘택홀(65b,65c)이 각각 형성되어 있다.
이 각각의 콘택홀(65b,65c)을 통하여 각 p+외부 베이스 영역(11)과 n+확산층(13)에 접촉하도록 도전층(71b,71c)이 형성되어 있다.
다음, nMOS 트랜지스터 영역(20)에 있어서, p-반도체 기판(1)의 표면상에는 p-웰 영역(23)이 형성되어 있다.
이 p-웰 영역(23)에는 1×1016cm-3정도의 농도로 p형 불순물이 도입되어 있다.
이 p-웰 영역(23)의 표면상에는 nMOS 트랜지스터(30)가 형성되어 있다.
nMOS 트랜지스터(30)는 한 쌍의 n형 소스/드레인 영역(25)과 게이트 산화막(27)과, 게이트 전극(29)을 가지고 있다.
한 쌍의 n형 소스/드레인 영역(25)은 비교적 저농도의 n-불순물 영역(25a)과 비교적 고농도의 n+불순물 영역(25b)의 두 층으로 된 LDD 구조를 가지고 있다.
이 n-불순물 영역(25a)은 1×1018cm-3정도의 농도로 n형 불순물이 도입되어 있다. 또 n+불순물 영역(25b)에는 5×1020~1×1021cm-3의 농도로 n형 불순물이 도입되어 있다.
이 한 쌍의 소스/드레인 영역(25)에 끼워진 영역 상에는 게이트 산화막(27)을 개재하여 게이트 전극(29)이 형성되어 있다.
이 게이트 전극(29)의 표면상에는 실리콘 산화막으로 된 절연막(31)이 형성되어 있다. 또 게이트 전극(29)의 측벽을 덮도록 측벽산화막(33)이 형성되어 있다.
이 nMOS 트랜지스터 영역(20)을 덮도록 그 상부 표면이 평탄화된 제1층간 절연막(63)이 형성되어 있다.
이 제1층간 절연막(63)에는 한 쌍의 n형 소스/드레인 영역(25)의 어느 한쪽에 이르는 개구(63b)가 형성되어 있다.
이 개구(63b)를 통하여 n형 소스/드레인 영역(25)과 접촉하도록 제1층간 절연막(63) 상에는 배선층(35)이 형성되어 있다.
배선층(35)은 인이 도입된 다결정 실리콘으로 되어 있다. 또 다결정 실리콘에 도입된 인의 농도는 1×1020~6×1020cm-3의 범위이다.
이 배선층(35)의 표면을 덮도록 제1층간 절연막(63)의 표면상에는 제2층간 절연막(65)이 형성되어 있다.
이 제2층간 절연막(65)에는 배선층(35)의 일부 표면에 이르는 콘택홀(65d)이 형성되어 있다.
도전층(71d)은 콘택홀(65d)을 통하여 배선층(35)과 접촉되어 있다.
또, 제1과 제2층간 절연막(63,65)에는 한 쌍의 n형 소스/드레인 영역(25)의 다른 편에 이르는 콘택홀(65e)이 형성되어 있다.
이 콘택홀(65e)을 통하여 n형 소스/드레인 영역(25)에 접촉하도록 배선층(35)이 제1층간 절연막(63) 위에 형성되어 있다.
다음, pMOS 트랜지스터 영역(40)에서는, p-실리콘 기판(1)의 표면에는 n+메몰층(41)이 형성되어 있다.
이 n+메몰층(41)에는 5×1020정도의 농도로 n형 불순물이 도입되어 있다.
이 n+메몰층(41)의 표면상에는 n-웰 영역(43)이 형성되어 있다.
이 n-웰 영역(43)에는 1×1016cm-3정도의 농도로 n형 불순물이 도입되어 있다.
이 n-웰 영역(43)의 표면에는 pMOS 트랜지스터(50)가 형성되어 있다.
pMOS 트랜지스터(50)는 한 쌍의 p+소스/드레인 영역(45)과, 게이트 산화막(47)과, 게이트 전극(49)을 가지고 있다.
한 쌍의 p+소스/드레인 영역(45)은 n-웰 영역(43)의 표면에 소정의 거리를 두고 형성되어 있다.
이 p+소스/드레인 영역(45)에는 5×1020~1×1021cm-3의 농도로 p형 불순물이 도입되어 있다.
한 쌍의 p+소스/드레인 영역(45)에 끼워진 영역 상에는 게이트 산화막(47)을 개재하여 게이트 전극(49)이 형성되어 있다.
이 게이트 전극(49)의 표면상에는 실리콘 산화막으로된 절연막(51)이 형성되어 있다.
또 게이트 전극(49)의 측벽을 덮도록 측벽 산화막(53)이 형성되어 있다.
pMOS 트랜지스터 영역(40)의 표면을 덮도록 그 표면상부가 평탄화된 제1층간 절연막(63)이 형성되어 있다.
이 제1층간 절연막(63)의 표면상에는 제2층간 절연막(65)이 형성되어 있다.
이 제1과 제2층간 절연막(63,65)에는 한 쌍의 p+소스/드레인 영역(45)에 이르는 콘택홀(65f)이 형성되어 있다.
이 콘택홀(65f)을 p+소스/드레인 영역(45)과 접촉하도록 도전층(71f)이 형성되어 있다.
또한, 각 영역(10,20,40) 등을 서로 전기적으로 분리시키기 위하여 소자 분리 산화막(16)이 형성되어 있다.
다음, 본 발명의 제1실시예인 반도체 장치의 제조 방법을 설명한다.
우선, 제2도를 참조하면, 지금까지의 공정은 제69도에 나타낸 종래의 제조 공정과 거의 동일하므로 설명은 생략한다.
제3도를 참조하면, 전표면에 포토레지스트(91a)가 도포되고, 노광 및 현상된다.
이에 의해, nMOS 트랜지스터 영역을 노출하는 레지스트 패턴(91a)이 형성된다.
이 레지스트 패턴(91a)을 마스크로 사용하여, 약 50KeV와 2.0×1013cm-2의 조건으로 인을 주입한다.
이 주입에 의해 p-웰 영역(23)의 표면에는 n-불순물 영역(25a)이 형성된다.
그 후, 레지스트 패턴(91a)이 제거된다.
제4도를 참조하면, 전표면에 LPCVD 법으로 약 1500Å의 두께로 실리콘 산화막(33a)이 형성된다.
이 실리콘 산화막(33a)에 RIE와 같은 공정을 실시한다.
제5도를 참조하면, 이에 따라 게이트 전극(29)의 측벽을 덮는 측벽 산화막(33)이 형성된다.
또한, 상기 RIE에 의해 하층의 얇은 실리콘 산화막(27a)도 동시에 식각 제거되어 게이트 산화막(27,47)이 형성된다.
제6도를 참조하면, 전표면에 포토레지스트(91b)가 도포되고, 노광 및 현상된다.
이에 따라 nMOS 트랜지스터 영역을 노출하는 레지스트 패턴(91b)이 형성된다.
이 레지스트 패턴(91b)과 게이트 전극(29)과, 측벽 산화막(33)을 마스크로 사용하여, p-약웰 영역(23)에 예를 들면 비소가 약 50KeV와 4.0×1015cm-2로 주입된다.
이 주입에 의해 n+불순물 영역(25b)이 형성된다.
n+불순물 영역(25a)과 n+불순물 영역(25b)에 의해 LDD 구조를 가지는 n형 소스/드레인 영역(25)이 형성된다.
이 n형 소스/드레인 영역(25)과 게이트 산화막(27)과 게이트 전극(29)에 의해 nMOS트랜지스터(30)가 형성된다.
이어서 레지스트 패턴(91b)이 제거된다.
제7도를 참조하면, 전표면에 포토레지스트(91c)가 도포되고, 노광 및 현상된다.
이에 의해, pMOS 트랜지스터 영역과 바이폴라 트랜지스터 영역의 소정부분을 노출하는 레지스트 패턴(91c)이 형성된다.
이 레지스트 패턴(91c)과 게이트 전극(49)과, 측벽 산화막(53)을 마스크로 사용하여, 약 20KeV와 4.0×1015cm-2의 조건으로 보론 플루오라이드(BF2)와 같은 불순물이 주입된다.
이 주입 등에 의해 한 상의 p+소스/드레인 영역(45)이 n-웰 영역(43)의 표면에 형성되고, p+외부 베이스 영역(11)이 n-에피택셜 성장층(5)의 표면에 형성된다.
이 p+소스/드레인 영역(45)과 게이트 산화막(47)과, 게이트 전극(49)에 의해 pMOS트랜지스터(50)가 형성된다.
이어서, 레지스트 패턴(91c)이 제거된다.
그 후, 예를 들어 850℃에서 30분간의 열처리를 하여, 주입된 불순물을 활성화시킨다.
제8도를 참조하면, 전표면에 포토레지스트(91d)가 도포되고, 노광 및 현상된다.
이에 따라 바이폴라 트랜지스터 영역의 소정 부분을 노출하는 레지스트 패턴(91d)이 형성된다.
이 레지스트 패턴(91d)을 마스크로 사용하여, 약 50KeV와 1×1014cm-2의 조건에서 플루오라이드 보론이 주입된다.
이 주입 등에 의해 p+외부 베이스 영역(11)과 인접한 p-베이스 영역(7)이 n-에픽택셜 성장층(5)의 표면에 형성된다.
이어서 레지스트 패턴(91d)이 제거된다.
제9도를 참조하면, 전표면에 LPCVD 법에 의해 약 6000~12000Å 정도의 두께를 가지는 실리콘 산화막(63a0)이 형성된다.
이 실리콘 산화막(63a0)의 전표면에 예를 들면 SOG(Spin On Glass)막(67)과 같은 막이 도포된다.
이 SOG막(67)의 도피시에, SOG막(67)은 액체 상태이기 때문에, 하부 부분에 단차가 생기면 단차의 오목부에 모이기 쉽게 된다.
이 때문에 단차 오목부에서는 막 두께가 두꺼운 SOG막(67)이 형성된다.
즉, SOG막(67)의 상부 표면은 실질적으로 평탄한 표면이 된다.
그 후 일점쇄선으로 나타낸 위치가지 SOG막(67)과 실리콘 산화막(63a0)이 RIE법에 의해 식각된다. 이 식각 조건은 SOG막(67)과 실리콘 산화막(63a0)과의 식각 율이 같은 조건이 선택된다.
제10도를 참조하면, 상기 식각에 의해 게이트부 상의 두께 A1이 약 300Å~3000Å 정도로 되고, 또한 그의 상부 표면이 실질적으로 평탄한 제1층간 절연막(63)을 형성한다.
제11도를 참조하면, 이 제1층간 절연막(91b)의 표면상에 소정의 형상으로 패터닝된 레지스트 패턴(91e)이 형성된다.
이 레지스트 패턴을 마스크 사용하여, 예컨대 RIE가 실시된다.
이에 의해 p-베이스 영역(7)의 일부 표면을 노출하는 에미터 개구(63a)와 n형 소스/드레인 영역(25)의 일부 표면을 노출하는 개구(63b)가 제1층간 절연막(63)에 형성된다.
제12도를 참조하면, 레지스트 패턴(91e)을 남긴 상태에서, 예를 들면 약 60KeV와 1×1015cm-2의 조건에서 비소가 주입된다.
이 주입에 의해 에미터 개구(63a)의 저부에 있는 p-베이스 영역(7)의 표면 부분에 n+에미터 영역(7)이 형성된다.
이어서, 레지스트 패턴(91e)이 제거된다.
제13도를 참조하면, 실란(SiH4)과 포스핀(PH3) 가스를 사용하여 온도 590℃와 압력은 0.3~0.5Torr의 조건하에서 LPCVD가 행하여진다.
이것에 의해, 전표면으로 인이 도입된 다결정실리콘(15b)이 약 1000~3000Å의 두께로 형성된다.
이 다결정 실리콘막(15b) 내의 인의 농도는 약 1×1020~6×1020cm-3정도이다.
그 다음, 인이 도입된 다결정 실리콘막(15b)은 포토리소그래피와 식각 공정에 의해 소망의 형상으로 패터닝된다.
제14도를 참조하면, 이 패터닝에 의해 에미터 개구(63a)를 통하여 n+에미터 영역(9)과 접촉하는 에미터 전극(15)과, 개구(63b)를 통하여 n형 소스/드레인 영역(25)과 접촉하는 배선층(35)이 각각 형성된다.
제15도를 참조하면, 에미터 전극(15)과 배선층(35)을 덮도록 제1층간 절연막(63) 상에 제2층간 절연막(65)이 형성된다.
이 제2층간 절연막(65)의 표면상에 소망의 형상으로 패터닝된 레지스트 패턴(91f)이 형성된다.
이 레지스트 패턴(91f)을 마스크로 사용하여, 제1과 제2층간 절연막(63,65)에 이방성 식각이 행하여진다.
이에 따라 각 도전층 또는 각 도전 영역에 이르는 콘택홀(65a,65b,65c,65d,65e,65f)이 형성된다.
이어서, 레지스트 패턴(91f)이 제거된다.
제16도를 참조하면, 이어서, 각 콘택홀(65a,65b,65c,65d,65e,65f)을 통하여 각 하층의 도전 영역 등에 접촉하도록 도전층(71a,71b,71c,71d,71e,71f)이 각각 형성된다.
또한, 본 실시예에 있어서는 제1도에 나타낸 바와 같이, 에미터 전극(15)과 배선층(35)은 인이 도입된 다결정 실리콘의 단층으로 이루어져 있다.
그러나 본 발명에 따른 에미터 전극(15)과 배선층(35)은 제17도에 나타낸 폴리사이드 구조를 가질 수도 있다.
제17도를 참조하면, 에미터 전극(15a)은 인이 도입된 다결정 실리콘막(15b)과 그 위에 형성된 실리사이드(silicide)층(15c)으로 형성된다.
또 배선층(35a)도 인이 도입된 다결정 실리콘막(35b)과 그 표면상에 형성된 실리사이드층(35c)으로 되어 있다.
이 다결정 실리콘막(15b,35b)에는 각각 인이 1×1020이상, 1×1021cm-3이하로 도입되어 있다.
보다 구체적으로 실리사이드층(15c,35c)은 WSi2(tungsten silicide)나 TiSi2(titanium silicide) 등의 재질로 만들어져 있다.
또한, 이것 이외의 구성에 대해서는 제1도에 나타낸 구성과 거의 동일함으로 그의 설명은 생략한다.
본 실시예에서는 제1도에 나타낸 에미터 전극(15)과 배선층(35)은 인이 주입된 다결정 실리콘막(15b)을 패터닝하는 것에 의해 얻어진다.
이 다결정 실리콘막(15b)은 LPCVD 법에 의해 성막하는 동시에 인을 포함하도록 형성된다.
또, 이 방법에 의해 형성되는 다결정 실리콘막(15b) 내에는 인이 전체적으로 균일하게 분포한다. 이 때문에, 불순물을 다결정 실리콘 중에 균일하게 확산시키기 위해 RTA에 의한 고온에서의 열처리가 불필요하다.
이 RTA에 의한 고온 열처리가 삭제되기 때문에, 특히 nMOS 트랜지스터(30)에 있어서 LDD 구조를 구성하는 n+불순물 영역(25b)의 확장을 방지할 수 있다.
이 때문에, nMOS 트랜지스터(30) 등에서 펀치쓰루나 핫 일렉트론에 대한 내성의 열화와 같은 불이익을 방지할 수 있다.
이에 따라 nMOS 트랜지스터(30)의 게이트 길이와 같은 각부의 길이를 축소하는 것이 가능하게 되어 집적도를 향상시키는 것이 용이하게 된다.
또 RTA에 의한 열처리가 삭제될 수 있기 때문에, RTA에 의한 열처리 시에 에미터 전극(15)으로부터 불순물이 p-베이스 영역(7)으로 확산하지 않는다.
이 때문에, 이 확산에 의해 p-베이스 영역(7) 내에 n+에미터 영역(9)이 깊게 형성되고, p-베이스 영역(7)의 폭이 작게되지도 않는다.
따라서 에미터 전극(15) 내의 인의 농도가 증가하더라도, 바이폴라 트랜지스터의 컬렉터-에미터 내압이 열화하지 않고, 양호한 내압 특성을 유지할 수 있다.
그러므로, 에미터 전극(15) 내의 인의 농도를 증가시키는 것이 가능하게 되고, 양호한 내압 특성을 유지하면서 에미터 전극15의 배선 저항을 줄이는 것이 가능하게 된다.
상기한 바와에 의해, 본 실시예의 제조 방법에 의해 형성되는 반도체 장치에서는 제1도에 나타낸 에미터 전극(15)과 배선층(35)에 포함되는 인의 농도를 증가시킬 수 있다.
따라서 에미터 전극(15)과 배선층(35)에 포함된 인의 농도를 최소한 1×1020cm-3으로 증가시킬 수 있는데, 이는 종래의 기술로는 불가능하다.
이와 같이 에미터 전극(15)과 배선층(35)을 형성하는 다결정 실리콘에 포함된 인의 농도를 1×1020cm-3이상으로 증가시킬 수 있어, 예를 들어 다음의 경우에 현저한 효과를 갖는다.
제1도에 나타낸 nMOS 트랜지스터(30)는, 예컨대 SRAM(Static Random Access Memory)의 드라이버(driver) 트랜지스터로 사용된다.
이하, 배선층(35)을 SRAM의 기억 셀(cell)에 연결된 접지선으로 사용하는 경우를 설명한다.
제18도와 제19도를 참조하면, 워드라인(word line) WL이 동작할 때(즉, 하이(high)로 되어 선택될 때), 엑세스(access) 트랜지스터 A1과 A2는 온한다.
엑세스 트랜지스터 A1의 소스/드레인은 각각 기억노드의 L과 비트라인(bit line)의 부하(load)를 통하여 Vcc(High)에 연결된다.
기억 노드의 L과 Vcc 사이의 전위차가 크기 때문에, 소위 컬럼(column) 전류가 도면의 화살표 방향으로 흐른다.
한편, 엑세스 트랜지스터 A2도 온하지만, 소스/드레인은 각각 기억 노드의 H와 Vcc에 접속되어 있고, 쌍방의 전위차가 작다.
따라서 엑세스 트랜지스터 A2 측에는 컬럼 전류는 거의 흐르지 않는다.
이와 같이, 컬럼 전류 I는 워드선이 활성화될 때 Vcc→비트라인 부하→비트라인→기억 셀의 엑세스 트랜지스터 A1→기억 노드 L→기억 셀의 드라이버 트랜지스터 D1→N1→N0→GND의 경로를 통해서 흐른다.
이와 같은 경로로 컬럼 전류 I가 흐르면, N0과 N1 사이에 배선 저항이 있는 경우, 기억 노드 L의 전위가 상승한다.
따라서, 기억 노드의 전압은 컬럼 전류 I에서 N0과 N1 사이의 배선 저항을 곱하여, GND 전압보다 더 높은 값까지 증가한다.
기억 노드의 전압이 증가하면 L의 기억노드가 H에 접근하게 된다.
SRAM의 기억 셀은 한쪽의 기억 노드를 L로 하고, 다른 쪽의 기억 노드를 H로 하는 것에 의해 데이터가 기억된다.
그러나 한쪽의 기억 노드가 L에서 H로 근접하면, 쌍방의 기억 노드 모두 H로 결정된 것이다.
이러한 경우 저장된 데이터가 파괴된다. 따라서 기억 노드의 L의 전위 상승을 억제하지 않으면 안되므로, N0과 N1 사이의 배선 저항은 줄일 필요가 있다.
구체적으로는, 컬럼 전류 I가 약 200μA이고, 또 N1에서의 전위 상승을 약 0.20V 이하로 억제할 필요가 있으면, N0과 N1 사이의 저항을 1000Ω 이하로 억제하지 않으면 인된다.
그러므로, 예를 들어 배선의 길이가 약 10μm, 폭이 약 1μm(10면)을 사용한 경우, 면저항으로 적어도 100Ω/? 이하가 필요하게 된다.
이 제20도에서 면 저항은 적어도 100Ω/? 이하가 필요하므로, 인의 농도로서는 적어도 약 1×1020cm-3이상이 필요하다.
다시 제1도를 참조하면, 본 실시예에 있어서는 nMOS 트랜지스터에 접속된 배선층(35)은 1×1020cm-3이상의 인 농도를 가지고 있다.
따라서 상술한 SRAM에 nMOS 트랜지스터(30)를 적용한 경우에도, SRAM의 기억 셀에 기억된 데이터가 파괴되는 것을 방지할 수 있다.
또 본 실시예에 있어서는, 에미터 전극(15)을 형성하는 다결정 실리콘에 인이 6×1020cm-3이하의 농도로 도입되어 있다.
따라서 양호한 컬렉터-에미터간 내압 BVCEO을 확보할 수 있다.
이 이유는 다음과 같이 설명된다.
컬렉터-에미터간 내압 BVCEO은 바이폴라 트랜지스터의 중요한 전기적 파라미터의 하나이고, 이 내압 BVCEO가 컬렉터와 에미터간에 인가된 전압보다 낮으면, 바이폴라 트랜지스터로 동작하지 못한다.
제21도를 참조하면, 컬렉터-에미터간 내압 BVCEO은 베이스 폭 W1이 넓은 경우는 컬렉터(5)와 베이스(7) 사이의 pn 접합의 내압에 따라 결정된다.
하지만, 베이스 폭 W1이 좁게되면, 컬렉터-에미터간 내압 BVCEO는 컬렉터 (5)와 에미터(9) 사이의 펀치쓰루 내압에 따라 결정되게 된다.
또한, 컬렉터(5)와 베이스(7) 사이의 공핍층(depletion layer)이 에미터(9)와 베이스(5) 사이의 공핍층으로 만들어져, 컬렉터 전계가 에미터(5)와 베이스(7)와의 사이의 확산 전위를 감소시키기 때문에 큰 전류가 흐르지만 이때의 전압을 가리키고 있다.
제22도를 참조하면, 인의 농도가 6×1020cm-3이하이면, 에미터 전극에서 기판으로의 인의 확산량은 비교적 작게 된다.
따라서 컬렉터-에미터간 내압 BVCEO는 약 7V를 유지한다. 그러나, 인의 농도가 6×1020cm-3이상으로 되면, 에미터 전극으로부터 기판으로의 인의 확산량은 비교적 많게 된다.
따라서 에미터 영역이 깊게 되고, 그것에 수반하여 비이스 폭이 좁게 된다.
따라서 컬렉터-에미터간 내압 BVCEO는 약 7V 이하로 저하하고 만다.
이상에 의해 다결정 실리콘에 포함되는 인의 농도는 6×1020cm-3이하로 되어야만 한다.
또한, 컬렉터-에미터간 내압 BVCEO의 기준을 7V로 하였지만, 이것은 현재 반도체 장치에 사용되는 전원 전압이 일반적으로 5V라는 것을 고려한 것이다.
즉, 적어도 5V 이상의 내압이 필요하게 되고, 또한 그 여유를 갖도록 하여 기준을 7V로 하고 있다.
또, 제17도에 나타낸 바와 같이, 에미터 전극(15a)과 배선층(35a)이 폴리사이드 구조로 되어 있는 경우에 대하여 설명한다.
제17도에 나타낸 폴리사이드 구조를 구성하는 다결정 실리콘막(15b,35b)에 대해서도 본 실시예의 제조 방법으로 형성할 수 있다.
따라서 다결정 실리콘막(15b,35b)에 각각 인을 1×1020cm-3이상의 농도로 도입하는 것이 가능하게 된다.
이에 따라 제17도에 나타낸 구성에서도 제1도에 나타낸 구성과 같이, SRAM에 기억된 데이터의 파괴를 방지할 수 있다라는 현저한 효과를 갖는다.
물론, 폴리사이드 구조를 구성하는 실리사이드로 금속 실리사이드를 사용한 경우, 금속 실리사이드층의 저항값이 낮다.
따라서, 폴리사이드 구조를 구성하는 다결정 실리콘 내의 인의 농도와 폴리사이드 구조의 면저항과의 관계는 제23도에 나타낸 바와 같이 된다.
제23도를 참조하면, 폴리사이드의 면저항은 인의 농도에 관계없이 30Ω/? 이하이고, 따라서 상기의 1000Ω/?보다 낮다.
따라서 폴리사이드 구조의 배선 저항만을 고려하면 폴리사이드 구조를 구성하는 다결정 실리콘 내의 인의 농도는 거의 문제되지 않는다.
하지만 일반적으로 폴리사이드 구조에 있어서는 금속 실리사이드가 다결정 실리콘 내의 불순물을 흡수하기 쉬운 성질을 가지고 있다.
이 때문에, 제18도와 제19도에서의 N1에 대한 직접 접촉 부분(제11도에서 에미터 전극 35a와 n형 소스/드레인 영역25 사이의 접촉 부분)의 저항이 극히 높게 된다.
구체적으로는 제24도에 나타낸 바와 같이 직접 접촉저항은 인의 농도가 1×1019cm-3이하이면, 현저하게 증가하여 1000Ω 이상으로 되고 만다.
제18도와 제19도에서 설명한 예에서는 N0과 N1 사이의 저항은 약 1000Ω 이하로 억제되어야만 한다.
물론, 폴리사이드 구조를 적용하고, 인의 농도가 1×1019cm-3이하인 경우, 직접 접촉 저항만으로도 그 저항값이 1000Ω을 넘는다.
이 직접 접촉 저항을 1000Ω 이하로 하기 위해서는 다결정 실리콘 내의 인의 농도를 1×1019cm-3이상으로 하여야 한다.
또, 직접 접촉 저항뿐만 아니라 폴리사이드의 배선 저항도 고려하여야 한다.
이들을 고려하면, SRAM의 기억 셀에 기억된 데이터의 파괴를 방지하려면, 폴리사이드 구조를 형성하는 다결정 실리콘 내의 인 농도는 1×1020cm-3이상이 필요하다.
이점에 있어서, 본 실시예에서는 폴리사이드 구조를 형성하는 다결정 실리콘 내의 인 농도는 1×1020cm-3이상이다.
이 때문에, 제17도에 나타낸 구성은 SRAM의 기억 셀에 기억된 데이터의 파괴를 방지하는 현저한 효과를 가지고 있다고 할 수 있다.
또, 제17도에 나타낸 바와 같이, 에미터 전극(15a)과 배선층(35a)으로 폴리사이드 구조를 사용할 경우, 폴리사이드를 형성하는 다결정 실리콘 내의 인의 농도의 상한치는 1×1021cm-3이다.
그 이유는 제1도의 구성에서 설명한 상한치의 이유와 거의 동일한 이유이다.
하지만 상술한 바와 같이 폴리사이드 구조에서는 금속 실리사이드가 다결정 실리콘 내의 불순물을 흡수하기 쉬운 성질을 가지고 있다.
이 때문에, 제1도의 구성과 비교하여 폴리사이드 구조에서는 불순물이 흡수될 뿐, 에미터 전극으로부터 기판으로의 인의 확산량은 작게 된다.
따라서, 제25도에 나타낸 바와 같이 폴리사이드 구조를 형성하는 다결정 실리콘 내의 인의 농도가 1×1021cm-3을 넘을 때까지, 컬렉터-에미터간 내압 BVCEO은 7V이하로 저하하지 않는다.
따라서, 다결정 실리콘 내에는 1×1021cm-3까지 인을 도입할 수 있다.
이상 설명한 이유에 의해 폴리사이드 구조를 형성하는 다결정 실리콘내의 인의 농도의 상한치는 1×1021cm-3이하로 된다.
[실시예 2]
제26도를 참조하면, 본 실시예의 반도체 장치의 구성은 제1도에 나타낸 제1실시예의 구성에 실리콘 산화막(101)과 실리콘 질화막(103)이 부가되어 있다.
실리콘 산화막(101)은 바이폴라 트랜지스터와nMOS 트랜지스터 (30)와PMOS 트랜지스터 (50)가 형성된 기판의 전 표면에 약 300Å 정도의 두께로 형성되어 있다.
또, 실리콘 질화막(103)은 실리콘 산화막(101)의 전 표면에 약 500~1000Å 정도의 두께로 형성되어 있다.
또한, 이외의 구성에 대해서는 제1실시예의 반도체 장치의 구성과 거의 동일하기 때문에 그의 설명을 생략한다.
이하, 본 발명의 제2실시예에서 반도체 장치를 제조 방법에 대하여 설명한다. 본 실시예의 제조방법은, 우선 제1실시예의 제2도 내지 제8도 나타낸 공정을 거친다.
그 후, 전 표면에 LPCVD법에 의해 실리콘 산화막(101)과 실리콘 질화막(103)이 각각 약 300Å, 500~1000Å 정도의 두께로 적층되어 형성된다.
이 실리콘 질화막(103)의 전 표면에 6000~12000Å 정도의 두께로 실리콘 산화막(63a0)이 LPCVD법에 의해 형성된다.
이 실리콘 산화막(63a0)의 전 표면에 예컨대, SOG막(67)이 도포되고, 그의 상부 표면이 실질적으로 평탄하게 되는 것에 의해 제27도에 나타낸 상태로 된다.
제27도를 참조하면, SOG막(67)과 실리콘 산화막(63a0)의 식각률이 서로 같도록 한 조건하에서, SOG막(67)과 실리콘 산화막(63a0)을 예를 들어 RIE법으로 식각한다.
제28도를 참조하면, 이 식각에 의해 게이트부 상의 두께 A2가 약 500Å~3000Å이 되도록 또한 그 상부 표면이 실질적으로 평탄하게 되도록 제1층간 절연막(63)이 형성된다.
제29도를 참조하면, 이 제1층간 절연막(63)의 전표면에 포토레지스트(91e)가 도포되고, 노광 및 현상된다.
이에 따라 소정 형상으로 패터닝된 레지스트 패턴(91e)이 형성된다.
이 레지스트 패턴(91e)을 마스크로 사용하여, 제1층간 절연막(63)이 RIE법에 의해 식각된다.
이 식각은 예를 들어 실리콘 질화막(103)에 대하여 식각 선택비가 높은 조건에서 행하여진다.
이 식각에 의해 소정 영역에 실리콘 질화막(103)의 표면에 이르는 개구가 형성된다.
그리고, 개구의 저부에서 노출하는 실리콘 질화막(103)이 실리콘 산화막에 대하여 식각 선택비가 높은 조건에서 RIE법으로 식각된다.
또한 이어서 개구(163b1,163a1)의 저부에서 노출되는 실리콘 산화막(101)이 실리콘에 대하여 식각 선택비가 높은 조건에서 RIE 법에 의해 식각된다.
제30도를 참조하면, 이에 따라 n+에미터 영역(9)의 표면을 노출하는 에미터 개구(163a)와 n형 소스/드레인 영역(25)의 일부면을 노출하는 개구(163b)가 형성된다.
다음, 비소와 같은 불순물이 60KeV와 1×1015cm-2조건으로 주입된다.
이러한 주입 등에 의해, p-베이스 영역(7) 내에 n+에미터 영역(9)이 형성된다.
이어서 레지스트 패턴(91e)이 제거된다.
제31도를 참조하면, 실란과 포스핀 가스를 이용하여 온도 590℃와 압력 0.3~0.5Torr 범위에서 LPCVD를 실시한다.
이에 의해 전표면에 인이 도입된 다결정 실리콘막(15b)이 형성된다.
이 다결정 실리콘막(15b) 내에는 인이 1×1020cm-3~6×1020cm-3범위의 농도로 실질적으로 균일하게 도입된다.
이어서 다결정 실리콘막(15b)이 소정의 형상이 되도록 패터닝된다.
제32도를 참조하면, 이 패터닝에 의해 에미터 개구(163a)를 통하여 n+에미터 영역과 접촉하도록 에미터 전극(15)과 개구(163b)를 통하여 n형 소스/드레인 영역(25)에 접촉하는 배선층(35)이 형성된다.
제33도를 참조하면, 에미터 전극(15)과 배선층(35)을 덮도록 제1층간 절연막(63)의 전표면에 제2층간 절연막(65)이 형성된다.
이 제2층간 절연막(65)의 표면상에는 소망의 형상으로 패터닝된 레지스트 패턴(91f)이 형성된다.
이 레지스트 패턴(91f)을 마스크로 사용하여, 제1과 제2층간 절연막(63,65)이 차례로 식각된다.
이 식각에 의해 하층의 도전층 혹은 도전 영역에 이르는 콘택홀(65a,65b,65c,65d,65e,65f)이 형성된다.
이어서 레지스트 패턴(91f)이 제거된다.
제34도를 참조하면, 콘택홀(65a,65b,65c,65d,65e,65f)의 각각을 통하여 하층의 도전층 혹은 도전 영역에 접촉하도록 콘택홀(71a,71b,71c,71d,71e,71f)이 형성된다.
또한, 제2실시예에서는 에미터 전극(15)과 배선층(35)이 인이 도입된 다결정 실리콘막 단층으로된 경우에 대하여 설명하였지만, 이것으로 한정되는 것은 아니다.
구체적으로는 제35도에 나타낸 바와 같은 폴리사이드 구조를 가지는 에미터 전극(15)과 배선층(35)을 적용할 수 있다.
제35도를 참조하면, 에미터 전극(15a)과 배선층(35a)은 폴리사이드 구조를 가지고 있다.
즉, 에미터 전극(15a)과 배선층(35a)은 인이 도입된 다결정 실리콘막(15b,35b)과 그 위에 형성된 실리사이드막(15c,35c)을 가지고 있다.
다결정 실리콘막(15b,35b)에는 인이 1×1020cm-3~1×1021`cm-3의 농도로 도입되어 있다.
또, 실리사이드막(15c,35c)은 예를 들면 TiSi2(titanium silicide)와 WSi2(tungsten silicide), CoSi2(cobalt silicide) 등으로 되어 있다.
본 실시예의 제조 방법에 있어서도, 제1실시예와 같이 제26도에 나타낸 에미터 전극(15)을 형성하는 다결정 실리콘막이 LPCVD 법에 의해 인을 포함하도록 형성된다.
이 때문에, RTA에 의한 고온 열처리가 필요 없게 되므로, 집적도를 쉽게 향상시킬 수 있다.
RTA에 의한 열처리가 삭제될 수 있기 때문에, 에미터 전극(15)을 형성하는 다결정 실리콘 내의 농도를 크게할 수 있으므로, 배선 저항을 줄일 수 있다.
이 때문에, 본 실시예의 제조 방법에 의해서 만들어진 Bi-CMOS 구조에서는 에미터 전극(15)과 배선층(35)을 형성하는 다결정 실리콘 내의 인의 농도를 1×1020cm-3이상으로 하는 것이 가능하다.
이 때문에, 제1실시에와 같이, 예를 들면 SRAM 기억 셀에 기억된 데이터의 파괴를 방지할 수 있는 등의 현저한 효과를 가지고 있다.
또한 본 실시예의 Bi-CMOS 구조에서는, 에미터 전극(15)과 배선층(35)이 다결정 실리콘층 단층으로 형성된 경우(제26도)에는, 그 다결정 실리콘막 내의 인의 농도가 6×1020cm-3이하이다.
또 에미터 전극(15a)과 배선층(35a)이 폴리사이드 구조로된 경우(제35도)에는 폴리사이드 구조를 형성하는 다결정 실리콘막 내의 인의 농도가 1×1021cm-3이하이다.
이 때문에, 제1실시예와 같이, 양호한 컬렉터-에미터 내압을 유지할 수가 있다.
더욱이, 본 실시예에서는 실리콘 산화막(101)과 실리콘 질화막(103)이 설치되어 있다.
이에 따라, (ⅰ) 양호한 컬렉터-에미터 내압을 유지, (ⅱ) 집적도 향상의 용이화를 도모하는 것이 가능하다.
이하, 그 이유에 대하여 설명한다.
(ⅰ) 컬렉터-에미터간 내압의 유지
우선 제36도를 참조하면, 개구(163a)를 형성하도록 마스크를 사용하여 제1층간 절연막(63)을 식각한다.
제1층간 절연막(63)에는 막두께 T21의 불균일이 있기 때문에 제1층간 절연막(63)은 일반적으로 그의 막두께의 약 10% 과식각된다.
이 때문에, 이 과식각에 의해 p-베이스 영역(7) 표면도 식각되고 말아 p-베이스 영역(7)의 표면에 깊이 T2-2의 홈이 형성되고 만다.
제37도를 참조하면, 이 홈이 형성된 상태에서 n+에미터 영역(9)이 형성된다.
이 n+에미터 영역(9)의 형성은 소정의 주입 에너지에서 이온 주입 등이 행하여지는 것에 의해 이루어진다.
따라서 n+에미터 영역(9)은 홈의 깊이 T22만큼 깊게 형성되게 되고, 그 만큼 p-베이스 영역(7)의 베이스 폭 W20이 작게 된다.
그러므로, 제1실시예에서는 양호한 컬렉터-에미터간 내압이 얻어지지 않을 우려가 있다.
제38도를 참조하면, 제2실시예에서는 실리콘 산화막(101)과 실리콘 질화막(103)이 설치되어 있다.
이 실리콘 질화막(103)은 제1층간 절연막(63)을 식각할 때, 에칭 스톱퍼로서의 역할을 하고, 실리콘 산화막(101)은 실리콘 질화막(103)의 식각시 에칭 스토퍼로서의 역할을 한다.
개구(163a)는 실리콘 산화막(101)을 식각하는 것에 의해 p-베이스 영역(7)의 표면에 도달하게 된다.
실리콘 산화막(101)의 막두께 T11은 제36도에 나타낸 제1층간 절연막(63)의 막두께 T21보다 극히 작도록 설정되어 있다.
구체적으로는 실리콘 산화막(101)의 막두께 T11은 300Å이고, 제1층간 절연막(63)의 막두께 T21은 4500~7000Å 범위를 가지고 있다.
따라서 실리콘 산화막(101)을 10% 더 식각하여도, p-베이스 영역(7)의 표면에 형성되는 홈의 깊이 T12는 제1실시예에서 형성된 홈 깊이 T22에 비하여 극히 얕게 된다.
그러므로, 제39도에 나타낸 바와 같이, n+에미터 영역(9)도 그 정도로 깊은 위치에 형성되지 않고, 소망의 베이스 폭 W10을 얻는 것이 용이하게 된다.
따라서 양호한 컬렉터-에미터 내압을 용이하게 유지하는 것이 가능하게 된다.
(ⅱ) 집적도의 향상
본 실시예에서는 실리콘 산화막(101)과 실리콘 질화막(103)을 설치하였기 때문에, 예를 들어 제26도에 나타낸 개구(163b)를 자기정렬로 형성하는 것이 가능하게 된다.
우선, 제40도를 참조하면, 제1층간 절연막(63)에 포토리소그래피와 식각 기술을 사용하여 제1개구(163c1)가 형성된다.
이 식각시에 실리콘 질화막(103)은 에칭 스토퍼로서의 역할을 한다.
이어서 실리콘 질화막(103)과 실리콘 산화막(101)을 차례로 습식 식각하였다.
제41도를 참조하면, 이 습식 식각으로 n형 소스/드레인 영역(25)의 표면을 노출하는 개구(163c)가 형성된다.
제42도를 참조하면, 개구(163c)를 통하여 n형 소스/드레인 영역(25)의 노출된 표면에 접촉하도록 배선층(35e)이 형성된다.
상기와 같은 개구(163c)를 자기정렬 방법으로 형성한 경우, 게이트 전극(29)과 배선층(35e)과의 거리 LP2를 마스크의 정렬 오차의 거리보다 짧게 할 수 있다.
이에 대하여 제26도에 나타낸 개구(163b)에서는, 제29도와 제30도의 공정에서 마스크 정렬 오차로 인하여 개구(163b)의 측벽에서 게이트 전극(29)의 측면이 노출될 우려가 있다.
이 경우, 제31도의 공정에서 다결정 실리콘(15b)이 형성되면, 게이트 전극(29)과 다결정 실리콘막(15b)은 단락되고 만다.
이 단락을 방지하기 위해, 제26도에 나타낸 게이트 전극(29)과 배선층(35)과의 거리 LP1을 적어도 마스크의 정렬 오차의 거리(약 0.1~0.2μm)보다 크도록 확보할 필요가 있다.
또한, 개구(63b)의 직경 LC1은 포토리소그래피 공정의 한계로 인하여 소정의 길이(약 0.4~0.5μm) 이하로 될 수 없다.
따라서 게이트 전극(29)과 배선층(35) 사이의 거리 LP1이 크게되면, 필연적으로 게이트 전극(29)간의 거리 LW1도 크게된다.
결과적으로 제26도에 나타낸 개구(63b)로는 고집적화에 대응하기 어렵다.
이에 대하여 상술한 자기정렬 방법에서는, 실리콘 질화막과 실리콘 산화막(101)을 식각할 때 마스크를 필요로 하지 않는다.
따라서 마스크의 정렬 오차를 고려할 필요가 없다.
제42도에 나타낸 바와 같이, 게이트 전극(29)과 배선층(35e) 사이의 거리 LP2는 마스크의 정렬 오차의 거리보다 짧게 만들 수 있다.
결과적으로 거리 LP2를 작게 할 수 있는 정도로 게이트 전극(29) 사이의 거리 LW2를 작게 할 수 있으므로, 고집적화에 대응하는 것이 용이하게 된다.
[실시예3]
제43도를 참조하면, Bi-CMOS 구조는 동일한 반도체 기판상에 형성된 바이폴라 트랜지스터 영역(210)과 nMOS 트랜지스터 영역(22)과, pMOS 트랜지스터 영역(240)을 가지고 있다.
본 실시예의 Bi-CMOS 구조는 제2실시예와 비교하여 바이폴라 트랜지스터 영역(210)의 구성이 다르다.
바이폴라 트랜지스터 영역(210)에 있어서, 분순물이 도입된 실리콘으로 이루어지는 p-반도체 기판(1)의 표면상에는 n+메몰층(3)이 형성되어 있다.
이 n+메몰층(3)의 표면상에는 n-에피택셜 성장층(5)과 컬렉터 인출용 n+확산층(13)이 형성되어 있다.
이 n-에피택셜 성장층(5)의 표면에는 p-베이스 영역(207)과 p+외부 베이스 영역(211)이 각각 인접하도록 형성되어 있다.
p-베이스 영역(207) 내에는 n+에미터 영역(209)이 형성되어 있다. 바이폴라 트랜지스터 영역(210)을 덮도록 제1층간 절연막(63)이 형성되어 있다. 제1층간 절연막(63)dep는 p-베이스 영역(207)과 n+에미터 영역(209)과, p+외부 베이스 영역(211)에 이르는 개구(263d)가 형성되어 있다.
개구(236d)를 통하여 p+외부 베이스 영역(211)과 접촉하도록 제1층간 절연막(63)의 표면상에는 베이스 인출 전극(217)이 형성되어 있다.
또 베이스 인출 전극(217) 상에는 실리콘 산화막(218)이 형성되어 있고, 베이스 인출 전극(217)의 단면(측면)을 덮도록 측벽 산화막(219)이 형성되어 있다.
베이스 개구(263d) 내에는 측벽 산화막(219)에 의해 형상이 규정되고, 또한 n+에미터 영역(209)의 표면에 이르는 에미터 개구(219a)가 형성되어 있다.
이 에미터 개구(219a)를 통하여 n+에미터 영역(209)에 접촉하도록 에미터 전극(215)이 형성되어 있다.
이 에미터 전극(215)은 인이 도입된 다결정 실리콘으로 형성되고, 그 다결정 실리콘 내의 인의 농도는 1×1020cm-3~6×1020cm-3의 범위이다.
에미터 전극(215)과 베이스 전극(217)을 덮도록 제1층간 절연막(63)의 표면상에는 제2층간 절연막(65)이 형성되어 있다.
제2층간 절연막(65)에는 에미터 전극(215)과 베이스 전극(217)에 이르는 콘택홀(65a,65b)이 각각 형성되어 있다.
이 콘택홀(65a65b)을 통하여 각각 에미터 전극(215)과 베이스 전극(217)에 접촉하도록 도전층(71a,71b)이 형성되어 있다.
또 제1과 제2층간 절연막(63,65)에는 n+확산층(13)에 이르는 콘택홀(65c)이 형성되어 있다.
이 콘택홀(65c)을 통하여 n+확산층(13)에 접촉하도록 도전층(71c)이 형성되어 있다.
바이폴라 트랜지스터 영역(210) 이외의 구성에 대해서는 제2실시예의 구성과 거의 동일하므로, 그의 설명은 생략한다.
이하, 본 발명의 제3실시예의 반도체 장치의 제조 방법을 설명한다.
제44도를 참조하면, 제44도까지의 공정은 제6도에 나타낸 제1실시예에서의 제조방법과 동일하므로, 그 설명은 생략한다.
제45도를 참조하면, 전표면에 포토레지스트가 도포되고, 노광 및 현상된다.
이에 의해 pMOS 트랜지스터 영역을 노출하는 레지스트 패턴(291c)이 형성된다.
레지스트 패턴(291c)을 마스크로 사용하여 BF2와 같은 불순물이 약 20KeV와 4.0×1015cm-2의 조건에서 주입된다.
이에 따라, n-웰 영역(43)의 표면에 한 쌍의 p+소스/드레인 영역(45)이 형성된다.
이 한 쌍의 소스/드레인 영역(45)과 게이트 산화막(47)과, 게이트 전극(49)에 의해 pMOS 트랜지스터(50)가 형성된다.
이어서 레지스트 패턴(291c)이 제거된다.
제46도를 참조하면, 전표면에 실리콘 산화막(101)과 실리콘 질화막(103)이 LPCVD 법에 의해 각각 약 300Å, 약 500~1000Å의 두께로 형성된다.
이 실리콘 질화막(103)의 전표면에 LPCVD 법에 의해 실리콘 산화막(63a0)이 약 6000~12000Å 정도의 두께로 형성된다.
이 실리콘 산화막(63a0)의 표면상에 SOG막(67)이 도포된다.
이 SOG막(67)은 액체이기 때문에, 하부에 단차가 있으면 단차의 오목부에 잔류하기 쉽다.
따라서 단차 오목부에서는 SOG막(67)의 막두께가 두껍게 되고, 그의 상부 표면은 실질적으로 평탄한 평면으로 된다.
이어서, SOG막(67)과 실리콘 산화막(63a0)과의 식각률이 같도록 한 조건에서 SOG막(67)과 실리콘 산화막(63a0)에, 예컨대 RIE법을 사용하여 일점쇄선으로 나타낸 위치까지 식각이 행하여진다.
제47도를 참조하면, 이 식각에 의해 그 상부 표면이 실질적으로 평탄하고, 또한 게이트의 상부의 두께 A3이 500Å~3000Å 정도로 되는 제1층간 절연막(63)이 형성된다.
제48도를 참조하면, 제1층간 절연막(63)의 전표면에 포토레지스트가 도포되고, 노광 및 현상된다.
이에 따라, 바이폴라 트랜지스터 영역의 소정 부분의 신방에 홀패턴을 가지는 레지스트 패턴(291g)이 형성된다.
이 레지스트 패턴(291g)을 마스크로 사용하여, 제1층간 절연막(63)을 실리콘 질화막(103)의 표면이 노출될 때까지 RIE 법으로 식각한다.
이 식각은 예를 들어 실리콘 질화막(103)에 대한 식각 선택비가 높은 조건에서 실시된다.
그리고 실리콘 산화막(101)에 대하여 식각 선택비가 높은 조건에서, 실리콘 산화막(101)의 상부 표면이 노출될 때까지 실리콘 질화막(103)을 RIE로 식각된다.
또한, 실리콘에 대한 식각 선택비가 높은 조건에서, n+에피택셜 성장층(5)의 표면이 노출될 때까지, 실리콘 산화막(101)을 RIE로 식각한다.
따라서 n+에피택셜 성장층(5)의 일부 표면을 노출하는 베이스 개구(263d)가 형성된다.
이어서, 레지스트 패턴(291g)이 제거된다.
제49도를 참조하면, 전 표면에 LPCVD 법에 의해 약 2000Å의 두께를 가지는 다결정 실리콘막(217a)이 형성된다.
이 다결정 실리콘막(217a)의 전표면에 BF2와 같은 불순물을 약 40KeV와 4.0×1015cm-2의 조건에서 주입된다.
이 다결정 실리콘막(217a)의 전 표면에 LPCVD 법에 의해 약 2000Å의 두께를 가지는 실리콘 산화막(218a)이 형성된다.
제50도를 참조하면, 실리콘 산화막(218a)의 소정 영역 상에 소망의 형상을 가지는 레지스트 패턴(291h)이 형성된다.
이 레지스트 패턴(291h)을 마스크로 사용하여, 실리콘 산화막(218a)과 다결정 실리콘막(217a)을 차례로 식각한다.
이 식각에 의해 베이스 개구(263d)를 통하여 n+에피택셜 성장층(5)의 표면에 접촉하는 베이스 전극(217)이 형성된다.
또한, 이 베이스 전극(217)의 형성과 동시에 에미터 개구가 형성되게 된다.
이어서, 소정의 열처리를 가하는 것에 의해, 베이스 전극(217) 내의 보론이 n+에피택셜 성장층(5) 내로 확산되어, p+외부 베이스 영역(211)이 형성된다.
제51도를 참조하면, BF2와 같은 불순물이 약 50KeV와 1×1014cm-2의 조건에서 주입된다.
이 주입 등에 의해, p+외부 베이스 영역(211)에 인접하도록 n+에피택셜 성장층(5)의 표면에 p-베이스 영역(207)이 형성된다.
이어서, 레지스트 패턴(291h)이 제거된다.
제52도를 참조하면, 전표면에 LPCVD 법에 의해 약 2000Å 정도의 두께로 실리콘 산화막(도시하지 않음)을 형성한 후, 예를 들면 RIE에 의해 이 실리콘 산화막의 전면을 식각한다.
이 식각에 의해 베이스 전극(217)의 단면(측면)을 덮도록 측벽 산화막(219)이 형성된다.
또한, 이 측벽 산화막(219)의 표면에 의해서 그 형상이 규정되는 에미터 개구(219a)가 형성된다.
제53도를 참조하면, 측벽 산화막(219) 등을 마스크로 사용하여, 비소가 약 60KeV와 1×1015cm-2의 조건에서 주입된다.
이 주입 등에 의해 p-베이스 영역(207) 내의 표면에 n+에미터 영역(209)이 형성된다.
제54도를 참조하면, 전표면에 포토레지스트가 도포되고, 노광 및 현상된다.
이에 따라 소망의 형상을 가지는 레지스트 패턴(291e)이 형성된다.
이 레지스트 패턴(291e)을 마스크로 사용하여, 제1층간 절연막(63)과 실리콘 질화막(103)과 실리콘 산화막(101)을 차례로 예를 들어 RIE로 식각한다.
이 식각에 의해 n형 불순물 영역(25)의 일부 표면을 노출하는 개구(13b)가 형성된다.
이어서, 레지스트 패턴(291e)이 제거된다.
제55도를 참조하면, 전표면에 실란과 포스핀 가스를 이용하여 온도 590℃와 압력 0.3~0.5Torr 범위에서 LPCVD를 실시한다.
따라서 인이 도입된 다결정 실리콘막(15b)이 약 2000Å 정도의 두께로 형성된다.
이 다결정 실리콘막(15b) 내의 인의 농도는 약 1×1020cm-3~6×1020cm-3의 범위이다.
이 다결정 실리콘막(15b)이 포토리소그래피와 식각 공정에 의해 패터닝된다.
제56도를 참조하면, 이 패터닝에 의해, 에미터 개구(216a)를 통하여 n+에미터 영역(209)과 접촉하는 에미터 전극(215)과, 개구(163b)를 통하여 n형 소스/드레인 영역(25)과 접촉하는 배선층(35)이 형성된다.
제57도를 참조하면, 이 에미터 전극(215)과 배선층(35)을 덮도록 제1층간 절연막(63)의 전표면에 제2층간 절연막(65)이 형성된다.
이 제2층간 절연막(65) 상에 소정의 형상을 가지는 레지스트 패턴(291f)이 형성된다.
이 레지스트 패턴(291f)을 마스크로 사용하여, 예를 들어 RIE로 제1과 제2층간 절연막(63,65)이 식각된다.
이에 따라 제1과 제2층간 절연막에 콘택홀(65a,65b,65c,65d,65e,65f)이 형성된다.
이어서, 레지스트 패턴(291f)이 제거된다.
제58도를 참조하면, 각 콘택홀(65a,65b,65c,65d,65e,65f)을 통하여 각 하층의 도전층이나 도전 영역에 접촉하도록 도전층(71a,71b,71c,71d,71e,71f)이 형성된다.
또한, 이 실시예에서는 에미터 전극(15)과 배선층(35)은 인이 도입된 다결정 실리콘막 단층으로되어 있지만, 이것으로 한정되는 것은 아니다.
구체적으로는 에미터 전극(15)과 배선층(35)은 제59도에 나타낸 바와 같이 폴리사이드 구조를 가져도 좋다.
제59도를 참조하면, 에미터 전극(215a)은 폴리사이드 구조를 가지고, 다결정 실리콘막(215b)과 그 위의 형성된 금속 실리사이드층(215c)으로 형성되어 있다.
이 다결정 실리콘막(215b)에는 인이 도입되어 있고, 그 인의 농도는 1×1020cm-3~1×1021cm-3의 범위이다.
또, 배선층(35a)도 폴리사이드 구조를 가지고 있고, 다결정 실리콘막(35b)과 그 위에 형성되는 금속 실리사이드층(35c)으로 형성되어 있다.
이 다결정 실리콘막(35b)에는 인이 도입되어 있고, 그 인의 농도는 1×1020cm-3~1×1021cm-3의 범위이다.
본 실시예의 제조 방법에 있어서도, 제1실시예와 마찬가지로 p-베이스 영역(207) 내에 n+에미터 영역(209)을 형성한 후, 에미터 전극(215)과 배선층(35)을 형성하고, 인을 포함하는 다결정 실리콘막을 LPCVD 법으로 형성한다.
따라서 RTA에 의한 고온 열처리가 필요하지 않으므로, 집적도를 쉽게 향상시킬 수 있다.
RTA에 의한 열처리가 삭제되었으므로, 에미터 전극(215)과 배선층(35)을 형성하는 다결정 실리콘 내에 인의 농도가 증가될 수 있고, 배선 저항이 감소될 수 있다.
따라서 본 실시예의 제조 방법에 의해서 만들어진 Bi-CMOS 구조는 에미터 전극(215)과 배선층(35)을 형성하는 다결정 실리콘 내의 인의 농도를 1×1020cm-3이상으로 하는 것이 가능하다.
이 때문에, 제1실시예와 마찬가지로 SRAM 기억 셀에 기억된 데이터의 파괴를 방지할 수 있는 현저한 효과를 갖는다.
또, 에미터 전극(215)과 배선층(35)이 다결정 실리콘막 단층으로 구성된 경우(제43도)는 그 다결정 실리콘막 내의 인의 농도는 6×1020cm-3이하이다.
또, 에미터 전극(215a)과 배선층(35a)이 폴리사이드 구조로 구성된 경우(제59도)는 폴리사이드 구조를 형성하는 다결정 실리콘막 내의 인의 농도는 1×1021cm-3이하이다.
따라서 제1실시예와 마찬가지로 양호한 컬렉터-에미터 내압을 얻을 수 있다.
또한, 본 실시예에서는 실리콘 산화막(101)과 실리콘 질화막(103)이 설치되어 있다.
이것에 의해, 제2실시예와 마찬가지로 양호한 컬렉터-에미터 내압을 유지할 수 있고, 집적도를 쉽게 향상시킬 수 있다.
또한 본 실시예에서는 측벽 산화막(219a)이 설치되기 때문에, 베이스 저항을 줄이고, 집적도를 더 향상시킬 수 있다.
제60도를 참조하면, 포토리소그래피에 의해서 에미터 개구(218a)를 형성하는 공정은 마스크의 정렬오차를 고려하여야 한다.
만일 마스크가 정렬되지 못하면, 에미터 개구(218a)는 소망의 위치에 형성되지 못하고, 이 위치를 벗어나게 된다.
이 위치에 오정렬이 생기면, 에미터 개구(218b)의 측벽부에서 베이스 전극(217)의 단면(측면)(217e)이 노출될 우려가 있다.
만일 베이스 전극(217)의 단면(측면)(217e)이 노출된 상태에서 에미터 전극이 형성되면, 베이스 전극(217)과 에미터 전극이 단락된다.
이러한 단락을 방지하기 위하여 베이스 전극(217)과 에미터 개구(218b) 사이의 거리 LM2가 마스크의 정렬오차 거리보다 커야 한다.
물론, 이 거리 LM2를 크게하면, p+외부 베이스 영역(211)과 n+에미터 영역(209) 사이의 거리가 증가되고, 그 사이에 생기는 큰 기생 정전용량 r1이 크게되는 문제점이 있다.
이에 반하여 본 실시예에서는 제61도에 나타낸 바와 같이, 베이스 전극(217)의 단면(측면)(217e)은 측벽 산화막(219)에 의해 덮여있다.
이 측벽 산화막(219)의 형성시에는 제52도의 공정에서 설명한 바와 같이 마스크가 불필요하게 되기 때문에, 마스크의 오정렬을 고려할 필요가 없다.
따라서 베이스 전극(217)과 에미터 개구(219a) 사이의 거리 LM1은 중첩되는 마스크의 정렬 오차의 거리보다 작아질 수 있다.
n+에미터 영역(209)은 이 측벽 산화막(219)을 마스크로 사용하여 형성되기 때문에, 거리 LM1이 감소함에 다라 p+외부 베이스 영역(211)과 n+에미터 영역(209) 사이의 거리도 감소한다.
또, p+외부 베이스 영역(211)과 n+에미터 영역(209) 사이에 생기는 기생저항(베이스 저항을 작게 하는 것이 가능하다.
또, p+외부 베이스 영역(211)과 n+에미터 영역(209) 사이의 거리 LM1이 줄어들기 때문에, 거리의 감소에 따라 집적도는 향상될 수 있다.
상기 제1과 제2,제3실시예에 있어서는 에미터 전극(15,215)과 배선층(35)은 인이 도입된 다결정 실리콘막 단층 혹은 그것을 포함하는 폴리사이드 구조로 형성된 경우에 대해서도 설명하였지만, 이것으로 한정되는 것은 아니다.
즉, 에미터 전극(215)과 배선층(35)은 소정의 농도로 인이 도입된 다결정 실리콘막을 포함하여도 좋다.
또, 제1과 제2,제3실시예에 있어서는, n+에미터 영역(9,209)은 이온 주입에 의해 불순물을 p-베이스 영역(7) 내에 도입하는 것에 의해 형성되지만, 이것으로 한정되는 것은 아니다.
즉, n+에미터 영역(9,209)은 에미터 전극(15,215)이 형성 전에 형성되어 있다면, 어떠한 방법에 의해 형성하여도 좋다.
또한, 제1과 제2,제3실시예에서는 Bi-CMOS 구조에 대하여 설명하였지만, 이것으로 한정되는 것은 아니다.
즉, 바이폴라 트랜지스터를 탑제한 반도체 장치라면 어떠한 것으로 되어 있는 것에도 적용될 수 있다.
예컨대, MOS 트랜지스터에 있어서 펀치스루와 핫 일렉트론에 대한 내성이 저하되는 것을 방지할 수 있다.
따라서 MOS 트랜지스터의 게이트 길이와 같은 여러 부분의 크기를 줄일 수 있으므로, 집적도를 쉽게 향상시킬 수 있다.
또, RTA에 의한 열처리를 생략할 수 있기 때문에, 이 열처리에 의해서 발생하는 불이익을 막을 수 있는데, 구체적으로 에미터 불순물 영역이 베이스 불순물 영역에 깊게 형성되고, 이로 인해 베이스 불순물 영역의 폭이 줄어드는 것을 방지할 수 있다.
결과적으로 양호한 내압을 유지하면서 에미터 전극의 배선 저항을 줄일 수 있다.
상술한 방법에 의해서 만들어진 본 발명의 반도체 장치에서 다결정 실리콘막의 인의 농도를 크게하는 것이 가능하다.
따라서, 에미터 전극 내의 인의 농도를 종래의 기술로는 얻을 수 없는, 최소한 1×1020cm-3까지 증가시킬 수 있으므로, 에미터 전극의 배선 저항을 줄일 수 있다.
본 발명을 상세히 설명되고 나타내어 졌지만, 이것은 실시예의 방법에 의한 것이고, 본 발명의 범위는 실시예의 방법에 의해서만 한정되는 것이 아니며, 첨부된 청구범위에 의해서만이 한정됨은 명백하다.

Claims (13)

  1. 반도체 기판(1)의 주표면에 제1도전형의 컬렉터 불순물 영역(3,5,13)을 형성하는 공정과, 상기 컬렉터 불순물 영역 내의 상기 반도체 기판의 주표면에 제2도전형의 베이스 불순물 영역(7,11; 207,211)을 형성하는 공정과, 상기 베이스 불순물 영역 내의 상기 반도체 기판의 주표면에 제1도전형의 에미터 불순물 영역(9; 209)을 형성하는 공정과, 상기 에미터 불순물 영역에 인접하도록 인이 균일하게 도입된 다결정 실리콘층(15; 15b; 215; 215b)을 기상성장법으로 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 에미터 불순물 영역(9; 209)을 형성하는 공정은 상기 베이스 불순물 영역(7,11; 207,211)에 제1도전형의 불순물을 이온 주입하는 공정을 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 다결정 실리콘층(15; 15b; 215; 215b)을 형성하기 위한 상기 기상성장법을 인을 포함하는 분위기에서 실시하는 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 다결정 실리콘층(15; 15b; 215; 215b)을 형성하는 상기 기상성장법은 실란(SiH4)과 포스핀(PH3)을 포함하는 분위기에서 실시하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 다결정 실리콘층(15b; 215b) 상에 상기 다결정 실리콘층과 접촉하도록 실리사이드층(15c; 215c)을 형성하는 공정을 더욱 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 반도체 기판(1)의 주표면 상에 제1절연층(101)을 형성하는 공정과, 상기 제1절연층과 식각 특성이 다른 제2절연층(103)을 제1절연층 상에 형성하는 공정과, 상기 제2절연층과 식각 특성이 다른 제3절연층(63)을 제2절연층 상에 형성하는 공정과, 상기 제1,2 및 제3절연층을 식각하여 상기 제1,제2 및 제3절연층에 상기 에미터 불순물 영역(9; 209)에 이르는 개구(163a2; 263d)를 형성하는 공정을 더욱 포함하며, 상기 다결정 실리콘층(15; 15b; 215; 215b)은 상기 개구를 통하여 상기 에미터 불순물 영역에 접촉하도록 형성되는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 제1과 제3절연층(101,63)의 각각은 실리콘 산화막을 포함하며, 상기 제2절연층(103)은 실리콘 질화막을 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 베이스 불순물 영역(207,211)은 제1불순물 영역(207)과 상기 제1불순물 영역보다 불순물 농도가 높은 제2불순물 영역(211)을 가지며, 상기 제2불순물 영역이 상기 제1불순물 영역의 측면을 둘러싸도록 상기 제1 및 제2불순물 영역 또는 상기 반도체 기판(1)의 주표면에 형성되고, 상기 에미터 불순물 영역(209)은 상기 제1불순물 영역 내에 형성되는 반도체 장치의 제조방법.
  9. 주표면을 가지는 반도체 기판(1)과, 상기 반도체 기판의 주표면에 형성된 제1도전형의 컬렉터 불순물 영역(3,5,13)과, 상기 컬렉터 불순물 영역 내의 상기 반도체 기판의 주표면에 형성된 제2도전형의 베이스 불순물 영역(7,11; 207,211)과 상기 베이스 불순물 영역 내의 상기 반도체 기판의 주표면에 형성된 제1도전형의 에미터 불순물 영역(9,29)과, 상기 에미터 불순물 영역에 인접하는 도전층(15; 15a; 215; 215a)을 구비하며, 상기 도전층은 인이 균일하게 도입된 다결정 실리콘(15; 15b; 215; 215b)을 포함하며, 상기 인은 1×1020cm-3이상의 농도로 다결정 실리콘층에 도입되어 있는 반도체 장치.
  10. 제9항에 있어서, 상기 도전층(15; 215)은 인이 도입된 다결정 실리콘으로 형성되고, 상기 인은 6×1020cm-3이하의 농도로 다결정 실리콘에 도입되어 있는 반도체 장치.
  11. 제9항에 있어서, 상기 도전층(15a; 215a)은 인이 도입된 다결정 실리콘층(15b; 215b)과, 상기 다결정 실리콘 상에 형성된 실리사이드층(15c; 215c)을 포함하며, 상기 인은 1×1021cm-3이하의 농도로 다결정 실리콘층에 도입되어 있는 반도체 장치.
  12. 제9항에 있어서, 상기 반도체 기판(1)의 주표면 상에 형성된 제1절연층(101)과, 상기 제1절연층과는 다른 식각특성을 가지며, 상기 제1절연층 상에 형성된 제2절연층(103)과, 상기 제2절연층과는 다른 식각특성을 가지며, 상기 제2절연층 상에 형성된 제3절연층(63)을 포함하며, 상기 제1,제2 및 제3절연층은 상기 에미터 불순물 영역(9; 209)에 이르는 개구(163a2; 262d)를 가지며, 상기 도전층(15; 15a; 215; 215a)은 상기 개구를 통하여 상기 에미터 불순물 영역에 접촉하는 반도체 장치.
  13. 제12항에 있어서, 상기 제1과 제3절연층(101,63)의 각각은 실리콘 산화막을 포함하며, 상기 제2절연막(103)은 실리콘 질화막을 포함하는 반도체 장치.
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