JP2773505B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 41
- 239000003990 capacitor Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 9
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- 239000011229 interlayer Substances 0.000 description 6
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、基板上に形成されたフ
ィールド酸化膜上に、キャパシタを積層したスタックト
キャパシタ構造を有するＤＲＡＭなどの半導体装置およ
びその製造方法に関する。
ィールド酸化膜上に、キャパシタを積層したスタックト
キャパシタ構造を有するＤＲＡＭなどの半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】図３は、スタックトキャパシタ構造の従
来例のＤＲＡＭのセル構造を示す要部の断面図であり、
同図において、１は基板、２はフィールド酸化膜、３ａ
は基板１上に形成されたトランスファゲート（ゲー
ト）、３ｂはフィールド酸化膜２上に形成されたトラン
スファゲート（ワード線）、４はストレージノード、５
は層間絶縁膜、６はストレージノード４と基板１とを接
続するコンタクトホール、７はセルプレートである。
来例のＤＲＡＭのセル構造を示す要部の断面図であり、
同図において、１は基板、２はフィールド酸化膜、３ａ
は基板１上に形成されたトランスファゲート（ゲー
ト）、３ｂはフィールド酸化膜２上に形成されたトラン
スファゲート（ワード線）、４はストレージノード、５
は層間絶縁膜、６はストレージノード４と基板１とを接
続するコンタクトホール、７はセルプレートである。
【０００３】このようなセル構造は、図４に示されるよ
うにして製造される。
うにして製造される。
【０００４】すなわち、先ず、図４（Ａ）に示されるよ
うに、基板１に、フィールド酸化膜２、トランスファゲ
ート３ａ，３ｂを形成し、さらに、層間絶縁膜５をデポ
ジションにより形成する。次に、図４（Ｂ）に示される
ように、レジスト８を塗布し、図４（Ｃ）に示されるよ
うに、フォトマスク９を介して露光する。このとき、フ
ィールド酸化膜２の端部にコンタクトホール６がかから
ないようにフォトマスクを介して露光する。
うに、基板１に、フィールド酸化膜２、トランスファゲ
ート３ａ，３ｂを形成し、さらに、層間絶縁膜５をデポ
ジションにより形成する。次に、図４（Ｂ）に示される
ように、レジスト８を塗布し、図４（Ｃ）に示されるよ
うに、フォトマスク９を介して露光する。このとき、フ
ィールド酸化膜２の端部にコンタクトホール６がかから
ないようにフォトマスクを介して露光する。
【０００５】次に、図４（Ｄ）に示されるように、現像
液をレジスト８上にかけて現像を行い、レジストパター
ンを得、さらに、図４（Ｅ）に示されるように、エッチ
ングを行い、図４（Ｆ）に示されるように、レジスト８
を除去してコンタクトホール６を形成するものである。
その後、ストレージノード４およびセルプレート７が形
成されて図３の構造とされる。
液をレジスト８上にかけて現像を行い、レジストパター
ンを得、さらに、図４（Ｅ）に示されるように、エッチ
ングを行い、図４（Ｆ）に示されるように、レジスト８
を除去してコンタクトホール６を形成するものである。
その後、ストレージノード４およびセルプレート７が形
成されて図３の構造とされる。
【０００６】
【発明が解決しようとする課題】このような従来例で
は、ストレージノード４と基板１とを接続するコンタク
トホール６を、フィールド酸化膜２の端部にかからない
ように形成しているために、必然的に、基板１上のトラ
ンスファゲート３ａとコンタクトホール６のストレージ
ノード４との距離が規定されてしまい、コンタクトホー
ル６のストレージノード４とその左右のトランスファゲ
ート３ａ，３ｂとの距離、すなわち、マージンを均等に
とることが困難であり、このため、転写の際の重ね合わ
せのマージンを広くできず、ストレージノード４と左右
いずれかのトランスファゲート３ａ，３ｂとが接触して
しまう虞れがある。
は、ストレージノード４と基板１とを接続するコンタク
トホール６を、フィールド酸化膜２の端部にかからない
ように形成しているために、必然的に、基板１上のトラ
ンスファゲート３ａとコンタクトホール６のストレージ
ノード４との距離が規定されてしまい、コンタクトホー
ル６のストレージノード４とその左右のトランスファゲ
ート３ａ，３ｂとの距離、すなわち、マージンを均等に
とることが困難であり、このため、転写の際の重ね合わ
せのマージンを広くできず、ストレージノード４と左右
いずれかのトランスファゲート３ａ，３ｂとが接触して
しまう虞れがある。
【０００７】また、ソフトエラーに強い高精度のメモリ
セルを得るためには、基板１とストレージノード４との
接触面積を小さくする必要があるが、この接触面積は、
従来例では、コンタクトホール６の面積に等しくなって
おり、写真製版の技術からその面積を小さくするにも限
界があり、より精度の高いメモリセルを得るのが困難で
あった。
セルを得るためには、基板１とストレージノード４との
接触面積を小さくする必要があるが、この接触面積は、
従来例では、コンタクトホール６の面積に等しくなって
おり、写真製版の技術からその面積を小さくするにも限
界があり、より精度の高いメモリセルを得るのが困難で
あった。
【０００８】本発明は、上述の点に鑑みて為されたもの
であって、基板とストレージノードとを接続するコンタ
クトホールとその両側のトランスファゲートとの距離を
均等に大きくとれるようにするとともに、基板とストレ
ージノードとの接触面積を小さくすることを目的とす
る。
であって、基板とストレージノードとを接続するコンタ
クトホールとその両側のトランスファゲートとの距離を
均等に大きくとれるようにするとともに、基板とストレ
ージノードとの接触面積を小さくすることを目的とす
る。
【０００９】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。
を達成するために、次のように構成している。
【００１０】すなわち、本発明の半導体装置は、基板上
に形成されたフィールド酸化膜上に、キャパシタを積層
したスタックトキャパシタ構造の半導体装置において、
前記基板と前記キャパシタとを接続する接続部が埋設さ
れるコンタクトホールが、前記基板と前記フィールド酸
化膜の端部とに跨って形成され、前記接続部と前記フィ
ールド酸化膜とが重畳する領域において、前記接続部の
一部が前記フィールド酸化膜内に埋め込まれているもの
である。
に形成されたフィールド酸化膜上に、キャパシタを積層
したスタックトキャパシタ構造の半導体装置において、
前記基板と前記キャパシタとを接続する接続部が埋設さ
れるコンタクトホールが、前記基板と前記フィールド酸
化膜の端部とに跨って形成され、前記接続部と前記フィ
ールド酸化膜とが重畳する領域において、前記接続部の
一部が前記フィールド酸化膜内に埋め込まれているもの
である。
【００１１】また、請求項第１項記載の半導体装置を製
造するための本発明の製造方法は、フィールド酸化膜お
よびトランスファーゲートが形成された前記基板上に、
絶縁膜を形成する工程と、該絶縁膜上にレジストを塗布
する工程と、前記レジストの、前記フィールド酸化膜の
端部と前記基板とに跨った部分が、露光部または未露光
部となるようにフォトマスクを介して露光する工程と、
前記レジストを現像して前記跨った部分のレジストを除
去し、前記レジストをエッチングマスクとして該跨った
部分の前記絶縁膜および前記フィールド酸化膜端部の上
部をエッチングすることでコンタクトホールを開口する
工程と、前記レジストを除去する工程と、前記絶縁膜の
表面上に導電膜を形成し、前記キャパシタを構成するス
トレージノードを形成するとともに前記コンタクトホー
ルの内壁および底面に前記導電膜からなる接続部を得る
工程を含み、前記接続部と前記フィールド酸化膜とが重
畳する領域において、前記接続部の一部が前記フィール
ド酸化膜内に埋め込み形成されるものである。
造するための本発明の製造方法は、フィールド酸化膜お
よびトランスファーゲートが形成された前記基板上に、
絶縁膜を形成する工程と、該絶縁膜上にレジストを塗布
する工程と、前記レジストの、前記フィールド酸化膜の
端部と前記基板とに跨った部分が、露光部または未露光
部となるようにフォトマスクを介して露光する工程と、
前記レジストを現像して前記跨った部分のレジストを除
去し、前記レジストをエッチングマスクとして該跨った
部分の前記絶縁膜および前記フィールド酸化膜端部の上
部をエッチングすることでコンタクトホールを開口する
工程と、前記レジストを除去する工程と、前記絶縁膜の
表面上に導電膜を形成し、前記キャパシタを構成するス
トレージノードを形成するとともに前記コンタクトホー
ルの内壁および底面に前記導電膜からなる接続部を得る
工程を含み、前記接続部と前記フィールド酸化膜とが重
畳する領域において、前記接続部の一部が前記フィール
ド酸化膜内に埋め込み形成されるものである。
【００１２】
【作用】上記構成によれば、基板とストレージノードと
を接続するためのコンタクトホールが、フィールド酸化
膜の端部に跨って形成されているので、コンタクトホー
ルとその両側のトランスファゲートとの距離を均等にと
ることができる。
を接続するためのコンタクトホールが、フィールド酸化
膜の端部に跨って形成されているので、コンタクトホー
ルとその両側のトランスファゲートとの距離を均等にと
ることができる。
【００１３】さらに、コンタクトホールは、基板とフィ
ールド酸化膜とに跨っているので、基板とストレージノ
ードとの接触面積が、従来例に比べて小さくできること
になる。また、フィールド酸化膜の端部とコンタクトホ
ールとが重畳する領域においては、フィールド酸化膜の
上部をエッチングし、下部を残すことで、コンタクトホ
ールの内壁面積を増大して、ストレージノードの一部か
らなり、コンタクトホール内に埋め込み形成される接続
部の表面積を確保するとともに、コンタクトホールの開
口時にフィールド酸化膜下の基板にエッチングによるダ
メージを与えず、また、フィールド酸化膜としての素子
分離特性を保持できることになる。
ールド酸化膜とに跨っているので、基板とストレージノ
ードとの接触面積が、従来例に比べて小さくできること
になる。また、フィールド酸化膜の端部とコンタクトホ
ールとが重畳する領域においては、フィールド酸化膜の
上部をエッチングし、下部を残すことで、コンタクトホ
ールの内壁面積を増大して、ストレージノードの一部か
らなり、コンタクトホール内に埋め込み形成される接続
部の表面積を確保するとともに、コンタクトホールの開
口時にフィールド酸化膜下の基板にエッチングによるダ
メージを与えず、また、フィールド酸化膜としての素子
分離特性を保持できることになる。
【００１４】
【実施例】以下、図面によって本発明の実施例につい
て、詳細に説明する。
て、詳細に説明する。
【００１５】図１は、本発明の一実施例のスタックトキ
ャパシタ構造のＤＲＡＭの要部の断面図であり、図３の
従来例に対応する部分には、同一の参照符号を付す。
ャパシタ構造のＤＲＡＭの要部の断面図であり、図３の
従来例に対応する部分には、同一の参照符号を付す。
【００１６】同図において、１は基板、２は基板１上に
形成されたフィールド酸化膜、３ａは基板１上に形成さ
れたトランスファゲート（ゲート）、３ｂはフィールド
酸化膜２上に形成されたトランスファゲート（ワード
線）、４はストレージノード、５は層間絶縁膜、６はス
トレージノード４と基板１とを接続するコンタクトホー
ル、７はセルプレートである。
形成されたフィールド酸化膜、３ａは基板１上に形成さ
れたトランスファゲート（ゲート）、３ｂはフィールド
酸化膜２上に形成されたトランスファゲート（ワード
線）、４はストレージノード、５は層間絶縁膜、６はス
トレージノード４と基板１とを接続するコンタクトホー
ル、７はセルプレートである。
【００１７】この実施例では、コンタクトホール６のス
トレージノード４とその両側のトランスファゲート３
ａ，３ｂとの距離を均等に大きくとれるようにするとと
もに、基板１とストレージノード４との接触面積を小さ
くするために、コンタクトホール６を、フィールド酸化
膜２の端部に跨るように形成している。
トレージノード４とその両側のトランスファゲート３
ａ，３ｂとの距離を均等に大きくとれるようにするとと
もに、基板１とストレージノード４との接触面積を小さ
くするために、コンタクトホール６を、フィールド酸化
膜２の端部に跨るように形成している。
【００１８】このようなセル構造を有するＤＲＡＭは、
図２に示されるようにして製造される。
図２に示されるようにして製造される。
【００１９】すなわち、先ず、図２（Ａ）に示されるよ
うに、基板１上に、フィールド酸化膜２を形成し、この
フィールド酸化膜２および基板１上にトランスファゲー
ト３ｂ，３ａを形成し、さらに、層間絶縁膜５をデポジ
ションにより形成する。次に、図２（Ｂ）に示されるよ
うに、レジスト８を塗布し、図２（Ｃ）に示されるよう
に、フォトマスク９を介して露光する。このとき、フィ
ールド酸化膜２の端部と基板１とに跨る部分が、露光部
または未露光部となるように、フォトマスク９を介して
露光する。
うに、基板１上に、フィールド酸化膜２を形成し、この
フィールド酸化膜２および基板１上にトランスファゲー
ト３ｂ，３ａを形成し、さらに、層間絶縁膜５をデポジ
ションにより形成する。次に、図２（Ｂ）に示されるよ
うに、レジスト８を塗布し、図２（Ｃ）に示されるよう
に、フォトマスク９を介して露光する。このとき、フィ
ールド酸化膜２の端部と基板１とに跨る部分が、露光部
または未露光部となるように、フォトマスク９を介して
露光する。
【００２０】次に、図２（Ｄ）に示されるように、現像
液をレジスト８上にかけて現像を行い、前記跨る部分の
レジスト８を除いたレジストパターンを得、さらに、図
２（Ｅ）に示されるように、層間絶縁膜５のエッチング
を行い、図２（Ｆ）に示されるように、レジスト８を除
去してコンタクトホール６を形成するものである。その
後、ストレージノード４およびセルプレート７が形成さ
れて図１の構造とされる。
液をレジスト８上にかけて現像を行い、前記跨る部分の
レジスト８を除いたレジストパターンを得、さらに、図
２（Ｅ）に示されるように、層間絶縁膜５のエッチング
を行い、図２（Ｆ）に示されるように、レジスト８を除
去してコンタクトホール６を形成するものである。その
後、ストレージノード４およびセルプレート７が形成さ
れて図１の構造とされる。
【００２１】このようにして基板１とストレージノード
４とを接続するコンタクトホール６を、フィールド酸化
膜２の端部に跨って形成しているので、コンタクトホー
ル６のストレージノード４とその両側のトランスファゲ
ート３ａ，３ｂとの距離、すなわち、マージンを均等に
とることができ、従来例のように、ストレージノード４
と左右いずれかのトランスファゲート３ａ，３ｂとが接
触してしまうといったことを防止できることになる。
４とを接続するコンタクトホール６を、フィールド酸化
膜２の端部に跨って形成しているので、コンタクトホー
ル６のストレージノード４とその両側のトランスファゲ
ート３ａ，３ｂとの距離、すなわち、マージンを均等に
とることができ、従来例のように、ストレージノード４
と左右いずれかのトランスファゲート３ａ，３ｂとが接
触してしまうといったことを防止できることになる。
【００２２】さらに、コンタクトホール６の一部がフィ
ールド酸化膜２の端部に跨っているので、ストレージノ
ード４と基板１との接触面積は、従来例に比べて小さく
なり、これによって、ソフトエラーに強い精度の高いメ
モリセルを得ることが可能となる。
ールド酸化膜２の端部に跨っているので、ストレージノ
ード４と基板１との接触面積は、従来例に比べて小さく
なり、これによって、ソフトエラーに強い精度の高いメ
モリセルを得ることが可能となる。
【００２３】なお、本発明の他の実施例として、コンタ
クトホール６のストレージノード４と両側のトランスフ
ァゲート３ａ，３ｂとの距離をより大きくとるために、
フィールド酸化膜２上のトランスファゲート（ワード
線）３ｂを細くしてもよい。
クトホール６のストレージノード４と両側のトランスフ
ァゲート３ａ，３ｂとの距離をより大きくとるために、
フィールド酸化膜２上のトランスファゲート（ワード
線）３ｂを細くしてもよい。
【００２４】
【発明の効果】以上のように本発明によれば、基板とス
トレージノードとを接続するためにコンタクトホール内
に埋め込まれたストレージノードの一部からなる接続部
が、フィールド酸化膜の端部に跨って形成されているの
で、コンタクトホール内に接続部として埋設されるスト
レージノードとその両側のトランスファーゲートとの距
離を均等にとることができ、従来例のように、ストレー
ジノードと左右いずれかのトランスファーゲートとが接
触してしまうといったことがない。
トレージノードとを接続するためにコンタクトホール内
に埋め込まれたストレージノードの一部からなる接続部
が、フィールド酸化膜の端部に跨って形成されているの
で、コンタクトホール内に接続部として埋設されるスト
レージノードとその両側のトランスファーゲートとの距
離を均等にとることができ、従来例のように、ストレー
ジノードと左右いずれかのトランスファーゲートとが接
触してしまうといったことがない。
【００２５】さらに、コンタクトホールは、基板とフィ
ールド酸化膜とに跨っているので、該コンタクトホール
のストレージノードと基板との接触面積を、従来例に比
べて小さくすることができ、ソフトエラーに強い半導体
装置を得ることができる。また、上記の効果以外に、フ
ィールド酸化膜の端部とコンタクトホールが重畳する領
域の、フィールド酸化膜の上部をエッチング除去するた
め、フィールド酸化膜の端部をエッチングすることなく
残す場合よりも、コンタクトホールの内壁面積を増大で
き、コンタクトホール内に埋設されるストレージノード
の一部である接続部の表面積を拡大することが可能であ
り、キャパシタの対向面積を増大することが可能であ
る。さらに、フィールド酸化膜の端部の下部について
は、除去することなく残すため、フィールド酸化膜とし
ての素子分離機能を確保することが可能であり、フィー
ルド酸化膜の端部の下に位置する基板に対して与えるエ
ッチングダメージを低減できるため、良好な電気特性の
半導体装置を得ることが可能となる。
ールド酸化膜とに跨っているので、該コンタクトホール
のストレージノードと基板との接触面積を、従来例に比
べて小さくすることができ、ソフトエラーに強い半導体
装置を得ることができる。また、上記の効果以外に、フ
ィールド酸化膜の端部とコンタクトホールが重畳する領
域の、フィールド酸化膜の上部をエッチング除去するた
め、フィールド酸化膜の端部をエッチングすることなく
残す場合よりも、コンタクトホールの内壁面積を増大で
き、コンタクトホール内に埋設されるストレージノード
の一部である接続部の表面積を拡大することが可能であ
り、キャパシタの対向面積を増大することが可能であ
る。さらに、フィールド酸化膜の端部の下部について
は、除去することなく残すため、フィールド酸化膜とし
ての素子分離機能を確保することが可能であり、フィー
ルド酸化膜の端部の下に位置する基板に対して与えるエ
ッチングダメージを低減できるため、良好な電気特性の
半導体装置を得ることが可能となる。
【図１】本発明の一実施例の要部の断面図である。
【図２】図１の実施例の製造工程を示す図である。
【図３】従来例の要部の断面図である。
【図４】従来例の製造工程を示す図である。
【符号の説明】 １ 基板 ２ フィールド酸化膜 ３ａ，３ｂ トランスファゲート ４ ストレージノード ５ 層間絶縁膜 ６ コンタクトホール
Claims (2)
- 【請求項１】 基板上に形成されたフィールド酸化膜上
に、キャパシタを積層したスタックトキャパシタ構造の
半導体装置において、 前記基板と前記キャパシタとを接続する接続部が埋設さ
れるコンタクトホールが、前記基板と前記フィールド酸
化膜の端部とに跨って形成され、 前記接続部と前記フィールド酸化膜とが重畳する領域に
おいて、前記接続部の一部が前記フィールド酸化膜内に
埋め込まれている ことを特徴とする半導体装置。 - 【請求項２】 基板上に形成されたフィールド酸化膜上
に、キャパシタを積層したスタックトキャパシタ構造の
半導体装置の製造方法において、 フィールド酸化膜およびトランスファーゲートが形成さ
れた前記基板上に、絶縁膜を形成する工程と、 該絶縁膜上にレジストを塗布する工程と、前記レジストの、前記 フィールド酸化膜の端部と前記基
板とに跨った部分が、露光部または未露光部となるよう
にフォトマスクを介して露光する工程と、前記レジストを 現像して前記跨った部分のレジストを除
去し、前記レジストをエッチングマスクとして該跨った
部分の前記絶縁膜および前記フィールド酸化膜端部の上
部をエッチングすることでコンタクトホールを開口する
工程と、前記レジストを除去する工程と、 前記絶縁膜の表面上に導電膜を形成し、前記キャパシタ
を構成するストレージノードを形成するとともに前記コ
ンタクトホールの内壁および底面に前記導電膜からなる
接続部を得る工程を含み、 前記接続部と前記フィールド酸化膜とが重畳する領域に
おいて、前記接続部の一部が前記フィールド酸化膜内に
埋め込み形成される ことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346334A JP2773505B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346334A JP2773505B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183125A JPH05183125A (ja) | 1993-07-23 |
| JP2773505B2 true JP2773505B2 (ja) | 1998-07-09 |
Family
ID=18382711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346334A Expired - Fee Related JP2773505B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773505B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2143675B (en) * | 1983-07-11 | 1987-05-07 | Nat Semiconductor Corp | High efficiency dynamic random access memory cell and process for fabricating it |
| JPH0252465A (ja) * | 1988-08-17 | 1990-02-22 | Mitsubishi Electric Corp | 半導体装置 |
-
1991
- 1991-12-27 JP JP3346334A patent/JP2773505B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05183125A (ja) | 1993-07-23 |
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