FR3038132A1

FR3038132A1 - Cellule memoire resistive ayant une structure compacte

Info

Publication number: FR3038132A1
Application number: FR1555732A
Authority: FR
Inventors: Philippe Boivin; Simon Jeannot
Original assignee: STMicroelectronics Crolles 2 SAS; STMicroelectronics Rousset SAS
Current assignee: STMicroelectronics Crolles 2 SAS; STMicroelectronics Rousset SAS
Priority date: 2015-06-23
Filing date: 2015-06-23
Publication date: 2016-12-30
Anticipated expiration: 2035-06-23
Also published as: US20190214434A1; US9793321B2; US10283563B2; US20180012935A1; US10707270B2; US20160380030A1; FR3038132B1

Abstract

L'invention concerne une cellule mémoire formée dans une plaquette comprenant un substrat semi-conducteur (SUB) recouvert d'une première couche isolante (IL), la couche isolante étant recouverte d'une couche active (AL) en un matériau semi-conducteur, la cellule mémoire comprenant un transistor de sélection (ST) ayant une grille de contrôle (GT) et une première borne de conduction (DDP) connectée à un élément à résistance variable (VZ), la grille (GT) étant formée sur la couche active et présentant un flanc latéral recouvert d'une seconde couche isolante (SP), l'élément à résistance variable (VZ) étant formé par une couche (MO) en un matériau à résistance variable, déposée sur un flanc latéral de la couche active dans une première tranchée (TR) formée au travers de la couche active le long du flanc latéral de la grille, une tranchée conductrice (BC) étant formée dans la première tranchée contre un flanc latéral de la couche en matériau à résistance variable.

Description

1 CELLULE MEMOIRE RESISTIVE AYANT UNE STRUCTURE COMPACTE La présente invention concerne les mémoires résistives, et plus généralement les mémoires dans lesquelles chaque cellule mémoire comporte une grille de sélection et un élément à impédance variable pouvant présenter plusieurs états différents détectables par une mesure d'impédance.

Selon que l'élément peut conserver son état avec ou sans alimentation électrique, la mémoire est volatile ou non volatile. Ainsi, plusieurs types de mémoires résistives sont en cours de développement. Dans les mémoires CBRAM (Conductive-Bridging Random Access Memory), l'élément à impédance variable comprend deux électrodes et une couche mince d'électrolyte solide disposé entre les électrodes. Sous l'effet d'une polarisation de l'élément, des ions métalliques migrent d'une des deux électrodes et de l'électrolyte vers l'autre électrode, et forment un ou plusieurs filaments qui réduisent la résistance électrique de l'élément. Les mémoires RRAM ou ReRAM (Resistive RAM) comprennent un élément diélectrique qui peut être forcé à être conducteur d'une manière réversible par la formation de filaments conducteurs obtenus par l'application d'une tension suffisamment élevée. En particulier, les mémoires OxRAM utilisent des oxydes métalliques (Ox) comme matériau dont la résistance peut être contrôlée d'une manière réversible.

Dans les mémoires FeRAM ou FRAM (Ferroelectric RAM), l'élément à résistance variable comprend un condensateur dont le diélectrique est un matériau ferroélectrique dans lequel des dipôles magnétiques peuvent être orientés suivant les lignes de champ d'un champ électrique formé entre les électrodes lorsque le condensateur est chargé. Lorsque le condensateur se décharge, les dipôles conservent leur orientation. L'élément à résistance variable des mémoires MRAM (Magnetoresistive RAM) comprend deux plaques en matériau ferromagnétique pouvant produire un champ électrique, séparées par un film diélectrique. L'une des plaques est un aimant permanent, tandis que l'autre plaque génère un champ magnétique qui peut être modifié par un courant électrique. La lecture de l'état de la cellule mémoire est effectuée par une mesure de résistance.

3038132 2 Les figures 1A, 1B représentent schématiquement en coupe un substrat semi-conducteur SUB sur lequel est formée une cellule mémoire MC comprenant un élément à résistance variable VZ. La figure 1A est une vue en coupe longitudinale suivant le plan AA' indiqué sur la figure 1B, et la figure 5 1B est une vue en coupe transversale suivant le plan BB' indiqué sur la figure 1A. La cellule mémoire MC comprend un transistor de sélection comportant une grille GT, des régions de drain DDP et de source SDP de part et d'autre de la grille GT, et une région de canal sous la grille GT entre les régions de drain DDP et de source SDP. La grille GT est réalisée dans 10 une couche en silicium polycristallin formée sur une couche isolante GO déposée sur le substrat SUB. Les régions DDP, SDP sont formées par implantation de dopants dans le substrat SUB de chaque côté de la grille GT. La cellule mémoire MC est recouverte par un matériau isolant diélectrique D1. La région de source SDP est reliée à une ligne de source SL par 15 l'intermédiaire d'un via traversant la couche isolante D1. La grille GT forme une ligne de mot WL s'étendant parallèlement à la ligne de source SL. L'élément à résistance variable VZ est formé dans la couche isolante D1 et est relié à la région de drain DDP par l'intermédiaire d'un via formé dans la couche isolante D1. L'élément à résistance variable VZ est relié à une ligne 20 de bit BL formée à la surface de la couche isolante D1 par l'intermédiaire d'un via BC formé dans la couche isolante D1. La ligne de bit BL est perpendiculaire aux lignes de mot WL et de source SL. La cellule mémoire est isolée de cellules mémoire adjacentes (ou d'autres éléments de circuit formés sur le substrat SUB) par des tranchées d'isolation peu profondes 25 STI1 parallèles à la grille GT, et des tranchées d'isolation peu profondes STI2 perpendiculaires à la grille GT. Les tranchées d'isolation STI1 peuvent être remplacées par des grilles de transistor, telles que la grille GT, polarisées de manière à maintenir le transistor associé à l'état bloqué. La figure 2 représente le circuit électrique d'une partie d'un plan 30 mémoire comportant des cellules mémoire telles que la cellule mémoire MC représentée sur les figures 1A, 1B. Le plan mémoire comprend des lignes de mot WL, des lignes de source SL parallèles aux lignes de mot WL et des lignes de mot bit perpendiculaires aux lignes de mot WL et aux lignes de source BL. Chaque cellule mémoire MC comprend un transistor de sélection ST comportant une borne de conduction (source ou drain) connectée à une 3038132 3 borne d'un élément à résistance variable VZ dont l'autre borne est connectée à l'une des lignes de bit BL. L'autre borne de conduction du transistor de sélection ST est connectée à l'une des lignes de source SL, et la borne de grille du transistor ST est connectée à l'une des lignes de mot WL.

5 Pour réduire la surface occupée par chaque cellule mémoire, il a été proposé de réaliser les cellules mémoire par paire, partageant une même région de conduction connectée à une ligne de source SL, comme sur la figure 2. Dans ce mode de réalisation, la tranchée d'isolation ST1 à gauche sur la figure 1A est remplacée par une grille telle que la grille GT pour former 10 la grille du transistor de sélection de l'autre cellule mémoire de la paire de cellules mémoire. Il est souhaitable de réduire davantage la surface de substrat occupée par une cellule mémoire comprenant un élément à résistance variable. Des modes de réalisation concernent une cellule mémoire 15 comprenant un transistor de sélection ayant une grille de contrôle et une première borne de conduction connectée à un élément à résistance variable, la cellule mémoire étant formée dans une plaquette comprenant un substrat semi-conducteur recouvert d'une première couche isolante, la couche isolante étant recouverte d'une couche active en un matériau semi- 20 conducteur, la grille étant formée sur la couche active et présentant un flanc latéral recouvert d'une seconde couche isolante, l'élément à résistance variable étant formé par une couche en un matériau à résistance variable, déposée sur un flanc latéral de la couche active dans une première tranchée formée au travers de la couche active le long du flanc latéral de la grille et 25 atteignant la première couche isolante, une tranchée conductrice étant formée dans la première tranchée contre un flanc latéral de la couche en matériau à résistance variable. Selon un mode de réalisation, la tranchée conductrice est formée entre deux tranchées isolantes adjacentes qu'elle atteint, les deux tranchées 30 isolantes et la tranchée conductrice délimitant entre elles la cellule mémoire. Selon un mode de réalisation, la tranchée conductrice traverse les deux tranchées isolantes adjacentes, délimitant la cellule mémoire. Selon un mode de réalisation, la couche en matériau à résistance variable recouvre une partie du fond de la première tranchée, la tranchée 3038132 4 conductrice étant formée dans une seconde tranchée formée au travers de la couche en matériau à résistance variable. Selon un mode de réalisation, l'ensemble du substrat, de la couche active et de la première couche isolante forme un substrat de type FDSOI.

5 Des modes de réalisation peuvent également concerner une mémoire comprenant au moins deux cellules mémoire telles que précédemment définies, la grille de contrôle de chaque cellule mémoire étant connectée à une ligne de mot de la mémoire, l'élément à résistance variable de chaque cellule mémoire étant connecté à une ligne de bit de la mémoire, le transistor 10 de sélection de chaque cellule mémoire comprenant une seconde borne de conduction connectée à une ligne de source de la mémoire. Selon un mode de réalisation, les éléments à résistance variable des deux cellules mémoire sont formés dans la première tranchée et sont séparés l'un de l'autre par la tranchée conductrice reliée à une même ligne 15 de bit. Selon un mode de réalisation, la tranchée conductrice est en contact direct avec d'autres éléments à résistance variable d'autres cellules mémoire de la mémoire, et forme la ligne de bit. Selon un mode de réalisation, la seconde borne de conduction de 20 chaque cellule mémoire est partagée avec une autre cellule mémoire de la mémoire. Des modes de réalisation peuvent également concerner un procédé de fabrication d'un circuit intégré comprenant une cellule mémoire, le procédé comprenant des étapes consistant à : former un transistor de 25 sélection sur un substrat semi-conducteur recouvert d'une première couche isolante, la couche isolante étant recouverte d'une couche active en un matériau semi-conducteur, le transistor de sélection comprenant une grille de contrôle et des première et seconde bornes de conduction, recouvrir d'une seconde couche isolante un flanc latéral de la grille de contrôle du côté de la 30 première borne de conduction, réaliser une tranchée au travers de la couche active dans la première borne de conduction, atteignant la première couche isolante, déposer une couche en un matériau à résistance variable, dans la première tranchée, couvrant un flanc latéral de la couche active dans la première tranchée, et former dans la couche en matériau à résistance 35 variable une tranchée conductrice atteignant la première couche isolante.

3038132 5 Selon un mode de réalisation, la tranchée conductrice est réalisée en gravant une seconde tranchée dans la couche en matériau à résistance variable au travers d'un masque, et en remplissant la seconde tranchée d'un matériau conducteur.

5 Selon un mode de réalisation, la tranchée conductrice est formée en appliquant à la couche en matériau à résistance variable une gravure anisotrope, jusqu'à atteindre la première couche isolante au fond de la première tranchée, et en remplissant la première tranchée d'un matériau conducteur.

10 Selon un mode de réalisation, la tranchée conductrice est formée de manière à séparer la couche en matériau à résistance variable au fond de la première tranchée en deux parties formant respectivement deux éléments à résistance variable de deux cellules mémoire partageant la tranchée conductrice pour relier les deux cellules mémoire à une ligne de bit.

15 Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A, 1B décrites précédemment, représentent schématiquement en coupes transversale et longitudinale, un substrat semi20 conducteur dans lequel est formée une cellule mémoire classique comprenant un élément à résistance variable, la figure 2 décrite précédemment, représente schématiquement le circuit électrique d'un plan mémoire comprenant des cellules mémoire à élément à résistance variable, telles que celle des figures 1A, 1B, 25 les figures 3A, 3B et 3C représentent schématiquement un substrat semi-conducteur dans lequel sont formées des cellules mémoire comprenant un élément à résistance variable, selon un mode de réalisation, respectivement en coupe transversale, en coupe longitudinale et en vue de dessus, 30 la figure 4 représente schématiquement le circuit électrique d'un plan mémoire comprenant des cellules mémoire à élément à résistance variable, telles que celle de la figure 3A, la figure 5 est une vue de dessus de cellules mémoire, selon un autre mode de réalisation, 3038132 6 la figure 6 représente schématiquement le circuit électrique d'un plan mémoire comprenant des cellules mémoire à élément à résistance variable, telles que celles de la figure 5, les figures 7A à 7E représentent schématiquement en coupe 5 transversale un substrat semi-conducteur à différentes étapes de fabrication d'une cellule mémoire telle que celle de la figure 3A, selon un mode de réalisation, les figures 8A et 8B représentent en coupe transversale un substrat semi-conducteur à différentes étapes de fabrication d'une cellule mémoire, 10 selon un autre mode de réalisation. Les figures 3A, 3B, 3C représentent schématiquement un substrat semi-conducteur SUB sur lequel est formée une cellule mémoire MC1, comprenant un élément à résistance variable VZ, selon un mode de réalisation. La figure 3A est une vue en coupe suivant le plan AA' indiqué sur 15 la figure 3B, et la figure 3B est une vue en coupe suivant le plan BB' indiqué sur la figure 3A. Le substrat SUB est de type silicium sur isolant SOI (Silicon on Insulator) et comporte une couche isolante IL formée sur une face du substrat SUB et une couche active AL en un matériau semi-conducteur, par exemple en silicium, formée sur la couche isolante IL. Le substrat SUB peut 20 être de type FDSOI (Fully Depleted SOI). La cellule mémoire MC1 comprend un transistor de sélection comportant une grille GT formée sur le substrat SUB, et des régions de conduction SDP et DDP formées respectivement des deux côtés de la grille GT. La grille GT est formée en un matériau conducteur tel que le silicium 25 polycristallin dopé, sur une couche isolante GO, par exemple de l'oxyde SiO2, déposée sur la couche active AL. La grille GT forme une région de canal entre les régions DDP et SDP. Les régions SDP et DDP sont réalisées par implantation de dopants dans la couche active AL. La région SDP forme ainsi une région de conduction commune aux transistors de sélection de la 30 cellule mémoire MC et d'une cellule mémoire adjacente. Un via est formé sur la région SDP pour relier cette dernière à une ligne de source SL. La grille GT et en particulier les flancs latéraux de la grille, sont recouvertes d'une couche diélectrique SP formant un espaceur (spacer). La cellule mémoire MC1 est recouverte par un matériau isolant diélectrique D1 qui peut 35 également être de l'oxyde SiO2 ou un oxyde métallique. Sur les figures 3B et 3038132 7 3C, des cellules mémoire adjacentes sont isolées les unes des autres par des tranchées d'isolation STI2 adjacentes formées dans la couche active AL et atteignant la couche isolante IL. Selon un mode de réalisation, une première tranchée est réalisée 5 entre les espaceurs SP de la grille GT et d'une grille adjacente GT1, au travers de la couche active AL dans la région DDP, jusqu'à atteindre la couche isolante IL. Une couche en un matériau à résistance variable est déposée et gravée de manière à recouvrir partiellement une couche isolante déposée sur les grilles GT, GT1, les espaceurs SP et la région de substrat 10 entre les espaceurs SP des grilles GT, GT1, et en particulier des flancs latéraux de la couche active AL dans la première tranchée. Une seconde tranchée est formée au centre de la première tranchée dans la couche en matériau à résistance variable. La seconde tranchée forme ainsi deux éléments à résistance variable VZ. La seconde tranchée est remplie d'un 15 matériau conducteur de manière à former une tranchée conductrice BC entre les cellules mémoire. La tranchée conductrice BC forme ainsi une ligne de bit BL. De cette manière, la couche en matériau à résistance variable forme un élément à résistance variable VZ, à la fois pour la cellule mémoire MC1 et la cellule mémoire adjacente comportant la grille GT1.

20 La couche à résistance variable VZ peut être un électrolyte solide ou un matériau diélectrique susceptible de former des filaments sous l'effet d'une tension appliquée entre les électrodes, ou bien un matériau ferromagnétique, ou encore un matériau pouvant prendre des phases amorphe et cristalline. La couche à résistance variable VZ peut être réalisée 25 en un oxyde métallique tel que l'oxyde de cuivre (CuO), l'oxyde de silicium (SiO2), l'oxyde d'hafnium (Hf02), l'oxyde de nickel (NiO), l'oxyde de zinc (ZnO), l'oxyde d'aluminium ou alumine (A1203), l'oxyde de vanadium (V02) ou encore l'oxyde de titanate de strontium (SrTiO3). La structure de cellule mémoire qui vient d'être décrite, permet d'offrir 30 un gain de surface de substrat relativement important grâce au fait que les espaces entre les grilles GT, GT1 sont partagés par deux cellules mémoire adjacentes. Par rapport à la structure représentée sur les figures 1A, 1B, la structure de cellule mémoire représentée sur les figures 3A à 3C permet de réduire d'environ 29% la longueur de substrat occupée par une cellule 3038132 8 mémoire, en conservant les dimensions des éléments constituant les cellules mémoire. La figure 4 est un schéma électrique d'un plan mémoire MA1 comprenant plusieurs cellules mémoires, telle que la cellule mémoire MC1.

5 Le plan mémoire comprend des lignes de bit BL, des lignes de mot WL parallèles aux lignes de bit BL et des lignes de source SL perpendiculaires aux lignes de bit BL et aux lignes de mot WL. Chaque cellule mémoire MC1 comprend un transistor de sélection ST, et un élément à résistance variable VZ tel que celui représenté sur les figures 3A, 3B. Le transistor ST comporte 10 une borne de conduction (source ou drain) connectée à une borne de l'élément à résistance variable VZ dont l'autre borne est connectée à l'une des lignes de bit BL. L'autre borne de conduction (drain ou source) du transistor de sélection ST est connectée à l'une des lignes de source SL. Le transistor ST comporte une borne de grille connectée à l'une des lignes de 15 mot WL. La résistance de l'élément VZ peut être changée entre un état hautement résistant et un état faiblement résistant en lui appliquant une tension supérieure à une tension de seuil (mémoires unipolaires) ou une tension inversée (mémoires bipolaires). Il est à noter que les régions de conduction DDP, SDP du transistor 20 de sélection ST peuvent former indifféremment une borne de drain et une borne de source du transistor, et que les fonctions des lignes de bit BL et de source SL peuvent être interverties. Ainsi, sur la figure 5 représente des cellules mémoire MC2 qui diffèrent des cellules mémoire MC1 en ce que la tranchée conductrice BC 25 formant la ligne de bit BL est interrompue au-dessus des tranchées STI2, de manière à former des tronçons séparant des tronçons de la couche active AL, les tronçons de la couche active AL étant délimités par deux tranchées adjacentes STI2. Il est à noter qu'en prévoyant des tronçons BC séparant complètement deux tronçons alignés de couche active AL entre deux grilles 30 GT, on évite la formation de résistances parasites entre les deux tronçons alignés de la couche active AL. La figure 6 est un schéma électrique d'un plan mémoire MA2 comprenant plusieurs cellules mémoires, telle que la cellule mémoire MC2 de la figure 5. Le plan mémoire MA2 qui est équivalent au plan mémoire MA1 35 (figure 4), diffère de ce dernier simplement en ce que les lignes de bit BL 3038132 9 sont perpendiculaires aux lignes de mot WL et aux lignes de source SL. A noter que la structure de la cellule mémoire MC2 peut être utilisée aussi bien dans le plan mémoire MA2 que dans le plan mémoire MA1 (figure 4). Les figures 7A à 7E représentent une partie du substrat SUB sur 5 lequel sont formées plusieurs cellules mémoire du plan mémoire MA1 ou MA2. La figure 7A représente le substrat après la réalisation des grilles GT et des espaceurs SP formés sur les grilles GT. Durant une étape de fabrication illustrée par la figure 7A, des tranchées TR sont formées dans la couche active AL entre les espaceurs SP formés sur les grilles GT, les tranchées TR 10 étant réalisées de manière à atteindre la couche isolante IL. A des étapes de fabrication suivantes, illustrées par la figure 7B, le substrat SUB est recouvert d'une couche diélectrique DL, y compris dans les tranchées TR. La couche DL est par exemple réalisée en un oxyde métallique.

15 A des étapes de fabrication suivantes, illustrées par la figure 7C, la couche isolante DL est gravée de manière à dégager les tranchées TR entre les espaceurs SP recouvrant les grilles GT. La surface du substrat et les tranchées TR sont ensuite recouvertes d'une couche MO d'épaisseur sensiblement uniforme du matériau destiné à former les éléments à 20 résistance variable VZ. A des étapes de fabrication suivantes, illustrées par la figure 7D, la surface du substrat est recouverte d'une couche diélectrique DL1, y compris dans les tranchées TR1 recouvertes de la couche MO. La couche DL1 est ensuite gravée au travers d'un masque de manière à former des tranchées 25 TR2 sensiblement au centre des tranchées TR, traversant la couche MO et atteignant la couche isolante IL. A des étapes de fabrication suivantes, illustrées par la figure 7E, les tranchées TR2 sont remplies d'un matériau conducteur pour former une tranchée conductrice BC, et pour former les éléments à résistance variable 30 VZ dans la couche MO, de part et d'autre de chaque tranchée TR2. Par exemple les parois et le fond des tranchées TR2 peuvent être recouverts d'une couche conductrice, par exemple en titane ou en nitrure de titane, et les tranchées TR2 peuvent être ensuite remplies de tungstène ou de cuivre. Les couches DL, DL1 peuvent être réalisées en PMD (Polysilicon Metal 35 Dielectric).

3038132 10 Les tranchées conductrices BC peuvent former directement les lignes de bit BL comme illustré sur la figure 3C ou bien être découpées en tronçons comme illustré sur la figure 5. Les figures 8A, 8B représentent des étapes de fabrication pouvant 5 être réalisées à la suite de l'étape de gravure de la couche diélectrique DL et de dépôt de la couche MO (figure 7C), selon un autre mode de réalisation. La figure 8A illustre une étape de gravure anisotrope de la couche MO, effectuée jusqu'à ce que le matériau de la couche MO au fond des tranchées TR soit complètement retiré, et que la couche isolante IL soit découverte, 10 comme pour former des espaceurs sur les flancs latéraux des tranchées TR. Cette étape permet de réaliser des éléments à résistance variable VZ sur chaque flanc en regard de chaque tranchée TR entre deux grilles GT, et pour chaque tronçon de couche active AL entre deux tranchées STI2 adjacentes. A des étapes de fabrication suivantes, illustrées par la figure 8B, les 15 tranchées TR entre les éléments à résistance variable VZ sont remplies d'un matériau conducteur pour former la tranchée conductrice BC constituant une ligne de bit BL. En réalisant les éléments à résistance variable VZ par la technique de formation d'espaceurs, la tranchée conductrice BC est autocentrée entre deux grilles GT adjacentes. Ainsi, on est assuré que les 20 épaisseurs dl, d2 des éléments à résistance variable VZ, entre la couche active AL et la tranchée conductrice BC sont sensiblement identiques, et donc que les valeurs de résistance des éléments VZ sont également sensiblement identiques. Les différents modes de réalisation de cellules mémoire présentés 25 précédemment peuvent être réalisés sur un substrat de type FDSOI (Fully Depleted SOI), avec des couches actives AL et isolantes IL présentant respectivement des épaisseurs de l'ordre de 7 nm et de 25 nm. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications.

30 En particulier, l'invention n'est pas limitée à une mémoire, mais couvre également une cellule mémoire unique formée dans un substrat de type SOI. Dans ce cas en particulier, il n'est pas nécessaire de prévoir un autocentrage du contact BC dans le matériau à résistance variable, puisqu'un seul élément à résistance variable est à réaliser.

3038132 11 A noter également que la cellule mémoire peut être réalisée sur un substrat semi-conducteur classique sur lequel on a déposé une couche isolante (IL), la couche semi-conductrice AL étant formée sur la couche isolante, par exemple par épitaxie. 5

Claims

REVENDICATIONS1. Cellule mémoire comprenant un transistor de sélection (ST) ayant une grille de contrôle (GT) et une première borne de conduction (DDP) connectée à un élément à résistance variable (VZ), caractérisée en ce qu'elle est formée dans une plaquette comprenant un substrat semi-conducteur (SUB) recouvert d'une première couche isolante (IL), la couche isolante étant recouverte d'une couche active (AL) en un matériau semi-conducteur, la grille (GT) étant formée sur la couche active et présentant un flanc latéral recouvert d'une seconde couche isolante (SP), l'élément à résistance variable (VZ) étant formé par une couche (MO) en un matériau à résistance variable, déposée sur un flanc latéral de la couche active dans une première tranchée (TR) formée au travers de la couche active le long du flanc latéral de la grille et atteignant la première couche isolante, une tranchée conductrice (BC) étant formée dans la première tranchée contre un flanc latéral de la couche en matériau à résistance variable.
2. Cellule mémoire selon la revendication 1, dans laquelle la tranchée conductrice (BC) est formée entre deux tranchées isolantes (STI2) adjacentes qu'elle atteint, les deux tranchées isolantes et la tranchée conductrice délimitant entre elles la cellule mémoire (MC1, MC2).
3. Cellule mémoire selon la revendication 2, dans laquelle la tranchée conductrice (BC) traverse les deux tranchées isolantes (STI2) adjacentes, délimitant la cellule mémoire (MC1).
4. Cellule mémoire selon la revendication 3, dans laquelle la couche en matériau à résistance variable (MO) recouvre une partie du fond de la première tranchée (TR), la tranchée conductrice (BC) étant formée dans une seconde tranchée formée au travers de la couche en matériau à résistance variable. 3038132 13
5. Cellule mémoire selon l'une des revendications 1 à 4, dans laquelle l'ensemble du substrat (SUB), de la couche active (AL) et de la première couche isolante (IL) forme un substrat de type FDSOI. 5
6. Mémoire comprenant au moins deux cellules mémoire (MC1, MC2) selon l'une des revendications 1 à 5, la grille de contrôle (GT) de chaque cellule mémoire étant connectée à une ligne de mot (WL) de la mémoire, l'élément à résistance variable (VZ) de chaque cellule mémoire étant connecté à une ligne de bit (BL) de la mémoire, le transistor de sélection 10 (ST) de chaque cellule mémoire comprenant une seconde borne de conduction (SDP) connectée à une ligne de source (SL) de la mémoire.
7. Mémoire selon la revendication 6, dans laquelle les éléments à résistance variable (VZ) des deux cellules mémoire (MC1, MC2) sont formés 15 dans la première tranchée (TR) et sont séparés l'un de l'autre par la tranchée conductrice (BC) reliée à une même ligne de bit (BL).
8. Mémoire selon l'une des revendications 6 et 7, dans laquelle la tranchée conductrice (BC) est en contact direct avec d'autres éléments à 20 résistance variable (VZ) d'autres cellules mémoire de la mémoire, et forme la ligne de bit (BL).
9. Mémoire selon l'une des revendications 6 à 8, dans laquelle la seconde borne de conduction (SDP) de chaque cellule mémoire (MC1, MC2) 25 est partagée avec une autre cellule mémoire de la mémoire.
10. Procédé de fabrication d'un circuit intégré comprenant une cellule mémoire (MC1, MC2), le procédé comprenant des étapes consistant à : former un transistor de sélection (ST) sur un substrat semi-conducteur 30 (SUB) recouvert d'une première couche isolante (IL), la couche isolante étant recouverte d'une couche active (AL) en un matériau semi-conducteur, le transistor de sélection comprenant une grille de contrôle (GT) et des première et seconde bornes de conduction (DDP, SDP), recouvrir d'une seconde couche isolante (SP) un flanc latéral de la grille de contrôle du côté de la première borne de conduction (DDP), 3038132 14 réaliser une tranchée (TR) au travers de la couche active dans la première borne de conduction, atteignant la première couche isolante, déposer une couche (MO) en un matériau à résistance variable, dans la première tranchée, couvrant un flanc latéral de la couche active dans la 5 première tranchée, et former dans la couche en matériau à résistance variable une tranchée conductrice (BC) atteignant la première couche isolante.
11. Procédé selon la revendication 10, dans lequel la tranchée 10 conductrice (BC) est réalisée en gravant une seconde tranchée (TR2) dans la couche en matériau à résistance variable (MO) au travers d'un masque, et en remplissant la seconde tranchée d'un matériau conducteur.
12. Procédé selon la revendication 10, dans lequel la tranchée 15 conductrice (BC) est formée en appliquant à la couche en matériau à résistance variable (MO) une gravure anisotrope, jusqu'à atteindre la première couche isolante (IL) au fond de la première tranchée (TR), et en remplissant la première tranchée d'un matériau conducteur. 20
13. Procédé selon la revendication 11 ou 12, dans lequel la tranchée conductrice (BC) est formée de manière à séparer la couche en matériau à résistance variable (MO) au fond de la première tranchée (TR) en deux parties formant respectivement deux éléments à résistance variable (VZ) de deux cellules mémoire partageant la tranchée conductrice pour relier les 25 deux cellules mémoire à une ligne de bit (BL).