TW201336056A - 可縮放閘邏輯非揮發性記憶體單元及陣列 - Google Patents

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Abstract

本發明揭露一種可縮放閘邏輯非揮發性記憶體(SGLNVM)元件，係使用傳統互補式金氧半導體製程。具有邏輯閘元件的最小閘長度和寬度之SGLNVM元件的浮動閘形成浮動閘金氧半場效電晶體。具最小閘長度的浮動閘延伸超過矽主動區域，而該浮動閘和嵌入至矽基底(井)的控制閘之間，透過一絕緣介電層產生一電容耦合。該嵌入式控制閘是由一淺半導體所形成，該淺半導體之電傳導型係相反於該矽基底或井。複數個SGLNVM單元被配置為一NOR型快閃記憶體單元陣列，其中，每一對SGLNVM單元共用連接於一共地線的源極電極，而其二汲極連接至二條不同的位元線。透過一虛擬浮動閘將相鄰的二對NOR型SGLNVM單元之間實體分隔及電性隔離以最小化單元尺寸。

Description

可縮放閘邏輯非揮發性記憶體單元及陣列
本發明有關於邏輯半導體非揮發性記憶體(non-volatile memory，NVM)單元元件(cell device)及其單元陣列配置(cell array arrangement)。本發明所揭露的邏輯半導體非揮發性記憶體單元可使用傳統互補式金氧半導體(complementary metal oxide semiconductor，CMOS)製程，製作出的單一層(single layer)邏輯閘(logic gate)當作電荷儲存材質(charge storing material)。特別地，本發明可縮放閘邏輯非揮發性記憶體(scalable gate logic non-volatile memory，SGLNVM)單元元件是根據邏輯閘元件(logic gate device)的最小閘長度和寬度而形成，同時邏輯半導體非揮發性記憶體單元的控制閘(control gate)是由一嵌入(embedded)於基底(substrate)(井(well))中之淺半導體(shallow semiconductor)所構成，且該淺半導體之電傳導型(conductivity type)係相反於該基底(井)。SGLNVM快閃(flash)記憶體單元陣列是由複數個反或型(NOR-type)非揮發性記憶體單元元件配對(pair)所構成，相鄰的二對非揮發性記憶體單元元件配對(pair)間被一虛擬浮動閘(dummy floating gate)所分隔，以最小化陣列尺寸(array size)。
互補式金氧半導體(CMOS)製程已成為特定應用積體電路(Application Specific Integrated Circuit，ASIC)最普遍的製程。一特定應用積體電路係於單一積體電路或晶片(chip)上，包含元件或系統的特定功能。在數位時代，幾乎所有的電子元件或設備皆由積體電路晶片控制及操作。因應不同的應用，積體電路或晶片必須具備修改該特定功能或組態(configuration)的彈性。例如，初始程式化(initial programming)及組態一微處理器(microprocessor)時，需要有一可程式非揮發性記憶體來儲存程式化指令(programmed instruction)。即使在供給電子系統的電力被切斷(off)時，該非揮發性記憶體仍會保留所儲存的數位資訊。當電子系統被導通(on)時，即可恢復(recall)所儲存的數位資訊或指令。此外，在開發過程中，可容許隨時更改程式化指令而無須改變硬體。在電子系統中，非揮發記憶體之儲存程式化指令及資料的任務是由電子可抹除可程式唯讀記憶體(electrical erasable programmable read-only memory，EEPROM)元件所完成。EEPROM係一半導體非揮發性記憶體，經由施加電壓偏壓於其記憶體元件的電極，可抹除(erase)和程式化該EEPROM。EEPROM通常是以逐個單元為基礎(cell-by-cell basis)來被操作。因此，EEPROM須具有一存取(access)金氧半場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)來存取儲存記憶體單元。一般而言，EEPROM為包含至少二個電晶體(2T)的記憶體單元(存取電晶體+儲存電晶體(storing transistor))。電子可程式唯讀記憶體(electrical programmable read-only memory，EPROM)是另一種半導體非揮發性記憶體，只包含單一儲存電晶體(1T)，而沒有存取電晶體。然而，電子可程式唯讀記憶體需要紫外光(Ultra-Violate，UV)以執行抹除操作(erase operation)。在後來的發展，以EPROM(1T)陣列結構為基礎之EEPROM，已被具體地配置於快閃EEPROM中，該快閃EEPROM可以進行整體性的(global)電子式抹除，也就是逐頁(page-by-page)或逐區(sector-by-sector)的電子式抹除。
在傳統EEPROM製程中，EEPROM記憶體單元的控制閘通常被製作而形成於一隔離導電層之上方，例如用以儲存電荷之的浮動閘或是如氧化矽-氮化矽-氧化矽(oxide-nitride-oxide，ONO)之介電層堆疊(stack of dielectric layers)之上方，而該控制閘及該隔離導電層都位在矽通道表面(silicon channel surface)之上方。相較於廣泛應用在大多數ASIC製造之傳統CMOS製程，只有單一導電閘層(conducting gate layer)作為邏輯MOSFET元件的控制閘。為製作額外的電荷儲存層，該EEPROM製程需要多一些製程步驟，例如：薄膜沉積(film deposition)、蝕刻(etch)及使圖案成型(pattern)的光蝕刻(photolithography)。這些額外的製程步 驟導致製造成本增加、製程複雜度增加、影響良率及較長的製程工時。因此，對於嵌入式EEPROM ASIC而言，如何利用與CMOS基線(baseline)製程相容方式來製造出無額外儲存層之EEPROM，是業界面臨的難題。
第一個以傳統CMOS製程製造的單層多晶矽(single-poly)浮動閘EEPROM單元元件，是由Ohsaki等人所提出，並發表於1994年的期刊：IEEE Journal of Solid-state,vol.29,No.3,Mar.1994,pp.311-316。如第1a圖所示，在CMOS中之P型MOSFET 11的源極(source)、汲極(drain)和N型井電極(electrode)都連接在一起，以形成EEPROM元件10的控制閘，而CMOS的閘極則不連接至外部電極而形成EEPROM元件10的浮動閘以儲存電荷。在CMOS中之N型MOSFET 12的源極、汲極和基底電極分別形成該EEPROM元件10的源極、汲極和基底電極。然而，第1b圖所顯示之原始元件的陣列結構，具有高程式化電壓和電流、高電壓抹除操作及緩慢複雜讀取(read access)等缺點。上述快閃EEPROM的問題普遍發生於所謂”虛擬接地(virtual ground)”的陣列結構中。由於程式化和抹除的功能不佳，程式化/抹除的干擾非常嚴重，且程式化/抹除循環(cycling)的次數很低。為了解決不佳的程式化/抹除功能，元件科技員開始增加更多的結構以補救上述問題。例如，美國專利號碼6,191,980之專利文獻中，Kelly等人應用一額外電容器(extra-capacitor)以增 加抹除操作時的控制閘電容耦合(capacitive coupling)；美國專利公告號碼US 5,301,150文獻中，Sullivan等人應用一個大的N型井以增加控制閘電容耦合；美國專利公告號碼US 5,504,706文獻中，D’Arrigo等人應用三井(triple-wells)於N型MOSFET以進行負電壓操作，及一額外佈植(extra implant)製程以在單層多晶矽EEPROM單元中形成一重摻雜(heavy doped)N型控制閘；美國專利公告號碼US 6,329,240文獻中，Hsu等人應用一冠型電容器(crown capacitor)以增加P型EEPROM元件的控制閘電容耦合；美國專利公告號碼US 7,800,156文獻中，Roizin等人應用不對稱的高壓和低壓電晶體以形成單層多晶矽EEPROM單元。然而，增加構造至單層多晶矽NVM單元中，會增加單元尺寸及製造複雜度。
本發明應用傳統CMOS製程中MOSFET的最小閘長度和寬度，以形成快閃EEPROM元件的浮動閘和源/汲電極。無需自傳統CMOS基線製程中增加額外製程步驟，本發明快閃EEPROM元件的控制閘是由嵌入於矽基底(井)的淺半導體所構成，而該淺半導體之電傳導型相反於該基底(井)，同時，本發明快閃EEPROM元件的控制閘係經由一絕緣介電層(insulation dielectric)，而電容耦合至延伸的浮動閘。
本發明可縮放閘邏輯非揮發性記憶體(SGLNVM)元件是以標準CMOS製程來製造。SGLNVM單元 的浮動閘的閘長度是根據一邏輯製程技術世代(logic process technology node)之最小閘長度來定義，而一邏輯製程技術世代的最小閘長度為該製程技術世代的特徵尺寸(feature size)，以”F”表示。一MOSFET元件的最小閘寬度通常是由該製程技術世代之最小主動區域(active area)寬度所定義。因此，SGLNVM單元的最小浮動閘長度和最小主動區域寬度形成浮動閘MOSFET之最小通道(channel)長度和寬度。具最小閘長度的浮動閘延伸超過一矽主動區域，而在該浮動閘204和嵌入至矽基底(井)的控制閘220之間形成介於一電容耦合，其中該浮動閘和控制閘之間係以一絕緣介電層219電性相隔。該嵌入式控制閘220是由一淺半導體所形成，而該淺半導體之電傳導型是相反於該矽基底(井)。淺控制閘半導體是由利用N型離子佈植(ion implantation)至P型基底或利用P型離子佈植至N型井之方式所形成，而使得接面(junction)深度位於場隔離區(field isolation)211底部之上方(換言之，控制閘220的底部高於場隔離區211的底部)。一實施例中，於傳統CMOS製程中，可使用同一光罩層(masking layer)，將N型SGLNVM元件的離子佈植併入P型MOSFET的臨界電壓(threshold voltage)離子佈植。於傳統CMOS製程中，可使用同一光罩層，將P型SGLNVM元件的離子佈植併入N型MOSFET的臨界電壓離子佈植。
複數個SGLNVM單元被配置為一NOR型快閃記 憶體單元陣列，其中，每一對SGLNVM單元共用連接於一共地線(common ground line)的源極電極，而其二汲極連接至二條不同的位元線(bitline)。透過一虛擬浮動閘將相鄰的二對NOR型SGLNVM單元之間實體分隔及電性隔離。第2a圖為N型SGLNVM快閃記憶體單元陣列的俯視圖。第2b圖和第2c圖分別為第2a圖中切線”A1”和切線”B1”的剖面圖。第2d圖顯示m×n之N型SGLNVM快閃記憶體單元陣列之架構示意圖。例如，第2d圖的一對NOR型SGLNVM單元PP共用連接於一共地線G的源極電極，而其二汲極連接至二條相對應的位元線BP和BP+1。
如同利用傳統CMOS製程之N型MOSFET，該N型SGLNVM快閃記憶體單元陣列接受相同的P型井離子佈植、N型輕摻雜汲極(lightly doped drain，LDD)和P型口袋(pocket)離子佈植，以及高劑量的N-型源/汲極離子佈植。由於P型井離子佈、N型輕摻雜汲極、P型口袋離子佈植以及高劑量的N型源/汲極離子佈植已被調整(tune)至符合傳統CMOS製程中N型MOSFET短通道界限(short channel margin)，該N型SGLNVM元件在接受同樣的該些離子佈植後，會具有類似的短通道界限效果。僅有的主要差異是該些SGLNVM元件因為具有較厚的穿隧氧化層(tunneling oxide)與來自通道經由浮動閘至控制閘的電容耦合的關係，而有較差的汲極驅動電流(driving current)和較高的臨界電壓。第3 圖顯示浮動閘長度利用0.13微米(μm)標準邏輯製程世代而被縮小至90%的SGLNVM元件之短通道界限，其臨界電壓對浮動閘長度之關係圖。如第3圖所示，用標準製程(無額外的輕摻雜汲極和口袋離子佈植)製造的SGLNVM元件之短通道界限的臨界電壓下滑(roll-off)至0.11微米之次標稱閘長度(sub-nominal gate length)，都一直保持得非常穩定。第4圖為當施加單次抹除/程式化(erase/programming)電壓偏壓(voltage-bias)脈衝(shot)至第2圖之SGLNVM快閃記憶體單元陣列時，顯示陣列中被抹除SGLNVM單元和被程式化SGLNVM單元之汲極驅動電流對施加控制閘電壓之關係圖。
第5a圖為P型SGLNVM快閃記憶體單元陣列的俯視圖。第5b圖和第5c圖分別為第5a圖中切線”A2”和切線”B2”的剖面圖。如第5a圖所示，P型SGLNVM單元的浮動閘之最小長度和最小寬度形成浮動閘MOSFET的最小通道長度和寬度。具最小閘長度的P型浮動閘延伸超過一矽主動區域，而在該浮動閘504和嵌入至N型井的控制閘520之間形成介於一電容耦合，而該浮動閘和控制閘之間被一絕緣介電層519相分隔。該嵌入式控制閘520是由P型淺半導體所形成。P型淺控制閘半導體是利用P型離子佈植至N-型井所形成，而使得p/n接面的深度位於場隔離區511底部之上方(換言之，控制閘520的底部高於場隔離區511的底部)。一實施例中，於傳統CMOS製程中，使用同一光罩層，此一離子佈植 可併入N型MOSFET的臨界電壓離子佈植。如同利用傳統CMOS製程之P型MOSFET，該P型SGLNVM快閃記憶體單元陣列接受同樣的N型井離子佈植、P型輕摻雜汲極、N型口袋離子佈植以及高劑量的P型源/汲極離子佈植。
10‧‧‧電子可抹除可程式唯讀記憶體
11‧‧‧P型金氧半場效電晶體
12‧‧‧N型金氧半場效電晶體
201、202、501、502、601、602‧‧‧主動區域
701、702、801、802、901、902‧‧‧主動區域
203、503、603、703、803、903‧‧‧開敞區域
204、504、604、607、704、707、804、904‧‧‧浮動閘
205、505‧‧‧虛擬浮動閘
206、506、605、705、805、905‧‧‧接點
207、507、606、706、806、906‧‧‧金屬線
208、508、608、708、808、908‧‧‧p/n接面
209、509、609、709、809、909‧‧‧穿隧氧化層
210、510、610、710、810、910‧‧‧氮化矽間隙壁
211、511、611、711、811、911‧‧‧場氧化物(淺溝槽隔離)
212、612、812‧‧‧P型基底
213、513、614、714、813、913‧‧‧汲極電極
214、514、613、713、814、914‧‧‧源極電極
215、515、615、715、815、915‧‧‧通道
216、516‧‧‧阻止區域
219、519、619、719，819、919‧‧‧絕緣介電層
220、520、620、720、820、920‧‧‧控制閘
512、712、912‧‧‧N型井
第1a圖顯示Ohsaki等人提出之原始單層多晶矽浮動閘非揮發性記憶體元件之剖面圖。
第1b圖顯示Ohsaki等人提出之單層多晶矽浮動閘非揮發性記憶體單元陣列之示意圖。
第2a圖顯示以虛擬浮動閘進行隔離之N型SGLNVM快閃記憶體單元陣列的俯視圖。
第2b圖顯示第2a圖中切線”A1”的剖面圖。
第2c圖顯示第2a圖中切線”B1”的剖面圖。
第2d圖顯示係本發明一實施例之具m×n尺寸之N型SGLNVM快閃記憶體單元陣列之示意圖。
第3圖顯示浮動閘長度利用0.13微米(μm)標準邏輯製程世代而被縮小至90%的SGLNVM元件之短通道界限，其臨界電壓下滑對浮動閘長度之關係圖。
第4圖為當施加單次抹除/程式化電壓偏壓脈衝至第2圖之SGLNVM快閃記憶體單元陣列時，顯示陣列中被抹除SGLNVM單元和被程式化SGLNVM單元之汲極驅動電流對 施加控制閘電壓之關係圖。
第5a圖顯示以虛擬浮動閘進行隔離之P型SGLNVM快閃記憶體單元陣列的俯視圖。
第5b圖顯示第5a圖中切線”A2”的剖面圖。
第5c圖顯示第5a圖中切線”B2”的剖面圖。
第5d圖顯示係本發明一實施例之具m×n尺寸之P型SGLNVM快閃記憶體單元陣列之示意圖。
第6a圖顯示N型錯列SGLNVM快閃記憶體單元陣列的俯視圖。
第6b圖顯示第6a圖中切線”A3”的剖面圖。
第6c圖顯示第6a圖中切線”B3”的剖面圖。
第6d圖顯示係本發明一實施例之具(m/2)×n尺寸之N型SGLNVM快閃記憶體單元陣列之示意圖。
第7a圖顯示P型錯列SGLNVM快閃記憶體單元陣列的俯視圖。
第7b圖顯示第7a圖中切線”A4”的剖面圖。
第7c圖顯示第7a圖中切線”B4”的剖面圖。
第7d圖顯示係本發明一實施例之具(m/2)×n尺寸之P型SGLNVM快閃記憶體單元陣列之示意圖。
第8a圖顯示以一般場氧化物隔離區(field oxide isolation)進行隔離之N型SGLNVM快閃記憶體單元陣列的俯視圖。
第8b圖顯示第8a圖中切線”A5”的剖面圖。
第8c圖顯示第8a圖中切線”B5”的剖面圖。
第8d圖顯示係本發明一實施例之具m×n尺寸之N型SGLNVM快閃記憶體單元陣列之示意圖。
第9a圖顯示以一般場氧化物隔離區進行隔離之P型SGLNVM快閃記憶體單元陣列的俯視圖。
第9b圖顯示第9a圖中切線”A6”的剖面圖。
第9c圖顯示第9a圖中切線”B6”的剖面圖。
第9d圖顯示係本發明一實施例之具m×n尺寸之P型SGLNVM快閃記憶體單元陣列之示意圖。
以下之說明將舉出本發明之數個較佳的示範實施例，熟悉本領域者應可理解，本發明可採用各種可能的方式實施，並不限於下列示範之實施例或實施例中的特徵。
本發明之一實施例中，複數個虛擬浮動閘(dummy floating gates)205用以分隔快閃記憶體單元陣列中的複數個N型NOR SGLNVM單元元件配對(pairs)。第2a圖為N型NOR SGLNVM快閃記憶體單元陣列的俯視圖。形成三列(row)的三個主動區域(active area)201、202及201，分別界定字元線(wordline)區域、源/汲電極區域和字元線區域，是以傳統CMOS製程中之淺溝槽隔離(shallow trench isolation，STI)模組(module)進行製作。該主動區域202的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。如同於傳統 CMOS製程，會進行一系列的N型井和P型井離子佈植。區域203是開敞區域(open area)，用以接受淺N型離子佈植，使得與P-型基底212所形成之淺n/p接面208的深度位於STI 211的底部之上(換言之，控制閘220的底部高於場隔離區211的底部)。取決於詳細的CMOS製程和陣列中字元線(連結非揮發性記憶體單元的控制閘220)的電阻值(resistance)需求，於傳統CMOS製程中，該N型離子佈植可併入P型MOSFET的臨界電壓和穿透(punch-through)離子佈植。在完成P型MOSFET和N型MOSFET二者的井離子佈植之後，生長出包括穿隧氧化層209和絕緣介電層219不同厚度的閘氧化物，然後沉積(deposit)一層多晶矽薄膜(poly-crystalline silicon film)，並加以圖案成型和蝕刻而形成陣列中之浮動閘204和205，以及其他正規MOSFET的閘。浮動閘204的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。浮動閘204與該主動區域202部分重疊(overlap)以形成N型浮動閘MOSFET之最小通道(215)長度和寬度。每二個N型浮動閘MOSFET配成對，共用同一源極電極(common source electrode)214。該虛擬浮動閘205與該主動區域202部分重疊以形成P型通道阻止(channel stop)區域216，用以分隔二相鄰的N型汲極電極213。接著，在氮化矽間隙壁(nitride spacer)210形成前，進行輕摻雜汲極和口袋離子佈植。在接受高劑量的N-型源/汲電極離子佈植、熱活化(thermal activation)及金屬氧化物 (salicide)形成之後，便完成了N-型SGLNVM單元陣列的前段製程(front-end process)。該N型SGLNVM元件的源極電極214和汲極電極213分別經由接點(contact)206連接至金屬線(metal line)207。第2a圖中N型SGLNVM快閃記憶體單元陣列，其相對應的字元線(Wq)、共源極線(G)及位元線(BP)顯示於第2d圖中之m×n陣列示意圖。
本發明之一實施例中，複數個虛擬浮動閘505用以分隔快閃記憶體單元陣列中的複數個P型NOR SGLNVM單元元件配對。第5a圖為P型NOR SGLNVM快閃記憶體單元陣列的俯視圖。形成三列的三個主動區域501、502及501，分別界定字元線區域、源/汲電極區域和字元線區域，是以傳統CMOS製程中淺溝槽隔離模組進行製作。該主動區域502的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。如同於傳統CMOS製程，會進行一系列的N型井和P型井離子佈植。區域503是開敞區域，用以接受淺P型離子佈植，使得與N型井512所形成之淺p/n接面508的深度位於STI 511的底部之上(換言之，控制閘520的底部高於場隔離區511的底部)。取決於詳細的CMOS製程和陣列中字元線(連結非揮發性記憶體單元的控制閘520)的電阻值需求，於傳統CMOS製程中，該P型離子佈植可併入N型MOSFET的臨界電壓和穿透離子佈植。在完成P型MOSFET和N型MOSFET二者的井離子佈植之後，生長出包括穿隧氧化層509和絕緣介電層519不 同厚度的閘氧化物，然後沉積一層多晶矽薄膜，並加以圖案成型和蝕刻而形成陣列中之浮動閘504和505，以及其他正規MOSFET的閘。浮動閘504的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。浮動閘504與該主動區域502部分重疊以形成P型浮動閘MOSFET之最小通道(515)長度和寬度。每二個P型浮動閘MOSFET配成對，共用同一源極電極514。該虛擬浮動閘505與該主動區域502部分重疊以形成N型通道阻止區域516，用以分隔二相鄰的P型汲極電極513。接著，在氮化矽間隙壁510形成前，進行輕摻雜汲極和口袋離子佈植。在接受高劑量的P型源/汲電極離子佈植、熱活化及金屬氧化物形成之後，便完成了P型SGLNVM單元陣列的前段製程。該P型SGLNVM元件的源極電極514和汲極電極513分別經由接點506連接至金屬線507。第5a圖中P型SGLNVM快閃記憶體單元陣列，其相對應的字元線(Wq)、共源極線(V)及位元線(BP)顯示於第5d圖中之m×n陣列示意圖。
本發明之一實施例中，快閃記憶體單元陣列中複數個N型NOR SGLNVM單元元件為交錯或錯列(staggered)配置。第6a圖為N型錯列SGLNVM快閃記憶體單元陣列的俯視圖。形成三列的三個主動區域601、602及601，分別界定字元線區域、源/汲電極區域和字元線區域，是以傳統CMOS製程中淺溝槽隔離模組進行製作。該主動區域602的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。如同 於傳統CMOS製程，會進行一系列的N型井和P型井離子佈植。區域603是開敞區域，以接受淺N-型離子佈植，使得與P型基底612所形成之淺n/p接面608的深度位於STI 611的底部之上(換言之，控制閘620的底部高於場隔離區611的底部)。取決於詳細的CMOS製程和陣列中字元線(連結非揮發性記憶體單元的控制閘620)的電阻值需求，於傳統CMOS製程中，該N型離子佈植可併入P型MOSFET的臨界電壓和穿透離子佈植。在完成P型MOSFET和N型MOSFET二者的井離子佈植之後，生長出包括穿隧氧化層609和絕緣介電層619不同厚度的閘氧化物，然後沉積一層多晶矽薄膜，並加以圖案成型和蝕刻而形成陣列中之浮動閘604和607，以及其他正規MOSFET的閘。浮動閘604和607的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。浮動閘604和607與該主動區域602部分重疊以形成N型浮動閘MOSFET之最小通道(615)長度和寬度。二列SGLNVM快閃記憶體元件的浮動閘604和607相互錯列並與各自的控制閘620部分重疊，二列SGLNVM快閃記憶體元件的控制閘620分別以一上一下的方式配置，形成二條分隔字元線。當包含浮動閘604的複數個SGLNVM元件的字元線被選擇，而包含浮動閘607的複數個SGLNVM元件的字元線未被選擇時，包含浮動閘604的SGLNVM元件會被啟動(activate)，而包含浮動閘607的SGLNVM元件被切斷(off)，以使包含浮動閘607的SGLNVM 元件與共用的源極電極613和共用的汲極電極614電性分離(detach)，反之亦然。第6d圖顯示一(m/2)×n陣列示意圖，以說明錯列配對如何分享源/汲極電極及其相對應的源極線(G)和位元線(BP)。
接著，在氮化矽間隙壁610形成前，進行輕摻雜汲極和口袋離子佈植。在接受高劑量的N型源/汲電極離子佈植、熱活化及金屬氧化物形成之後，便完成了N型錯列SGLNVM單元陣列的前段製程。該N型錯列SGLNVM元件的源極電極613和汲極電極614分別經由接點605連接至金屬線606。第6a圖中N型錯列SGLNVM快閃記憶體單元陣列，其相對應的字元線(Wq)、共源極線(G)及位元線(BP)顯示於第6d圖中之示意圖。
本發明之一實施例中，快閃記憶體單元陣列中複數個P型NOR SGLNVM單元元件為交錯或錯列配置。第7a圖為P型錯列SGLNVM快閃記憶體單元陣列的俯視圖。形成三列的三個主動區域701、702及701，分別界定字元線區域、源/汲電極區域和字元線區域，是以傳統CMOS製程中淺溝槽隔離模組進行製作。該主動區域702的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。如同於傳統CMOS製程，會進行一系列的N型井和P型井離子佈植。區域703是開敞區域，以接受淺P型離子佈植，使得與N型井712所形成之淺p/n接面708的深度位於STI 711的底部之上(換言之，控 制閘720的底部高於場隔離區711的底部)。取決於詳細的CMOS製程和陣列中字元線(連結非揮發性記憶體單元的控制閘720)的電阻值需求，於傳統CMOS製程，該P型離子佈植可併入N型MOSFET的臨界電壓和穿透離子佈植。在完成P型MOSFET和N型MOSFET二者的井離子佈植之後，生長出包括穿隧氧化層709和絕緣介電層719不同厚度的閘氧化物，然後沉積一層多晶矽薄膜，並加以圖案成型和蝕刻而形成陣列中之浮動閘704和707，以及其他正規MOSFET的閘。浮動閘的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。浮動閘704和707與該主動區域702部分重疊以形成P型浮動閘MOSFET之最小通道(715)長度和寬度。二列SGLNVM快閃記憶體元件的浮動閘704和707相互錯列並與各自的控制閘720部分重疊，二列SGLNVM快閃記憶體元件的控制閘720分別以一上一下的方式配置，形成二條分隔字元線。當與浮動閘704有關的字元線被選擇，而與浮動閘707有關的字元線未被選擇時，包含浮動閘704的複數個SGLNVM元件會被啟動，而包含浮動閘707的複數個SGLNVM元件被切斷，以使包含浮動閘707的SGLNVM元件與共用的源極電極713和共用的汲極電極714電性分離，反之亦然。第7d圖顯示一(m/2)×n陣列示意圖，以說明錯列配對如何共用源/汲極電極及其相對應的源極線(V)和位元線(BP)。
接著，在氮化矽間隙壁710形成前，進行輕摻雜 汲極和口袋離子佈植。在接受高劑量的P型源/汲電極離子佈植、熱活化及金屬氧化物形成之後，便完成了P型錯列SGLNVM單元陣列的前段製程。該P型錯列SGLNVM元件的源極電極713和汲極電極714分別經由接點705連接至金屬線706。第7a圖中P型錯列SGLNVM快閃記憶體單元陣列，其相對應的字元線(Wq)、共源極線(V)及位元線(BP)顯示於第7d圖中之示意圖。
本發明之一實施例中，複數個場氧化物(field oxide，FOX)811用以分隔快閃記憶體單元陣列中的N型NOR SGLNVM單元元件配對。第8a圖是以場氧化物分隔之N型NOR SGLNVM快閃記憶體單元陣列的俯視圖。二列的主動區域801分別界定二字元線區域及一列具有複數個長方形的主動區域802界定源/汲電極區域，皆以傳統CMOS製程中淺溝槽隔離模組進行製作。該主動區域802的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。如同於傳統CMOS製程，會進行一系列的N型井和P型井離子佈植。區域803是開敞區域，以接受淺N型離子佈植，使得與P型基底812所形成之淺n/p接面808的深度位於STI 811的底部之上(換言之，控制閘820的底部高於場隔離區811的底部)。取決於詳細的CMOS製程和陣列中字元線(連結非揮發性記憶體單元的控制閘820)的電阻值需求，於傳統CMOS製程中，該N型離子佈植可併入於P型MOSFET的臨界電壓和穿透離子佈植。在 完成P型MOSFET和N型MOSFET二者的井離子佈植之後，生長出包括穿隧氧化層809和絕緣介電層819不同厚度的閘氧化物，然後沉積一層多晶矽薄膜，並加以圖案成型和蝕刻而形成陣列中之浮動閘804，以及其他正規MOSFET的閘。浮動閘804的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。浮動閘804與於該主動區域802部分重疊以形成N型浮動閘MOSFET之最小通道(815)長度和寬度。每二個N型浮動閘MOSFET配成對，共用同一源極電極814。該些場氧化物811以平行於位元線的方向作延伸，並形成於二相鄰主動區域802之間，用以分隔二相鄰的N型汲極電極813，如第8c圖所示。接著，在氮化矽間隙壁810形成前，進行輕摻雜汲極和口袋離子佈植。在接受高劑量的N-型源/汲電極離子佈植、熱活化及金屬氧化物形成之後，便完成了以該些場氧化物811分隔多個NOR SGLNVM單元配對(NOR-pair)的N型SGLNVM單元陣列的前段製程。該N型SGLNVM元件的源極電極814和汲極電極813分別經由接點805連接至金屬線806。第8a圖中以場氧化物811分隔之多個NOR配對所配置成的N型SGLNVM快閃記憶體單元陣列，其相對應的字元線(Wq)、共源極線(G)及位元線(BP)顯示於第8d圖中之示意圖。
本發明之一實施例中，複數個場氧化物911用以分隔快閃記憶體單元陣列中的複數個P型NOR SGLNVM單元元件配對。第9a圖是以場氧化物分隔之P型NOR SGLNVM快 閃記憶體單元陣列的俯視圖。二列的主動區域901分別界定二字元線區域及一列具有複數個長方形的主動區域902界定源/汲電極區域，是以傳統CMOS製程中淺溝槽隔離模組進行製作。該主動區域902的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。如同於傳統CMOS製程，會進行一系列的N型井和P型井離子佈植。區域903是開敞區域，以接受淺P型離子佈植，使得與N型井912所形成之淺p/n接面908的深度位於STI 911的底部之上(換言之，控制閘920的底部高於場隔離區911的底部)。取決於詳細的CMOS製程和陣列中字元線(連結非揮發性記憶體單元的控制閘920)的電阻值需求，於傳統CMOS製程中，該P型離子佈植可併入N型MOSFET的臨界電壓和穿透離子佈植。在完成P型MOSFET和N型MOSFET二者的井離子佈植之後，生長出包括穿隧氧化層909和絕緣介電層919不同厚度的閘氧化物，然後沉積一層多晶矽薄膜，並加以圖案成型和蝕刻而形成陣列中之浮動閘904，以及其他正規MOSFET的閘。浮動閘904的寬度較佳為等於製程能力的最小寬度，以使元件尺寸最小化。浮動閘904與該主動區域902部分重疊以形成P型浮動閘MOSFET之最小通道(915)長度和寬度。每二個P型浮動閘MOSFET配成對，共用同一共源極電極914。該些場氧化物911以平行於位元線的方向作延伸，並形成於二相鄰主動區域902之間，用以分隔二相鄰的P型汲極電極913，如第9c圖所示。接著，在 氮化矽間隙壁910形成前，進行輕摻雜汲極和口袋離子佈植。在接受高劑量的P型源/汲電極離子佈植、熱活化及金屬氧化物形成之後，便完成了以該些場氧化物911分隔多個NOR SGLNVM單元配對的P型SGLNVM單元陣列的前段製程。該P型SGLNVM元件的源極電極914和汲極電極913分別經由接點905連接至金屬線906。第9a圖中以該些場氧化物911分隔多個NOR SGLNVM單元配對的P型SGLNVM快閃記憶體單元陣列，其相對應的字元線(Wq)、共源極線(V)及位元線(BP)顯示於第9d圖中之示意圖。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更，均應落入本發明之申請專利範圍。
201、202‧‧‧主動區域
203‧‧‧開敞區域
204‧‧‧浮動閘
205‧‧‧虛擬浮動閘
206‧‧‧接點
207‧‧‧金屬線

Claims (14)

  1. 一種非揮發性記憶體(NVM)單元陣列，包含：複數條源極線；複數條位元線；以及複數個非揮發性記憶體單元，於一基底上被配置為具有行(column)與列(row)之電路組態，各該非揮發性記憶體單元包含一源極區、一汲極區、一浮動閘、一控制閘區和一通道區，位於同一列的該些非揮發性記憶體單元被分為複數個單元配對(cell pairs)，使得各該單元配對分享一共源極線，並連接至二條不同的位元線；其中該浮動閘係形成於該通道區和該控制閘區的上方，並與該通道區和該控制閘區絕緣，該浮動閘的方向係以平行於位元線長度的方向，從該通道區延伸至該控制閘區；以及其中該浮動閘的尺寸係受限於一製程技術世代(process technology node)之一最小特徵尺寸(feature size)和一最小主動區域(active area)寬度。
  2. 如申請專利範圍第1項所記載之陣列，更包含：複數個隔離區以平行於位元線長度的方向延伸，使得各該隔離區形成於任二個相鄰單元配對之二相鄰源極區之間。
  3. 如申請專利範圍第2項所記載之陣列，其中各該單元配對 的該二非揮發性記憶體單元連接於一相同的字元線。
  4. 如申請專利範圍第2項所記載之陣列，其中該些隔離區是虛擬浮動閘，以及其中各該虛擬浮動閘配置於該基底上，並於二個相鄰源極區之間形成一阻止區域。
  5. 如申請專利範圍第4項所記載之陣列，其中該些虛擬浮動閘的閘長度係受限於該最小特徵尺寸。
  6. 如申請專利範圍第2項所記載之陣列，其中該些隔離區是形成於該基底內之隔離溝槽。
  7. 如申請專利範圍第1項所記載之陣列，其中該些單元配對的浮動閘相互錯列(staggered)，使得各該單元配對的一第一單元連接至一第一字元線，而各該單元配對的第二單元連接至一第二字元線。
  8. 如申請專利範圍第1項所記載之陣列，其中該控制閘區為嵌入至該基底或一相對應井的淺半導體控制閘區。
  9. 如申請專利範圍第1項所記載之陣列，其中於該基底中之該控制閘區的底部高於一淺隔離溝槽的底部，該淺隔離溝槽用以電性隔離該控制閘區與該通道區。
  10. 如申請專利範圍第1項所記載之陣列，其中該控制閘區的電傳導型(conductivity type)係相反於該基底或一相對應井的電傳導型。
  11. 如申請專利範圍第1項所記載之陣列，其中該浮動閘的閘長度受限於該最小特徵尺寸，而該浮動閘的閘寬度則受 限於該最小主動區域寬度。
  12. 如申請專利範圍第1項所記載之陣列，其中該浮動閘與一主動區域部分重疊的尺寸，界定該源極區和該汲極區，並決定該通道區的長度和寬度。
  13. 如申請專利範圍第1項所記載之陣列，其中該控制閘區係以一介電層電性隔離於該浮動閘，以及，透過該介電層，該控制閘區和該浮動閘間產生一電容耦合。
  14. 如申請專利範圍第1項所記載之陣列，其為一反或型(NOR-type)NVM快閃記憶體單元陣列。
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