-
HINTERGRUND DER ERFINDUNG
-
Die
vorliegende Erfindung bezieht sich auf einen integrierten Schaltkreis
mit einer Speicherzelle, und auf ein Verfahren zur Herstellung.
-
Im
Fall von herkömmlichen Speicherbauelementen, insbesondere
von herkömmlichen Halbleiter-Speicherbauelementen, unterscheidet
man zwischen so genannten Funktionsspeicher-Bauelementen (z. B.
PLAs, PALs, etc.), und so genannten Tabellenspeicher-Bauelementen,
zum Beispiel ROM-Bauelementen (ROM = Read Only Memory = Nur-Lese-Speicher – insbesondere
PROMs, EPROMs, EEPROMs, Flash-Speicher, etc.) und RAM-Bauelementen
(RAM = Random Access Memory – zum Beispiel insbesondere
DRAMs und SRAMs).
-
Ein
RAM-Bauelement ist ein Speicher zur Datenspeicherung unter einer
vorgegebenen Adresse und zum späteren Auslesen der Daten
unter dieser Adresse. Im Fall von SRAMs (SRAM = Static Random Access
Memory) bestehen die einzelnen Speicherzellen zum Beispiel aus wenigen,
beispielsweise aus 6 Transistoren, und im Fall der so genannten
DRAMs (DRAM = Dynamic Random Access Memory) im Allgemeinen aus einem
einzigen, entsprechend gesteuerten kapazitiven Bauelement.
-
Des
Weiteren sind in letzter Zeit so genannte „resistive" oder „resistiv
schaltende" Speicherbauelemente bekannt geworden, zum Beispiel so
genannte Phase Change Random Access Memories („PCRAMs"),
Conductive Bridging Random Access Memories („CBRAMs"),
Magnetoresistive Random Access Memories („MRAMs"), etc.,
etc.
-
Im
Fall von „resistiven" oder „resistiv schaltenden"
Speicherbauelementen, wird ein „aktives" oder „schaltaktives"
Material – das sich beispielsweise zwischen zwei geeigneten
Elektroden befindet – durch geeignete Schaltprozesse in
einen mehr oder weniger leitfähigen Zustand versetzt (wobei
beispielsweise der leitfähigere Zustand einer vorgespeicherten
logischen „Eins" und der weniger leitfähige Zustand
einer vorgespeicherten logischen „Null" entspricht, oder
umgekehrt).
-
Im
Fall von Phase Change Random Access Memories (PCRAMs) kann beispielsweise
ein geeignetes Chalkogenid-Material oder Chalkogenid-Verbundmaterial
als „schaltaktives" Material (zum Beispiel ein Ge-Sb-Te-(„GST")
oder ein Ag-In-Sb-Te-Verbundmaterial etc.) verwendet werden. Das
Chalkogenid-Verbundmaterial wird so angepasst, dass es durch geeignete
Schaltprozesse in einen amorphen, d. h. einen relativ schwach leitfähigen,
oder einen kristallinen, d. h. einen relativ stark leitfähigen
Zustand versetzt werden kann (wobei z. B. der relativ stark leitfähige
Zustand einer gespeicherten logischen „Eins", und der relativ
schwach leitfähige Zustand einer vorgespeicherten logischen „Null" entsprechen
kann, oder umgekehrt). Phase-Change-Speicherzellen sind beispielsweise
von G. Wicker, „Nonvolatile, High Density, High
Performance Phase Change Memory", SPIE Conference an Electronics
and Structures for MEMS, Vol. 3891, Queensland, USA, 2, 1999 bekannt,
und z. B. von Y.N. Hwang et al., „Completely CMOS
Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors",
IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop,
Monterey, USA, 91, 2003, S. Lai et al., OUM-a 180
nm nonvolatile memory cell element technology for stand alone and
embedded applications", IEDM 2001, Y. Ha et al., „An edge
contact type cell for Phase change RAM featuring very low power
consumption", VLSI 2003, H. Horii et al., „A
novel cell technology using N-doped GeSbTe films for Phase change
RAM", VLSI 2003, Y. Hwang et al., „Full
integration and reliability evaluation of Phase-change RAM based
an 0.24 μm-CMOS technologies", VLSI 2003, und S.
Ahn et al., „Highly Manufacturable High Density Phase Change
Memory of 64 Mb and beyond", IEDM 2004, etc.
-
Im
Fall der oben genannten Conductive Bridging Random Access Memories
(CBRAMs) wird das Speichern der Daten durch die Verwendung eines
Schaltmechanismus durchgeführt, der auf dem statistischen Überbrücken
von mehreren stark metallhaltigen Niederschlägen in dem „schaltaktiven" Material
basiert. Nach dem Zuführen eines Schreibimpulses (positiver
Impuls) zu zwei entsprechenden Elektroden, die in Kontakt mit dem „schaltaktiven" Material
stehen, steigt die Dichte der Niederschläge an, bis sie
sich schließlich gegenseitig berühren, und dabei
eine leitfähige Brücke durch das „schaltaktive" Material
bilden, und dies resultiert in einem stark leitfähigen
Zustand der entsprechenden CBRAM-Speicherzelle. Beim Zuführen
eines negativen Impulses zu den entsprechenden Elektroden kann dieser
Prozess umgekehrt werden, und somit die CBRAM-Speicherzelle wieder
in ihren schwach leitfähigen Zustand geschaltet werden.
Solche Speicherkomponenten sind z. B. in Y. Hirose, H. Hirose,
J. Appl. Phys. 47, 2767 (1975), T. Kawaguchi et.
al., „Optical, electrical and structural properties of
amorphous Ag-Ge-S and Ag-Ge-Se films and comparison of photoinduced
and thermally induced phenomena of both systems", J. Appl. Phys.
79 (12), 9096, 1996, M. Kawasaki et al., „Ionic
conductivity of Agx(GeSe3)1-x (0 < x0.571)
glasses", Solid State Innics 123, 259, 1999, etc. offengelegt.
-
Auf ähnliche
Weise wie im Fall der oben genannten PCRAMs, kann entsprechend bei
den CBRAM-Speicherzellen ein geeignetes Chalkogenid oder Chalkogenid-Verbundmaterial
(beispielsweise GeSe, GeS, AgSe, CuS, etc.) als „schaltaktives"
Material verwendet werden.
-
Im
Fall von PCRAM muss, um bei einer entsprechenden PCRAM-Speicherzelle
einen Wechsel von dem oben genannten amorphen, d. h. einem relativ
schwach leitfähigen Zustand des schaltaktiven Materials,
zu dem oben genannten kristallinen, d. h. einem relativ stark leitfähigen
Zustand des schaltaktiven Materials zu erreichen, den Elektroden
ein geeigneter relativ starker Heizstrom-Impuls zugeführt werden,
wobei dieser Heizstrom-Impuls bewirkt, dass das schaltaktive Material über
die Kristallisationstemperatur hinaus erhitzt wird und kristallisiert („Schreibvorgang").
-
Umgekehrt
kann ein Wechsel des Zustands des schaltaktiven Materials vom kristallinen,
d. h. einem relativ stark leitfähigen Zustand, zum amorphen, d.
h. einem relativ schwach leitfähigen Zustand beispielsweise
dadurch erreicht werden, dass – wiederum mittels eines
geeigneten (relativ starken) Heizstrom-Impulses – das schaltaktive
Material bis über die Schmelztemperatur erhitzt und danach „abgeschreckt"
wird, um einen amorphen Zustand durch schnelles Abkühlen
zu erreichen („Löschvorgang").
-
Typischerweise
werden die oben genannten Heizstrom-Impulse zum Löschen
oder Schreiben über die jeweiligen Source-Leitungen und
Bit-Leitungen, und die jeweiligen zu den jeweiligen Speicherzellen
gehörenden FETs oder Bipolar-Access-Transistoren bereitgestellt,
und über die jeweiligen Wortleitungen gesteuert.
-
Um
bezüglich der Kosten wettbewerbsfähig zu sein,
ist eine kleine Zellengröße erwünscht,
was eine hohe Anordnungsdichte der Speicherzellenmatrix erfordert.
Bei Planartransistoren, oder bei Transistoren, bei denen die Source/Drain-Kontakte
auf der gleichen horizontalen Ebene liegen (zum Beispiel: Fin-FET),
ist die Zellengröße aus geometrischen Gründen
auf 6 F2 beschränkt.
-
Es
besteht ein Bedarf für ein Speicherbauelement, das nicht
flüchtige Speicherzellen mit geringer Zellengröße
aufweist.
-
KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN
DER ZEICHNUNGEN)
-
Die
beigefügten Zeichnungen sind hier enthalten, um ein leichteres
Verständnis der vorliegenden Erfindung zu ermöglichen,
und stellen einen wichtigen Bestandteil dieser Beschreibung dar.
Die Zeichnungen veranschaulichen die Ausführungsformen
der vorliegenden Erfindung und dienen zusammen mit der Beschreibung
zur Erklärung der Grundsätze der Erfindung. Andere
Ausführungsformen der vorliegenden Erfindung und viele
der beabsichtigten Vorteile der vorliegenden Erfindung werden leicht
erkennbar, da sie unter Bezugnahme auf die folgende genaue Beschreibung
besser verständlich werden. Zum klareren Verständnis
sind den funktionellen Elementen in mehreren Zeichnungen jeweils
die gleichen Bezugszeichen zugeordnet.
-
1 zeigt
ein schematisches Schaltbild für zwei Speicherzellen, das
eine Matrix mit mehreren Speicherzellen mit Doppelgate-Transistoren
darstellt;
-
2 stellt
eine schematische Ansicht von oben nach unten auf einen Ausschnitt
eines Aufbaus einer Speicherzellen-Matrix mit Doppelgate-Transistoren
dar;
-
3 stellt
einen Querschnitt durch einen Doppelgate-Transistor aus 2 in
Bitleitungsrichtung dar;
-
4 stellt
einen Querschnitt durch den Doppelgate-Transistor aus 2 in
Wortleitungsrichtung dar;
-
5 stellt
einen Querschnitt durch einen weiteren Doppelgate-Transistor in
Bitleitungsrichtung dar;
-
6 stellt
einen Querschnitt durch den weiteren Doppelgate-Transistor aus 5 in
Wortleitungsrichtung dar;
-
7 zeigt
eine Ansicht eines Ausschnitts durch einen weiteren Doppelgate-Transistor
in Wortleitungsrichtung bei einem bestimmten Prozess-Schritt in
der Nähe einer vergrabenen Erdelektrode;
-
8 zeigt
eine Ansicht eines Ausschnitts durch einen Transistor einer anderen
Ausführungsform in Bitleitungsrichtung bei einem bestimmten Prozess-Schritt
in der Nähe einer vergrabenen Erdelektrode;
-
9 zeigt
die Ansicht eines Ausschnitts durch den Transistor aus 8 in
Bitleitungsrichtung bei einem folgenden Prozess-Schritt;
-
10 zeigt
eine Ansicht eines Ausschnitts durch einen Transistor einer wiederum
anderen Ausführungsform in Bitleitungsrichtung bei einem
bestimmten Prozess-Schritt in der Nähe einer vergrabenen
Erdelektrode;
-
11 zeigt
ein schematisches Schaltbild von Speicherzellen nach einer anderen
Ausführungsform, das eine Matrix mit mehreren Speicherzellen mit
Transistoren mit umlaufender Gate-Elektrode darstellt;
-
12 stellt
eine schematische Ansicht von oben nach unten auf einen Ausschnitt
eines Matrix-Aufbaus von Einfachgate-Speicherzellen nach der Ausführungsform
aus 11 dar;
-
13 stellt
einen Querschnitt durch einen Transistor mit umlaufender Gate-Elektrode
aus 12 in Bitleitungsrichtung dar;
-
14 stellt
einen Querschnitt durch einen weiteren Transistor mit umlaufender
Gate-Elektrode in Bitleitungsrichtung dar;
-
15 stellt
einen Querschnitt durch einen bipolaren Sperrschicht-Transistor
(BJT) dar.
-
GENAUE BESCHREIBUNG DER ERFINDUNG
-
In
der folgenden genauen Beschreibung wird auf die beigefügten
Zeichnungen Bezug genommen, die einen Teil dieser Beschreibung bilden,
und in denen veranschaulicht wird, in welchen Ausführungsformen
diese Erfindung praktisch umgesetzt werden kann. Es versteht sich
von selbst, dass andere Ausführungsformen genutzt werden
können und strukturelle oder andere Änderungen
vorgenommen werden können, ohne dass damit vom Schutzumfang
der vorliegenden Erfindung abgewichen wird. Die folgende genaue
Beschreibung ist daher nicht im Sinne einer Beschränkung
zu verstehen, und der Umfang der vorliegenden Erfindung wird durch
die beigefügten Ansprüche definiert.
-
1 zeigt
einen elektrischen Stromkreis 100. Eine erste und eine
zweite Speicherzelle, jede umgeben von einer gepunkteten Linie 110 bzw. 111, dienen
als Beispiel für eine Vielzahl von identischen Speicherzellen,
die in einer Matrix angeordnet sind.
-
Jede
Speicherzelle 110, 111 umfasst ein Speicherelement 120, 121 und
einen Auswahltransistor 130, 131. In dieser Zeichnung
und ebenso in den beschriebenen oder in anderen Ausführungsformen
kann das Speicherelement jede Art eines Speicherelements sein, insbesondere
ein resistiv schaltendes Speicherele ment, zum Beispiel ein Volumen eines
Phasenwechselmaterials einer PCRAM-Speicherzelle, oder ein Volumen
eines geeigneten Materials einer CBRAM-Speicherzelle oder einer MRAM-Zelle.
Es sind jedoch auch andere Arten von Zellen möglich, einschließlich
zum Beispiel ferroelektrische Zellen.
-
Die
Speicherelemente 120, 121 sind mit ihrem einen
Ende mit einer Bitleitung 140 gekoppelt, und mit ihrem
verbleibenden Ende mit dem Auswahltransistor 130, 131 der
entsprechenden Speicherzelle.
-
Wie
in der Zeichnung angegeben, sind die Auswahltransistoren 130, 131 Doppelgate-Transistoren,
wobei die beiden Gates eines Transistors an den gegenüberliegenden
Seitenwänden der wirksamen Fläche des Transistors
angeordnet sind. Die Transistoren sind ferner vertikale Transistoren,
was im Folgenden genauer erläutert wird, wobei vertikal
bedeutet, dass – wenn in der gesamten Beschreibung die ursprüngliche
Waferoberfläche als horizontale Referenzebene dient – der
Strom vertikal fließt, oder in anderen Worten ausgedrückt,
der Drain im Wesentlichen vertikal oberhalb der wirksamen Fläche
angeordnet ist, die wiederum im Wesentlichen vertikal oberhalb der
Source eines Transistors angeordnet ist. Die Gate-Elektroden eines
Transistors sind mit der gleichen Wortleitung gekoppelt, was bedeutet, dass
die Gate-Elektroden des Transistors 130 mit einer ersten
Wortleitung 150 gekoppelt sind, und dass die Gate-Elektroden
des Transistors 131 mit einer zweiten Wortleitung 151 gekoppelt
sind.
-
Des
Weiteren sind die Transistoren 130, 131 mit ihrer
Source mit einer Erdleitung 160 gekoppelt, die – wie
unten noch genauer erläutert wird – eine geerdete
Plattenelektrode ist, und die typischerweise eine dotierte Schicht
in dem Wafer ist, die als Erdleitung für alle Auswahltransistoren
dient. Auf diese Weise ist die Plattenelektrode unter der Oberflächen ebene
des ursprünglichen Wafers vergraben. Das Halbleitermaterial,
in dem die oben erwähnten Transistoren ausgebildet sind,
kann dann abgeschieden, epitaxial umgeschmolzen, oder auf andere
Weise darauf ausgebildet werden.
-
Des
Weiteren ist zu beachten, dass die beiden Speicherzellen stellvertretend
für eine Vielzahl von Speicherzellen eines Speicherbauelements
sind, wobei die Zellen in einer Matrix mit einer Vielzahl von Bitleitungen
und Wortleitungen zum Betrieb der Zellen angeordnet sind. Eine Vielzahl
von Speicherzellen ist mit einer Bitleitung gekoppelt und eine Vielzahl von
Zellen ist mit einer Wortleitung gekoppelt, die in orthogonaler
Richtung/rechtwinklig zu der Bitleitung verläuft, wobei
eine einzelne Speicherzelle mit einem Leitungspaar, bestehend aus
einer Bitleitung und einer Wortleitung, gekoppelt ist, so dass jede
Zelle durch Auswählen der geeigneten Bitleitung und Wortleitung
ausgewählt werden kann.
-
2 ist
eine schematische Ansicht von oben nach unten auf einen Ausschnitt
eines Aufbaus einer Matrix 200 von Speicherzellen, die
die Doppelgate-Auswahltransistoren aufweisen.
-
In
dieser Zeichnung wurde das Isoliermaterial, das die Elemente voneinander
trennt und isoliert, teilweise zum Zweck einer klareren Darstellung
weggelassen. Es ist für den Fachmann offensichtlich, dass
Elemente, zum Beispiel Bitleitungen oder Wortleitungen, die als
getrennte Linien gezeichnet sind, in jedem geeigneten Dielektrikum
eingebettet sein können, um diese Leitungen gegen angrenzende
Elemente zu isolieren.
-
Auch
einige Elemente, die für resistiv schaltende Speicherzellen
von wesentlicher Bedeutung sind, wie zum Beispiel die Volumen eines
resistiv schaltenden Materials, sind nicht dargestellt, da sie durch
andere Elemente verdeckt werden, die über ihnen angeordnet
sind. Des Weiteren wurde die geerdete Plattenelektrode, auf der
die Struktur ausgebildet ist, in dieser Zeichnung weggelassen.
-
Eine
erste und eine zweite Bitleitung 210, 211, die
die obersten Elemente in dieser Ansicht von oben nach unten hin
sind, dienen als Beispiel für eine Vielzahl von identischen
Bitleitungen, die angrenzend und parallel zu diesen positioniert
sind. Jede Bitleitung 210, 211 ist mit einer Vielzahl
von Speicherelementen von Speicherzellen gekoppelt, die zum Beispiel
Volumen eines Phasenwechselmaterials sein können. Diese
Speicherelemente – verdeckt von den Bitleitungen und daher
in dieser Ansicht nicht zu sehen – sind mit einer wirksamen
Fläche 210, 211 über Kontakte 220, 221, 222 gekoppelt,
wobei die Position eines Kontakts schematisch mit einem viereckigen
Rahmen dargestellt ist.
-
Die
Wortleitungen 230, 231 dienen als Beispiel für
eine Vielzahl paralleler Wortleitungen, die senkrecht zu den Bitleitungen 210, 211 verlaufen
und sich unter diesen befinden. Wie oben erwähnt, ist jede
Wortleitung mit einer Vielzahl von Gate-Elektroden 240–245 gekoppelt,
das heißt, dass die Wortleitung 230 mit den Gate-Elektroden 240, 241 und 242 gekoppelt
ist, und dass die Wortleitung 231 mit den Gate-Elektroden 243–245 gekoppelt
ist. Die Gate-Elektroden 240 und 241 dienen als
Gate-Elektroden für eine wirksame Fläche eines
Transistors, der sich zwischen diesen Gate-Elektroden befindet. Somit
befinden sich die Gate-Elektroden an den einander gegenüber
liegenden Seitenwänden der wirksamen Fläche des
Transistors. Die Gate-Elektroden sind durch das Gate-Oxid 250 gegen
die wirksame Fläche isoliert, wobei deren ungefähre
Position und Form durch die gestrichelte Linie 260 dargestellt
ist. Wie gezeigt, ist die Form der wirksamen Fläche ein verlängertes
Viereck, das in einer Richtung schichtweise zwischen der Gate-Elektrode 240 und
der Gate-Elektrode 241 angeordnet ist und in senkrechter
Richtung durch eine flache Grabenisola tion 270 (STI = Shallow
Trench Isolation) (d. h. ein durch ein STI-Verfahren erzeugter flacher
Isolationsgraben) begrenzt wird, wobei sich eine vergleichsweise
dünne Gate-Oxid-Schicht 250 zwischen den Gate-Elektroden
und der wirksamen Fläche befindet. Obwohl es nicht erforderlich
ist, das Gate-Oxid zwischen der Gate-Elektrode und dem STI anzuordnen,
kann es auf diese Weise ausgebildet werden.
-
Ein
Transistor mit einer wirksamen Fläche 260 umfasst
des Weiteren die Gate-Elektroden 240 und 241,
die mit der Wortleitung 230 gekoppelt sind. Das obere Ende
der wirksamen Fläche 260 ist mit einem Speicherelement – ohne
Abbildung – gekoppelt, das wiederum über einen
Bitleitungskontakt mit der Bitleitung 211 gekoppelt ist,
wobei die Position des Bitleitungskontakts ähnlich ist
wie diejenige von 220. Das untere Ende der wirksamen Fläche 260,
das die Source des Transistors bildet, ist mit der geerdeten Plattenelektrode
gekoppelt, die das unterste Element bildet, und die daher in dieser
Zeichnung nicht zu sehen ist.
-
Die
Zeichnung ist zwar nicht maßstabsgetreu ausgeführt,
dennoch zeigt der Pfeil 280 an, dass in der veranschaulichten
Ausführungsform die Periodizität der Wortleitungen
2,2 bis 3 F beträgt, und der Pfeil 281 zeigt an,
dass die Periodizität der Bitleitungen 2 F beträgt,
wobei F die minimale Strukturgröße angibt, die
durch das verwendete Herstellungsverfahren definiert ist. Demzufolge
liegt die Größe der abgebildeten Speicherzelle
zwischen 4,4 bis 6 F2.
-
Ebenso
wird die ungefähre Größe einer wirksamen
Fläche durch die Periodizität der Bit- und der Wortleitungen
definiert. Nach derzeit möglichen Herstellungsverfahren
wird für eine Bit- oder eine Wortleitung eine Breite von
1 F benötigt, daher beträgt die Fläche
einer wirksamen Fläche ungefähr 1,2–2
auf 1 F was eine Fläche von 1,2–2 F2 ergibt. Technische Fortschritte,
unter anderem im Bereich der Metallurgie und Lithographie, können
diese relativen Größen verändern.
-
3 zeigt
die wirksame Fläche 370 eines Transistors, wobei
der untere Bereich mit einer geerdeten Plattenelektrode 310 verbunden
ist. Der obere Bereich der wirksamen Fläche 370 kann
N+ implantiert worden sein, entweder der gesamte obere Bereich,
oder nur teilweise, wie durch den Viertelkreis angezeigt, der mit
dem Kontakt 520 verbunden ist, der in diesem Fall der untere
Kontakt zu einem Volumen eines resistiv schaltenden Materials 610 ist,
das wiederum mit einer Bitleitung 210 verbunden ist.
-
In
dieser Ansicht grenzen die Seitenwände der wirksamen Fläche 370 an
die Isolationsgräben an, die eine flache Grabenisolation
bilden (STI) (auch Isolationsgraben genannt) und die in dieser Ansicht in
die Darstellungsebene hinein verlaufen. Die oberste Fläche
der wirksamen Fläche 370 wird teilweise von dem
Kontakt 220 bedeckt, mit dem sie verbunden ist, und wird
teilweise von Resten der isolierenden dicken Oxidschicht 340 bedeckt.
Die dicke Oxidschicht 340 isoliert den Gate-Leiterstapel,
der eine SiO-Leitung 3130 und eine Leitung aus einem gut
leitenden Material wie Metall umfasst, die die Wortleitung 230 bildet.
Die oberste Fläche des Gate-Leiterstapels ist durch eine
SiN-Schicht 3150 isoliert, wobei die Seitenwände
durch Gate-Leiter-Abstandshalter isoliert sind.
-
4 ist
eine schematische Ansicht eines Querschnitts in Richtung der Wortleitung
durch eine wirksame Fläche eines Transistors und einen Gate-Leiterstapel.
Der Gate-Leiterstapel, der eine Polysilizium-Leitung 3130,
die Wortleitung 230 und die Isolierschicht 3150 umfasst, überlappt
teilweise die oberste Fläche einer wirksamen Fläche 370 eines Transistors.
Die Schnittlinie in dieser Zeichnung schneidet die überlappende
Fläche.
-
Eine
wirksame Fläche 370 ragt aus der geerdeten Plattenelektrode 310 heraus.
Eine erste und eine zweite Gate-Elektrode 3100 aus einem
leitenden Material, vorzugsweise Polysilizium, befinden sich an
der rechten und an der linken Seitenwand der wirksamen Fläche 370,
und sind durch eine Zwischenlage aus einem Gate-Dielektrikum oder
einem Gate-Oxid 390 wie SiO isoliert. Die beiden Gate-Elektroden 3100 formen
somit ein duales Gate oder Doppelgate für den Transistor.
Die Gate-Elektroden 3100 sind mit der Wortleitung 230 über
das Polysilizium 3130 des Gate-Leiterstapels gekoppelt.
-
Es
ist zu beachten, dass die beiden Gate-Elektroden nicht nur als Gate-Elektroden
für die wirksame Fläche 370 dienen, die
in dieser Zeichnung zu sehen ist. Jede der Gate-Elektroden dient
des Weiteren als Gate-Elektrode für eine angrenzende wirksame
Fläche. Das bedeutet, dass die Gate-Elektrode auf der linken
Seite der wirksamen Fläche 370 als Gate-Elektrode
für die in der Zeichnung sichtbare wirksame Fläche 370 dient,
und ebenso als Gate-Elektrode für eine auf der linken Seite
der Gate-Elektrode angrenzende wirksame Fläche. Auf ähnliche
Weise dient die Gate-Elektrode auf der rechten Seite der wirksamen
Fläche 370 ebenso als Gate-Elektrode für
die nächste, auf der rechten Seite angrenzende wirksame
Fläche. Auf diese Weise ist eine Vielzahl von Gate-Elektroden 3100 mit
einer einzigen Wortleitung 230 gekoppelt, wobei zwei Gate-Elektroden
eine Doppelgate-Elektrode für einen Transistor bilden.
-
Die
Zeichnungen sind zwar nicht maßstabsgetreu ausgeführt,
es wird jedoch darauf hingewiesen, dass die unterste Fläche
der wirksamen Fläche 370 kein Quadrat sein muss.
Beim Vergleich der Formen einer wirksamen Fläche 370 aus 3 mit
der in 4 wird deutlich, dass die Form der untersten Fläche
einer wirksamen Fläche 370 ein verlängertes Viereck
ist, dessen Länge in Richtung der Wortleitung geringer
ist, als die Länge in Richtung der Bitleitung.
-
5 und 6 zeigen
Schnitte durch die wirksame Fläche in Richtung der Bitleitung
(5) und durch den Gate-Kontakt in Richtung der
Wortleitung (6) in ähnlichen Ansichten
wie in 3 und 4. In dieser Ausführungsform
ist nun zusätzlich ein Metallbereich/eine Metall-Leitung 501,
der/die unter jeder STI vergraben ist (wobei in 6 nur
seine/ihre Position durch gestrichelte Linien angedeutet ist). Durch
Erzeugen dieser vergrabenen Metall-Leitungen 501 wird die
Leitfähigkeit der Erdungs- bzw. Masseplatte 310 beträchtlich
verbessert, ohne dass eine aufwendige und viel Platz beanspruchende
Befestigung von Platte-auf-BEOL-Metalldrähten erforderlich
ist. Ferner wird die metallhaltige Erdungsplatte 310 auf
kostengünstige Weise ausgebildet, ohne dass zusätzliche
lithographische Arbeitsschritte erforderlich sind, indem die vorhandenen
Isolationsgräben 330 verwendet werden, die die
wirksamen Siliziumbereiche der angrenzenden Zellen voneinander trennen,
und die im Allgemeinen zumindest Teile der Gate-Elektrode und der
Wortleitung enthalten können. Die Leiterbahnen verlaufen
zumindest in einer Richtung durchgehend.
-
Die
Struktur aus 5 und 6 kann durch Ausführen
eines Lithographievorgangs und eines Ätzvorgangs zum Bilden
einer flachen Graben-Isolation erzeugt werden, wobei die Tiefe des
STI 330 bis in die vergrabene Platte 310 reicht,
ein Prozess-Schritt, der dem Fachmann geläufig ist. Um
die Metall-Leitungen 501 einzubringen, wird ein Schritt zum
Auffüllen mit Metall durchgeführt, wobei das Metall
in diesem beispielhaften Fall W und/oder TiN enthält, aber
auch andere Zusammensetzungen möglich sind. Danach folgt
ein Schritt zum Einsenken der Metallfüllung, z. B. bis
zur Tiefe der vergrabenen Erdungsplatte 310. Danach können
auf herkömmliche Weise ein Schritt zum Auffüllen
des STI 330 und darauf folgend ein Planarisieren durchgeführt
werden. Das Dielektrikum für das Auffüllen des
STI kann eine Kombination verschiedener Dielektrikum-Materialien enthalten,
wie Oxide und Nitride. Insbesondere kann das Metall mit einer nitridhaltigen
Schicht bedeckt werden, bevor mit Oxid aufgefüllt wird,
um ein späteres Oxidieren der Metallfüllung zu
verhindern. Die Schicht kann gegebenenfalls von den oberen Abschnitten
der Seitenwände des STI-Grabens entfernt werden. 7 zeigt
die Struktur nach dem Einbringen der STI-Füllung in einer ähnlichen
Ansicht wie in 5 in der Nähe der Metallfüllung 501.
-
Des
Weiteren zeigt 7 eine mögliche Abstandsschicht,
die aus Oxid oder Nitrid oder einer Kombination daraus bestehen
kann. Bezugsziffer: 740. Ebenso kann der oben genannte
Prozess so abgewandelt werden, dass eine Seitenwand-Abstandsschicht
vor dem Einbringen der Metallfüllung hinzugefügt
wird. Der Abstandshalter kann aus Nitrid oder Oxid, oder einer Kombination
daraus bestehen. Dies ermöglicht die Oxidation der Seitenwände
vor der Metallabscheidung.
-
8 und 9 zeigen
eine Struktur in der Nähe der vergrabenen Erdungsplatte 310 für
eine alternative Prozessfolge, um eine verbesserte Steuerung der
Senken durch doppeltes Grabenätzen zu erreichen. Diese
Prozessfolge beginnt ebenfalls mit einem STI-Lithographie-Schritt
und einem Ätzen eines Grabens in das Silizium. Dann wird
ein Opfer-Seitenwand-Abstandshalter eingefügt, der ein
Oxid, SiN, Al2O3,
oder jedes andere geeignete Material oder jede andere geeignete
Materialkombination umfasst. Danach wird das STI-Ätzen
im Silizium fortgesetzt, und darauf folgt das Entfernen des Opfer-Seitenwand-Abstandshalters,
wodurch ein zweistufiger Graben erzeugt wird. Im folgenden Schritt
wird durch Auffüllen der Unebenheiten und nachfolgendes
Hinterätzen eine metallhaltige (W/TiN) Schicht 810 abgeschieden.
Das Auffüllen der Unebenheiten kann das voll ständige
Füllen einer relativ schmalen Struktur (z. B. eines Grabens
oder eines schmalen Grabens) umfassen, und zumindest das teilweise
Auffüllen einer relativ breiten Struktur (z. B. einer breiten Senke
oder eines breiten Grabens), die sich oberhalb der schmaleren Struktur
befindet, und das darauf folgende Ätzen des Füllmaterials,
so dass dieses Material innerhalb der schmaleren Struktur vollständig verbleibt.
Als Option kann darauf das Abscheiden einer SiN-Schicht folgen,
die entlang der oberen Graben-Seitenwände entfernt werden
kann. Zum Schluss wird ein Schritt zum Auffüllen des STI
und ein Schritt zum Planarisieren durchgeführt. 8 zeigt
die Struktur in der Nähe der Erdungsplatte 310 nach
dem Auffüllen mit der Metallschicht 810. 9 zeigt
den gleichen Bereich der Speicherzelle wie in 8,
jedoch nach dem Auffüllen mit dem Isolationsdielektrikum,
wobei darauf folgend Metall-Leiterbahnen 901 unterhalb
der STI 840 angeordnet werden.
-
10 zeigt
einen Teil der Speicherzellen-Struktur in der Nähe der
vergrabenen Erdungs- bzw. Masseplatte 1010 für
einen bestimmten Prozess-Schritt einer unten genauer erklärten
Prozessfolge. Diese alternative Prozessfolge bezieht sich auf Speicherzellen,
für die SOI-Substrate (SOI = silicon an insulator = Silizium
auf Isolator) verwendet werden. Diese Prozessfolge beginnt ebenso
mit einer STI-Lithographie und einem Grabenätzen in das
Silizium, endet jedoch mit einem SOI-BOX-Oxid 1010 (BOX
= buried Oxide = vergrabenes Oxid). Darauf folgt ein teilweise isotropes
Oxidätzen (Kombination) in das BOX-Oxid 1010.
Diesem Schritt kann das Erzeugen eines Seitenwand-Abstandshalters
vorausgehen, insbesondere eines solchen, der SiN oder Al2O3 enthält.
Nach dem isotropen Ätzen wird ein Auffüllen mit
Metall (z. B. mit W/TiN) durchgeführt, und ein Senken bis
auf die Tiefe der vergrabenen Erdungsplatte 1020, wodurch
ein Metalldraht/-bereich 1030 erzeugt wird. Falls gewünscht,
kann der Opfer-Seitenwand-Abstandshalter (die Seitenwand-Opferschicht)
danach entfernt werden. Optional kann ein Schritt zum Abscheiden
einer SiN-haltigen Schicht durchführt werden. Zum Schluss
wird ein Schritt zum Auffüllen des STI 1040 und
ein Schritt zum Planarisieren durchgeführt. Im Allgemeinen
können die Leiterbahnen vollständig in die dotierte
Platte eingebettet sein, oder können sich zumindest in
der untersten Oxidschicht des SOI-Substrats befinden, und dabei
mit einer darüber angeordneten Si-Erdungsplatte in Verbindung
stehen. 10 zeigt die SOI-Struktur nach
dem Auffüllen des STI.
-
10 zeigt
eine entsprechende SOI-Struktur in der Nähe der vergrabenen
Erdungsplatte 1010, jedoch nach dem Auffüllen
des STI.
-
11 zeigt
ein Schaltbild der Matrix 1100 von zwei resistiv schaltenden
Speicherzellen 1110 bzw. 1120, in einer Ansicht,
die ähnlich ist wie die, die in 1 zu sehen
ist. Im Gegensatz zu der Ausführungsform aus 1 sind
die resistiv schaltenden Speicherzellen 1110 und 1120 als
Transistoren mit umlaufendem Gate ausgebildet.
-
12 zeigt
eine vereinfachte Matrix-Anordnung 1200, die im Wesentlichen
der beispielhaften Ausführungsform der Matrix-Anordnung 1100 in 11 in
einer Ansicht von oben nach unten entspricht, ähnlich wie
bei der Ansicht in 2. Hier werden die wirksamen
Flächen 1220, 1223 der Transistoren mit
umlaufendem Gate durch eine Wortleitung 1230 aktiviert,
und die wirksamen Flächen 1221, 1222 werden
durch eine Wortleitung 1231 aktiviert. Die Bitleitungen 1210, 1211 und
ein Gate-Oxid 1250 sind in ihrer Funktion ähnlich
wie die Doppelgate-Transistoren. Die Wortleitungen 1230, 1231 sind jeweils
als Abstandshalter-Wortleitungen 1230a, 1230b bzw. 1231a, 1231b ausgebildet,
d. h. die Wortleitungen 1230, 1231 sind jeweils
in ein Paar von zwei Unter-Wortleitungen (die Abstandshalter-Wortleitungen)
aufgespaltet, die um die Seitenwände einer wirksamen Fläche 1220, 1223 bzw. 1221, 1222 herum
verlaufen, und die gleichzeitig aktiviert werden.
-
13 zeigt
eine Transistorzelle 1300 mit umlaufendem Gate in einer
Schnittansicht in der Bitleitungsrichtung der Anordnungsstruktur
aus 12. In dieser herkömmlichen Anordnung
wird die Leitfähigkeit der Erdungsplatte 1310 hauptsächlich
durch das Dotieren der Erdungsplatte 1310 und durch Festlegung
ihrer Tiefe bestimmt. Die wirksame Fläche 1370 kann
durch die Abstandshalter-Wortleitungen 1330a, 1330b gleichzeitig
aktiviert werden, und die wirksame Fläche 1371 kann
durch die Abstandshalter-Wortleitungen 1331a, 1331b gleichzeitig
aktiviert werden. Die Abstandshalter-Wortleitungen 1330a, 1330b, 1331a, 1331b und
die wirksamen Flächen 1370, 1371 sind
von einer flachen Grabenisolation 1350 umgeben. Oberhalb
der wirksamen Flächen 1370, 1371 sind
die jeweiligen Kontakte 1320 angeordnet, die in diesem
Fall der Rückseitenkontakt zu den entsprechenden Volumen
des resistiv schaltenden Materials 1380 sind, die wiederum
mit einer Bitleitung 1390 in Verbindung stehen.
-
14 zeigt
die Struktur aus 13 unter Verwendung der gleichen
Bezugsziffern für gleiche Strukturelemente und umfasst
des Weiteren die vergrabenen Metall-Leitungen 1410, 1411, 1412 unterhalb
der Wortleitungsgräben 1350. Die Wortleitungen 1330, 1331 sind
von den Metall-Leitungen 1410, 1411, 1412 jeweils
durch eine Graben-Deck-Oxidschicht 1420, 1421, 1422 getrennt.
-
15 zeigt
einen Querschnitt durch HBT-Transistoren (HBT = Bipolar-Transistoren
mit Heteroübergang) z. B. nach F.F. Pellizzerl,
A. Benvenutil, B. Gleixner et al.: A 90 nm Phase Change Memory Technology
for Stand-Alone Non-Volatile Memory Applications; Symp. an VLSI
Tech. 2006. Zusätzlich dazu befin det sich hier
noch eine Metall-Leiterbahn 1501 auf dem Grund eines jeden
STI in einer Kollektor-Plattenelektrode.
-
Die
Erfindung ist nicht auf die oben genannten Ausführungsformen
beschränkt. Es sind vielmehr alle Variationen, Abwandlungen
und Veränderungen eingeschlossen, die vom Geist und vom
Schutzumfang der Erfindung umfasst sind. Im Allgemeinen kann eine
Umsetzung einer gering resistiven, z. B. metallhaltigen Leitungsführung
in eine Elektrode, die in dem Siliziumsubstrat unter dem Auswahltransistor vergraben
ist, verwendet werden.
-
ZITATE ENTHALTEN IN DER BESCHREIBUNG
-
Diese Liste
der vom Anmelder aufgeführten Dokumente wurde automatisiert
erzeugt und ist ausschließlich zur besseren Information
des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen
Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt
keinerlei Haftung für etwaige Fehler oder Auslassungen.
-
Zitierte Nicht-Patentliteratur
-
- - G. Wicker, „Nonvolatile,
High Density, High Performance Phase Change Memory", SPIE Conference
an Electronics and Structures for MEMS, Vol. 3891, Queensland, USA,
2, 1999 [0006]
- - Y.N. Hwang et al., „Completely CMOS Compatible Phase
Change Nonvolatile RAM Using NMOS Cell Transistors", IEEE Proceedings
of the Nonvolatile Semiconductor Memory Workshop, Monterey, USA,
91, 2003 [0006]
- - S. Lai et al., OUM-a 180 nm nonvolatile memory cell element
technology for stand alone and embedded applications", IEDM 2001 [0006]
- - Y. Ha et al., „An edge contact type cell for Phase change
RAM featuring very low power consumption", VLSI 2003 [0006]
- - H. Horii et al., „A novel cell technology using N-doped
GeSbTe films for Phase change RAM", VLSI 2003 [0006]
- - Y. Hwang et al., „Full integration and reliability evaluation
of Phase-change RAM based an 0.24 μm-CMOS technologies",
VLSI 2003 [0006]
- - S. Ahn et al., „Highly Manufacturable High Density
Phase Change Memory of 64 Mb and beyond", IEDM 2004 [0006]
- - Y. Hirose, H. Hirose, J. Appl. Phys. 47, 2767 (1975) [0007]
- - T. Kawaguchi et. al., „Optical, electrical and structural
properties of amorphous Ag-Ge-S and Ag-Ge-Se films and comparison
of photoinduced and thermally induced phenomena of both systems",
J. Appl. Phys. 79 (12), 9096, 1996 [0007]
- - M. Kawasaki et al., „Ionic conductivity of Agx(GeSe3)1-x
(0 < x0.571) glasses",
Solid State Innics 123, 259, 1999 [0007]
- - F.F. Pellizzerl, A. Benvenutil, B. Gleixner et al.: A 90 nm
Phase Change Memory Technology for Stand-Alone Non-Volatile Memory
Applications; Symp. an VLSI Tech. 2006 [0061]