CN106252282B - 一种半导体器件及其制造方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法及其半导体器件、电子装置,包括:提供半导体衬底,在所述半导体衬底上形成有栅极结构,在所述栅极结构两侧的半导体衬底中形成有源/漏区;在所述半导体衬底表面形成牺牲层;使用ESD掩膜板对所述牺牲层进行图案化,以形成露出部分所述漏区的开口;执行第一离子注入,以在漏区中形成第一ESD掺杂区,所述第一离子注入的入射方向垂直于半导体衬底的表面;执行第二离子注入,以在所述漏区下方的半导体衬底内形成第二ESD掺杂区,所述第二离子注入的入射方向与半导体衬底的表面有交角;去除所述牺牲层。本发明所述的新的静电防护器件制备方法,能够在进行薄型化生产时,提高静电防护器件的性能,其半导体器件、电子装置也具有较好的静电防护性能。
Description
技术领域
本发明涉及半导体制造工艺,具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
在集成电路制造工艺水平进入集成电路线宽的深亚微米时代后,集成电路中的MOS元件都采用LDD(Lightly Doped Drain)结构,并且硅化物工艺已经广泛应用于MOS元件的扩散层上,同时为了降低栅极多晶的扩散串联电阻,采用了多晶化合物的制造工艺。此外随着集成电路元件的缩小,MOS元件的栅极氧化层厚度越来越薄,这些制造工艺的改进可大幅度提高集成电路内部的运算速度,并可提高电路的集成度。但是这些工艺的改进带来了很大的弊端,即使得集成电路更容易遭受静电冲击而失效,从而造成产品的可靠性下降。基于这一问题,ESD(Electrostatic Discharge)防护器件被运用到集成电路中。
随着晶体管栅极尺寸的日益缩减,OED(Oxidation-Enhanced Diffusion)已经成为影响硼和磷在NMOS和PMOS沟道中进行分布的重要因素。由于TED(Transient EnhancedDiffusion)的影响,该分布不仅决定了晶体管的短沟道效应,还影响着晶体管的沟道迁移率、结电容和漏电。传统工艺通常以适当的能量及适宜的剂量在源极及漏极掺杂硼或BF2掩膜,用来配置较低的ESD器件触发电压。然而,这种方法仍然不能够在控制结漏电的同时获得足够低的触发电压。
为解决该问题,现有技术通常在硅中注入诸如碳原子的电惰性杂质。该杂质原子分布在硅内部,其作用如同硅表面作为自填隙原子和空位的沉(Sink),对于空位和自填隙原子的平衡和非平衡浓度起着关键作用。碳原子的注入有助于有效抑制氧化增强扩散(OED)所导致的瞬态增强扩散(TED)和反短沟道效应(RSCEs)的影响。然而,却难以获得较深的结深,造成大规模的注入损伤和晶格缺陷,并引入较高的带间隧穿漏电流。在现有技术中,消除这些缺陷的常规方法是使用高温热退火,在高温环境下,原子的振动能加强,从而修复缺陷。但容易产生二次缺陷,增加表面污染,并难以彻底修复缺陷。
为此,目前亟需一种新的静电防护器件制备方法,能够在进行薄型化生产时,提高静电防护器件的性能。
发明内容
针对现有技术的不足,本发明提供一种半导体器件的制造方法,包括:提供半导体衬底,在所述半导体衬底上形成有栅极结构,在所述栅极结构两侧的半导体衬底中形成有源/漏区;在所述半导体衬底表面形成牺牲层;使用ESD掩膜板对所述牺牲层进行图案化,以形成露出部分所述漏区的开口;执行第一离子注入,以在漏区中形成第一ESD掺杂区,所述第一离子注入的入射方向垂直于半导体衬底的表面;执行第二离子注入,以在所述漏区下方的半导体衬底内形成第二ESD掺杂区,所述第二离子注入的入射方向与半导体衬底的表面有交角;去除所述牺牲层。
其中,所述牺牲层为氧化物层或光刻胶层。
其中,所述第一离子注入的注入离子为锑离子。
其中,所述第二离子注入的注入离子为铟离子。
其中,在去除所述牺牲层的步骤之后还包括形成覆盖所述栅极结构和半导体衬底的介电层的步骤。
其中,所述介电层的构成材料为SiN。
其中,还包括在所述介电层中形成接触孔的步骤。
其中,在形成所述介电层的步骤之后,还包括化学抛光步骤。
本发明还包括采用所述的方法制备的半导体器件。
本发明还包括一种电子装置,包括所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明所述的新的静电防护器件制备方法,能够在进行薄型化生产时,提高静电防护器件的性能,其半导体器件、电子装置也具有较好的静电防护性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述,用来解释本发明的原理。
附图中:
图1为现有ESD器件的剖面图
图2A-图2H为根据本发明示例性实施例的方法依次实施的步骤所分别获得的ESD器件的示意性剖面图;
图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中,给出了大量具体的细节以便提供对本发明更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本发明可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本发明发生混淆,对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明,将在下列的描述中提出详细的步骤。显然,本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下,然而除了这些详细描述外,本发明还可以具有其他实施方式。
应当理解的是,当在本说明书中使用术语“包含”和/或“包括”时,其指明存在所述特征、整体、步骤、操作、元件和/或组件,但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
图1示出了现有ESD器件的剖面图,ESD制程的概念是在同一CMOS制程中,做出两种不同的NMOS元件,一种用于内部电路单元,即具有LDD结构的NMOS元件,另一种则是用于I/O,但不具有LDD结构的NMOS元件。在半导体衬底100上进行制程操作,浅槽隔离102隔离了P+区103和N+区104,且元件为源/漏极开路105和源/漏极开路106,要将以上两种元件结构合并在同一制程中,还需要进行ESD注入。利用ESD注入工艺做出来的NMOS元件具有较深的结深,因此也会具有较为严重的横向扩散作用,这将导致使用ESD注入工艺所制的NMOS元件不能够使用太小的通道尺寸。
实施例一
下面,参照图2A-图2H和图3来描述根据本发明示例性实施例的方法来制备静电防护器件的详细步骤。
首先,如图2A所示,提供半导体衬底100,半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例,在本实施例中,半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构,作为示例,隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本实施例中,隔离结构将半导体衬底100分为NMOS区和PMOS区。半导体衬底100中还形成有各种阱(well)结构,为了简化,图示中予以省略。
在半导体衬底100上形成有栅极结构102,作为示例,栅极结构包括自下而上依次层叠的栅极介电层102a和栅极材料层102b。栅极介电层102a包括氧化物层,例如二氧化硅(SiO2)层。栅极材料层102b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种,其中,金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(TiN)层;导电性金属氧化物层包括氧化铱(IrO2)层;金属硅化物层包括硅化钛(TiSi)层。栅极介电层102a和栅极材料层102b的形成方法可以采用本领域技术人员所熟习的任何现有技术,优选化学气相沉积法(CVD),如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外,作为示例,在栅极结构102的两侧形成有紧靠栅极结构102的偏移侧壁103。偏移侧壁103由氧化物、氮化物或者二者的组合构成,在本实施例中,偏移侧壁103的构成材料为氧化物。形成偏移侧壁103的工艺过程为本领域技术人员所熟习,在此不再加以赘述。在偏移侧壁103的两侧还可以形成有侧壁(未示出)。形成侧壁的工艺步骤包括:在半导体衬底100上形成完全覆盖栅极结构102和偏移侧壁103的侧壁材料层,其构成材料优选氮化硅;采用侧壁蚀刻(blanket etch)工艺蚀刻侧壁材料层,以形成侧壁。
为了使短沟道器件具有更高的处理速度和更良好的性能,目前的采用高k金属栅极技术的半导体器件在形成侧壁之后应用锗硅(SiGe)技术(对于PMOS而言)或碳硅(SiC)技术(对于NMOS而言),即,在栅极两侧的半导体衬底内形成嵌入式锗硅层或碳硅层。
接下来,形成源极和漏极。其中形成源极和漏极的方法可以为离子注入法,还可以为外延生长法(EPI)。其中,外延生长法一般包括:先形成沟槽,然后在沟槽内外延生长锗硅(对于PMOS而言)或碳硅层(对于NMOS而言)作为源极和漏极。在采用外延生长法形成源极和漏极时,还可以在锗硅或碳硅内掺杂适量的硼元素(一般采用B或BF2进行掺杂),以提高器件性能。
在本实施例中,在采用外延生长法形成源极和漏极时,还可以包括退火(anneal)工艺。为了简化,在图示中予以省略。形成源/漏区的工艺为本领域技术人员所熟习,在此不再加以赘述。为了降低热预算,所述退火可以移至后续实施应力记忆时执行。在实施源/漏区注入之前或者同时,可选地,实施预非晶化注入,以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
需要注意的是,本实施例还使用了轻掺杂漏区(LDD)结构111,即,在沟道中靠近漏极的附近设置一个低掺杂的漏区,让该低掺杂的漏区也承受部分电压,这种结构可防止热电子退化效应。
接着,如图2B所示,在所述半导体衬底表面形成牺牲层。典型的,牺牲层可以为氧化物帽层或光刻胶涂层。作为示例,可以在半导体衬底的表面生长一层SiO2薄膜106,用作下一步离子注入时的掩蔽膜。形成SiO2薄膜的方法优选在900-1200℃的环境下使用热氧化法、化学气相沉积(CVD)、物理气相沉积(PVD)、离子注入氧化、阳极氧化与氧化剂之间进行反应。氧化方式可以是干氧氧化、水汽氧化、或湿氧氧化。光刻胶的厚度较厚,约为0.5-1.0μm,由树脂、感光剂、溶剂和添加剂组成,其中树脂优选为聚异戊二烯或线性酚醛树脂。
接着,如图2C所示,使用ESD掩膜板对牺牲层进行图案化,形成露出部分漏区的开口。作为示例,掩膜板可以由基片、铬层、氧化铬层和光刻胶层构成。其中,基片的衬底材料优选为烧融石英。制备掩膜板可以经过STI刻蚀、P阱注入、N阱注入、多晶硅刻蚀、SD注、氧化层接触刻蚀和金属刻蚀等制程。
接着,如图2D所示,执行第一离子注入,用以在漏区中形成第一ESD掺杂区107。在本实施例中,第一离子注入的注入离子为锑(Sb)离子,其所述离子注入的入射方向垂直于半导体衬底100的表面,注入剂量为3.0×e14-1.5×e15离子/平方厘米,注入能量为40-200keV。
作为示例,在执行第一次离子注入之后,可以执行第一次退火,以在半导体衬底100的源/漏区中形成位错(未示出)。以第一离子注入的注入离子为锑(Sb)离子为例,位错是由锑离子注入区和半导体衬底100中的硅之间的界面处产生的晶格错位缺陷构成的,其可以显著增强作用于半导体衬底100的沟道区的应力。执行第一离子注入之后,形成了第一ESD掺杂区107,离子注入区中的硅呈非晶态,晶格体积增大(幅度大约为6-8%);执行第一退火之后,离子注入区中的硅重新晶态化,晶格体积恢复到执行第一离子注入之前的状态,上述硅晶格体积的变化导致所述晶格错位缺陷的产生。在本实施例中,第一退火为优选为峰值退火或激光退火。所述峰值退火的温度为900-1100℃,持续时间为10-60s;所述激光退火的温度为1200-1350℃,持续时间为20-80ms。
接着,如图2E所示,执行第二离子注入,以在漏区下方的半导体衬底内形成第二ESD掺杂区108,使所述源/漏区呈非晶态。第二离子注入的注入离子为铟(In)离子,其所述离子注入的入射方向与半导体衬底100的表面有交角。执行第二离子注入形成了第二ESD掺杂区108,离子注入区中的硅再次呈现非晶态。
作为示例,在执行第二离子注入之后,可以执行第二次退火。执行第二退火后,离子注入区中的硅重新晶态化。在本实施例中,所述第二退火优选为峰值退火或瞬时退火。所述峰值退火的温度为950-1100℃,持续时间为20-60s;所述瞬时退火的温度为1000-1350℃,持续时间为10-300ms。
接着,如图2F所示,去除牺牲层,即去除所述的氧化物帽层或光刻胶涂层。作为示例,去除氧化物帽层或光刻胶可以采用湿法刻蚀,优选采用HF、HBr或CH3COOH溶液或其任意一种或多种的组合进行刻蚀。
接着,如图2G所示,形成覆盖栅极结构102和半导体衬底100的介电层109。在本实施例中,采用沉积工艺形成介电层109,以使形成的介电层109具有良好的阶梯覆盖特性。介电层109的构成材料优选SiN,其厚度约为10-100nm。随后进行化学抛光(CEP)。
接着,如图2H所示,形成连通硅化物的接触孔110。作为示例,可以基于氟的RIE获得垂直的侧壁,并在接触孔110中填充构成接触塞的金属材料。
至此,完成了根据本发明示例性实施例的方法实施的工艺步骤,接下来,可以通过后续工艺完成整个半导体器件的进一步制作。根据本发明,通过在半导体衬底100的源/漏区中进行第一离子注入并进行第二离子注入,可以降低在较小的栅极尺寸的前提下获得足够低的ESD器件触发电压,同时有效地控制了结漏电,从而提高了ESD器件的独立性能。
参照图3,其中示出了根据本发明示例性实施例的方法制备ESD防护器件的流程图,用于简要示出整个制造工艺的流程。在步骤301中,提供半导体衬底,在半导体衬底上形成有栅极结构,在栅极结构两侧的半导体衬底中形成有源/漏区;在步骤302中,在所述半导体衬底表面形成牺牲层,典型的为氧化物帽层或光刻胶层;在步骤303中,使用ESD掩膜板对牺牲层进行图案化,以露出部分漏区的开口;在步骤304中,执行第一离子注入,以在漏区中形成第一ESD掺杂区;在步骤305中,执行第二离子注入,以在所述漏区下方的半导体衬底内形成第二ESD掺杂区;在步骤306中,去除牺牲层。
实施例二
下面,参照图2H对本发明的半导体器件做详细描述。图2H示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先,如图2H所示,本发明的半导体器件包括半导体衬底100,半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例,在本实施例中,半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构,作为示例,隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本实施例中,隔离结构将半导体衬底100分为NMOS区和PMOS区。半导体衬底100中还形成有各种阱(well)结构。
还包括在半导体衬底100上的栅极结构102,作为示例,栅极结构包括自下而上依次层叠的栅极介电层102a和栅极材料层102b。栅极介电层102a包括氧化物层,例如二氧化硅(SiO2)层。栅极材料层102b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种,其中,金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(TiN)层;导电性金属氧化物层包括氧化铱(IrO2)层;金属硅化物层包括硅化钛(TiSi)层。
此外,在栅极结构102的两侧还包括紧靠栅极结构102的偏移侧壁103。偏移侧壁103由氧化物、氮化物或者二者的组合构成,在本实施例中,偏移侧壁103的构成材料为氧化物。在栅极两侧的半导体衬底内还包括嵌入式锗硅层或碳硅层。半导体器件还包括源极和漏极。
在另一个实施例中,还包括轻掺杂漏区(LDD)结构,即在沟道中靠近漏极的一个低掺杂的漏区,这种结构可防止热电子退化效应。
本发明的半导体器件还包括在漏区中的第一ESD掺杂区107。作为示例,第一ESD掺杂区的离子可以是锑(Sb)离子,其所述离子的剂量为3.0×e14-1.5×e15离子/平方厘米。并且,还包括在漏区下方的半导体衬底内的第二ESD掺杂区108。作为示例,第二ESD掺杂区的离子为铟(In)离子。
在另一个实施例中,本发明的半导体器件还包括形成覆盖栅极结构102和半导体衬底100的介电层109。在本实施例中,介电层109采用沉积工艺形成,且介电层109具有良好的阶梯覆盖特性。介电层109的构成材料优选SiN,其厚度约为10-100nm。
在另一个实施例中,还包括连通硅化物的接触孔110。该接触孔连通漏区。作为示例,所述接触孔的垂直的侧壁可以基于氟的RIE获得。且接触孔110中可以包括构成接触塞的金属材料。
实施例三
本发明还提供一种电子装置,该电子装置包括实施例二中所述的半导体器件以及与所述半导体器件相连接的电子组件。
其中所述半导体器件包括:半导体衬底,所述半导体衬底上具有栅极结构,所述栅极结构两侧的半导体衬底中形成有源/漏区;在漏区中形成的第一ESD掺杂区;在所述漏区下方的半导体衬底内形成第二ESD掺杂区。此外还可以包括覆盖栅极结构和半导体衬底的介电层以及连通漏区的接触孔。
或者,该电子装置包括实施例一中所述的方法制作的半导体器件以及与该半导体器件相连接的电子组件。
由于包括的半导体器件具有更好的ESD防护性能,该电子装置同样具有上述优点。
该电子装置,可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备,也可以是具有上述半导体器件的中间产品,例如:具有该集成电路的手机主板等。
本发明已经通过上述实施例进行了说明,但应当理解的是,上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法,包括:
步骤一:提供半导体衬底,在所述半导体衬底上形成有栅极结构,在所述栅极结构两侧的半导体衬底中形成有源/漏区;
步骤二:在所述半导体衬底表面形成牺牲层;
步骤三:使用ESD掩膜板对所述牺牲层进行图案化,以形成露出部分所述漏区的开口;
步骤四:执行第一离子注入,以在所述漏区中形成第一ESD掺杂区,所述第一离子注入的入射方向垂直于所述半导体衬底的表面;
步骤五:执行第二离子注入,以在所述漏区下方的所述半导体衬底内形成第二ESD掺杂区,所述第二离子注入的入射方向与所述半导体衬底的表面有交角;
步骤六:去除所述牺牲层。
2.根据权利要求1所述的方法,其特征在于,所述牺牲层为氧化物层或光刻胶层。
3.根据权利要求1所述的方法,其特征在于,所述第一离子注入的注入离子为锑离子。
4.根据权利要求1所述的方法,其特征在于,所述第二离子注入的注入离子为铟离子。
5.根据权利要求1所述的方法,其特征在于,在去除所述牺牲层的步骤之后还包括形成覆盖所述栅极结构和半导体衬底的介电层的步骤。
6.根据权利要求5所述的方法,其特征在于,所述介电层的构成材料为SiN。
7.根据权利要求5所述的方法,其特征在于,还包括在所述介电层中形成接触孔的步骤。
8.根据权利要求5所述的方法,其特征在于,在形成所述介电层的步骤之后,还包括化学抛光步骤。
9.一种采用权利要求1-8之一所述的方法制备的半导体器件。
10.一种电子装置,包括权利要求9所述的半导体器件以及与所述半导体器件相连接的电子组件。
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