CN116779666A - 一种带esd结构的igbt芯片及其制作方法 - Google Patents
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Abstract
本发明提供了一种带ESD结构的IGBT芯片及其制作方法，该芯片包括：自上而下的顶层金属区、ESD结构、多晶硅区、N+发射极、P型体区、N型硅衬底、N型场终止区以及P+阳极区；其中，所述多晶硅区的顶部水平形成有一层水平多晶硅，所述水平多晶硅上形成有横向放置的NPN结构以构成所述ESD结构。本发明通过在多晶硅区的顶部水平形成有一层水平多晶硅，所述水平多晶硅上形成有横向放置的NPN结构以构成所述ESD结构，然后使得多晶硅区和接触孔通过ESD结构相连，由于接触孔是与发射极所在的N+区域相连，使得栅极多晶和发射极之间并联了ESD结构，从而保护了栅极和发射极。
Description
技术领域
本发明涉及IGBT芯片制备技术领域，具体涉及一种带ESD结构的IGBT芯片及其制作方法。
背景技术
IGBT是一种大功率半导体分立器件，结合了MOS器件高开关频率，易于控制和BJT器件的大电流处理能力能等优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。
在传统的沟槽栅IGBT芯片没有静电释放（ESD，Electro-Static discharge）结构，如图1，在发生静电的时候，很容易把栅极和发射极击穿，损坏器件。因此，有必要对现有传统的沟槽栅IGBT芯片进行改进。
发明内容
有鉴于此，本发明提供了一种带ESD结构的IGBT芯片及其制作方法，用于解决现有技术中的IGBT芯片在发生静电的时候，栅极和发射极容易被击穿，进而导致器件损坏的技术问题。
为了解决上述技术问题，本发明提供了一种带ESD结构的IGBT芯片，包括自上而下的顶层金属区、ESD结构、多晶硅区、N+发射极、P型体区、N型硅衬底、N型场终止区以及P+阳极区；其中，所述多晶硅区的顶部水平形成有一层水平多晶硅，所述水平多晶硅上形成有横向放置的NPN结构以构成所述ESD结构。
在可能的一些实施方式中，所述ESD结构分别与所述多晶硅区和接触孔相连接，且所述接触孔与所述N+发射极相连接。
为了解决上述技术问题，本发明还提供了一种制作方法，用于制备上述的带ESD结构的IGBT芯片，所述制作方法包括如下步骤：
S1、选择N型硅衬底，通过离子注入在所述N型硅衬底形成P型体区，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶；
S2、将所述氧化层作为硬掩模层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层；
S3、在沟槽结构进行氧化处理形成栅极氧化层；
S4、淀积多晶硅填充所述沟槽结构后刻蚀去除N型硅衬底的表面多晶硅，通过离子注入形成N+发射极，再淀积多晶硅后刻蚀部分多晶硅；
S5、通过离子注入形成NPN交替的EDS结构；
S6、淀积介质层，再通过刻蚀开出接触孔，淀积顶层金属层以连接N+发射极和ESD结构中的N型多晶硅，N型硅衬底进行背面高能离子注入形成N型场终止区和P+阳极区。
在可能的一些实施方式中，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，采用湿氧工艺将FZ单晶硅衬底进行氧化层生长；
通过注入P型离子在所述N型硅衬底形成P型体区，去胶后进行杂质推进；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
在可能的一些实施方式中，所述步骤S2具体包括：
基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层；
在可能的一些实施方式中，所述步骤S3具体包括：
牺牲氧化层生长，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层。
在可能的一些实施方式中，在所述步骤S4中：
通过N型离子注入形成N+发射极。
在可能的一些实施方式中，所述步骤S5具体包括：
通过P型离子和N型离子交替注入形成NPN交替的EDS结构。
在可能的一些实施方式中，所述步骤S6具体包括：
采用USG+BPSG双层结构作为隔离介质层；
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；
正面淀积顶层金属层至一预置厚度，以连接N+发射极和ESD结构中的N型多晶硅；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，形成N型场终止区和P+阳极区。
采用上述实施例的有益效果是：
本发明通过在多晶硅区的顶部水平形成有一层水平多晶硅，所述水平多晶硅上形成有横向放置的NPN结构以构成所述ESD结构，然后使得多晶硅区和接触孔通过ESD结构相连，由于接触孔是与发射极所在的N+区域相连，使得栅极多晶和发射极之间并联了ESD结构，从而保护了栅极和发射极。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中传统的IGBT芯片的结构示意图；
图2为本发明提供的带ESD结构的IGBT芯片的制作方法中步骤S1执行后IGBT芯片一实施例的结构变化示意图；
图3为本发明提供的带ESD结构的IGBT芯片的制作方法中步骤S2执行后IGBT芯片一实施例的结构变化示意图；
图4为本发明提供的带ESD结构的IGBT芯片的制作方法中步骤S3执行后IGBT芯片一实施例的结构变化示意图；
图5为本发明提供的带ESD结构的IGBT芯片的制作方法中步骤S4执行后IGBT芯片一实施例的结构变化示意图；
图6为本发明提供的带ESD结构的IGBT芯片的制作方法中步骤S5执行后IGBT芯片一实施例的结构变化示意图；
图7为本发明提供的带ESD结构的IGBT芯片的制作方法中步骤S6执行后IGBT芯片一实施例的结构变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种带ESD结构的IGBT芯片及其制作方法，现进行详细说明。
在本发明的实施例中，提供了一种带ESD结构的IGBT芯片，可参阅图7，该带ESD结构的IGBT芯片包括自上而下的顶层金属区19、ESD结构17、多晶硅区15、N+发射极16、P型体区12、N型硅衬底11、N型场终止区20以及P+阳极区21；其中，所述多晶硅区15的顶部水平形成有一层水平多晶硅，所述水平多晶硅上形成有横向放置的NPN结构以构成所述ESD结构17。
在可能的一些实施方式中，所述ESD结构17分别与所述多晶硅区15和接触孔18相连接，且所述接触孔18与所述N+发射极16相连接。
与现有技术相比，本发明通过在多晶硅区15的顶部水平形成有一层水平多晶硅，所述水平多晶硅上形成有横向放置的NPN结构以构成所述ESD结构17，然后使得多晶硅区16和接触孔18通过ESD结构17相连，由于接触孔18是与发射极所在的N+区域16相连，使得栅极多晶（即：多晶硅区16）和发射极（即：N+发射极16）之间并联了ESD结构，从而保护了栅极和发射极。
在本发明的实施例中，还提供了一种带ESD结构的IGBT芯片的制作方法，请参阅图2-7，其具体包括如下步骤：
S1、选择N型硅衬底11（N-sub），通过离子注入在所述N型硅衬底形成P型体区12，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层13，并清除光刻胶，得到如图2所示的结构图；
S2、将所述氧化层13作为硬掩模层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层，得到如图3所示的结构图；
S3、在沟槽结构进行氧化处理形成栅极氧化层14，得到如图4所示的结构图；
S4、淀积多晶硅填充所述沟槽结构后形成多晶硅区15，刻蚀去除N型硅衬底11的表面多晶硅，通过离子注入形成N+发射极16，再淀积多晶硅后刻蚀部分多晶硅，得到如图5所示的结构图；
S5、通过离子注入形成NPN交替的EDS结构17，得到如图6所示的结构图；
S6、淀积介质层，再通过刻蚀开出接触孔18，淀积顶层金属层19以连接N+发射极16和ESD结构17中的N型多晶硅，N型硅衬底11进行背面高能离子注入形成N型场终止区20和P+阳极区21，得到如图7所示的结构图。
在可能的一些实施方式中，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底11，采用湿氧工艺将FZ单晶硅衬底11进行氧化层13生长，其中，FZ单晶硅衬底的晶圆表面为（100）晶面，电阻率为30-90 Ω·cm，湿氧工艺温度为800-1050℃，氧化层厚度为1-3μm；
通过注入P型离子在所述N型硅衬底11形成P型体区12，去胶后进行杂质推进，其中，注入的P型离子为B+离子，注入剂量为8E13-5E14，注入能量为80-140keV，杂质推进时的温度为1000-1200℃，时间为300-600min；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层13，并清除光刻胶。
在可能的一些实施方式中，所述步骤S2具体包括：
基于PECVD（Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积法）淀积生长二氧化硅刻蚀硬掩膜层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层，其中，刻蚀硬掩膜层的厚度为5000-10000A；
在可能的一些实施方式中，所述步骤S3具体包括：
牺牲氧化层生长，厚度为800-1200A，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层14，厚度为1000-1200A。
在可能的一些实施方式中，在所述步骤S4中：
通过N型离子注入形成N+发射极16，具体的，第一次注入P+离子，注入剂量为1E15-8E15，注入能量为40-80keV，第二次注入As+离子，注入剂量为1E15-8E15，注入能量为40-100keV，去胶后炉管退火，温度为800-1000℃，时间为30-60min。
在可能的一些实施方式中，所述步骤S5具体包括：
通过P型离子和N型离子交替注入形成NPN交替的EDS结构17，具体见图6，在多晶硅区15的顶部水平形成有一层水平多晶硅，所述水平多晶硅上形成有横向放置的NPN结构以构成所述ESD结构17，然后使得多晶硅区16和接触孔18通过ESD结构17相连，由于接触孔18是与发射极所在的N+区域16相连，使得栅极多晶（即：多晶硅区16）和发射极（即：N+发射极16）之间并联了ESD结构17，从而保护了栅极和发射极。
在可能的一些实施方式中，所述步骤S6具体包括：
采用USG+BPSG双层结构作为隔离介质层，其中，总厚度为9000-12000A；
刻蚀接触孔18至预设深度，在接触孔18区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；其中，预设深度为0.2-0.5μm，第一次注入的BF2离子的注入剂量为5E14-8E15，注入能量为20-80keV，第二次注入B+离子的注入剂量为1E14-5E15，注入能量为40-100keV，炉管退火的温度为700-1000℃，时间为30-60min；
正面淀积顶部金属层19至一预置厚度，以连接N+发射极16和ESD结构17中的N型多晶硅，预置厚度为4-8μm；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，形成N型场终止区20和P+阳极区21，其中，注入P+离子的注入剂量为2E11-1E13，注入能量为200-900keV；注入B+离子的注入剂量为1E12-8E13，注入能量为20-50keV；炉管退火的温度为300-500℃，时间为20-80min。
需要说明的是，通过执行上述步骤S1-S6的制作方法，能够得到上述实施例的带ESD结构的IGBT芯片，其通过在多晶硅区15的顶部水平形成有一层水平多晶硅，所述水平多晶硅上形成有横向放置的NPN结构以构成所述ESD结构17，然后使得多晶硅区16和接触孔18通过ESD结构17相连，由于接触孔18是与发射极所在的N+区域16相连，使得栅极多晶（即：多晶硅区16）和发射极（即：N+发射极16）之间并联了ESD结构，从而保护了栅极和发射极。
以上对本发明所提供的带ESD结构的IGBT芯片及其制作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (9)
1.一种带ESD结构的IGBT芯片，其特征在于，包括自上而下的顶层金属区、ESD结构、多晶硅区、N+发射极、P型体区、N型硅衬底、N型场终止区以及P+阳极区；其中，所述多晶硅区的顶部水平形成有一层水平多晶硅，所述水平多晶硅上形成有横向放置的NPN结构以构成所述ESD结构。
2.根据权利要求1所述的带ESD结构的IGBT芯片，其特征在于，所述ESD结构分别与所述多晶硅区和接触孔相连接，且所述接触孔与所述N+发射极相连接。
3.一种制作方法，用于制备如权利要求1-2任一项所述的带ESD结构的IGBT芯片，其特征在于，所述制作方法包括如下步骤：
S1、选择N型硅衬底，通过离子注入在所述N型硅衬底形成P型体区，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶；
S2、将所述氧化层作为硬掩模层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层；
S3、在沟槽结构进行氧化处理形成栅极氧化层；
S4、淀积多晶硅填充所述沟槽结构后刻蚀去除N型硅衬底的表面多晶硅，通过离子注入形成N+发射极，再淀积多晶硅后刻蚀部分多晶硅；
S5、通过离子注入形成NPN交替的EDS结构；
S6、淀积介质层，再通过刻蚀开出接触孔，淀积顶层金属层以连接N+发射极和ESD结构中的N型多晶硅，N型硅衬底进行背面高能离子注入形成N型场终止区和P+阳极区。
4.根据权利要求3所述的制作方法，其特征在于，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，采用湿氧工艺将FZ单晶硅衬底进行氧化层生长；
通过注入P型离子在所述N型硅衬底形成P型体区，去胶后进行杂质推进；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
5.根据权利要求3所述的制作方法，其特征在于，所述步骤S2具体包括：
基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层。
6.根据权利要求3所述的制作方法，其特征在于，所述步骤S3具体包括：
牺牲氧化层生长，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层。
7.根据权利要求3所述的制作方法，其特征在于，在所述步骤S4中：
通过N型离子注入形成N+发射极。
8.根据权利要求3所述的制作方法，其特征在于，所述步骤S5具体包括：
通过P型离子和N型离子交替注入形成NPN交替的EDS结构。
9.根据权利要求3所述的制作方法，其特征在于，所述步骤S6具体包括：
采用USG+BPSG双层结构作为隔离介质层；
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；
正面淀积顶部金属层至一预置厚度，以连接N+发射极和ESD结构中的N型多晶硅；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，形成N型场终止区和P+阳极区。
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