CN114093758A - 半导体器件的制备方法及三维存储器 - Google Patents

半导体器件的制备方法及三维存储器 Download PDF

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Abstract

本申请提供了一种半导体器件的制备方法及三维存储器。半导体器件的制备方法包括：在半导体衬底上形成覆盖半导体衬底的部分区域的阻隔层；从形成有阻隔层的一侧对半导体衬底进行离子掺杂以形成轻掺杂区；以及去除阻隔层，并在半导体衬底的形成有轻掺杂区的一侧上形成栅极层。本申请提供的半导体器件的制备方法通过阻隔层阻挡掺杂粒子进入沟道区，由于阻隔层的物理尺寸的调节范围比栅极层的物理尺寸的调节范围更大，使得阻隔层可承受的掺杂能量的范围更大，进而改善半导体器件的HCI，提高半导体器件的良率和稳定性。

Description

半导体器件的制备方法及三维存储器
技术领域
本申请涉及半导体设计及制备技术领域，更具体地，涉及一种半导体器件的制备方法及三维存储器。
背景技术
CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)制备工艺中，HV LDD(High Voltage Lightly Doped Drain，高压轻掺杂区)注入工艺通常采用自对准方式，将掺杂离子注入衬底，以形成轻掺杂区。
然而，注入过程中，若HV LDD注入能量过高，注入离子会损伤GOX(Gate Oxide，栅氧化层)，产生GOI(Gate Oxide Integrity，栅氧化物完整性)问题，影响器件的良率和可靠性。
发明内容
本申请提供了一种可至少部分解决现有技术中存在的上述问题的半导体器件的制备方法及三维存储器。
本申请一方面提供了一种半导体器件的制备方法，其中，方法包括：在半导体衬底上形成覆盖半导体衬底的部分区域的阻隔层；从形成有阻隔层的一侧对半导体衬底进行离子掺杂以形成轻掺杂区；以及去除阻隔层，并在半导体衬底的形成有轻掺杂区的一侧上形成栅极层。
在一些示例性实施方式中，形成栅极层包括：在半导体衬底的形成有轻掺杂区的一侧上形成栅介质层；以及在栅介质层上形成栅极层。
在一些示例性实施方式中，在半导体衬底上形成覆盖半导体衬底的部分区域的阻隔层包括：在半导体衬底上形成衬垫层，并在衬垫层上形成阻隔层；以及形成栅介质层包括：去除衬垫层，并在半导体衬底的形成有轻掺杂区的一侧上形成栅介质层。
在一些示例性实施方式中，在半导体衬底上形成覆盖半导体衬底的部分区域的阻隔层包括：在半导体衬底上形成栅介质层；以及在栅介质层上形成阻隔层。
在一些示例性实施方式中，在半导体衬底上形成覆盖半导体衬底的部分区域的阻隔层包括：在半导体衬底上形成在垂直于半导体衬底的方向上具有第一尺寸的阻隔层，其中，第一尺寸基于待对半导体衬底进行离子掺杂的掺杂能量而确定。
在一些示例性实施方式中，轻掺杂区包括N型掺杂区和P型掺杂区中的一种。
在一些示例性实施方式中，离子掺杂包括离子注入。
在一些示例性实施方式中，轻掺杂区包括：在半导体衬底上形成的、位于阻隔层两侧的源区轻掺杂区和漏区轻掺杂区，方法还包括：对源区轻掺杂区和漏区轻掺杂区进行离子掺杂以形成源区和漏区；对形成源区和漏区的半导体衬底进行退火处理，以激活轻掺杂区、源区和漏区中的掺杂离子。
在一些示例性实施方式中，在半导体衬底上形成覆盖半导体衬底的部分区域的阻隔层包括：在半导体衬底上形成在半导体衬底的延伸方向上具有第二尺寸的阻隔层，其中，第二尺寸基于待对半导体衬底进行离子掺杂的掺杂能量和进行退火处理的退火热量而确定。
在一些示例性实施方式中，对源区轻掺杂区和漏区轻掺杂区进行离子掺杂以形成源区和漏区包括：在栅极层上形成隔离层；在栅极层的侧面形成侧墙结构；以及从形成有栅极层的一侧对源区轻掺杂区和漏区轻掺杂区进行离子掺杂，以形成源区和漏区。
在一些示例性实施方式中，在栅极层的侧面形成侧墙结构包括：采用不同材料在栅极层的侧面依次形成第一侧墙和第二侧墙。
在一些示例性实施方式中，形成第一侧墙的材料为氧化物，形成第二侧墙的材料为氮化物。
在一些示例性实施方式中，方法还包括：在半导体衬底中形成浅槽隔离结构，以将半导体衬底隔离出高压器件区和低压器件区，其中，在半导体衬底上形成覆盖半导体衬底的部分区域的阻隔层的步骤包括：在位于高压器件区的半导体衬底上形成阻隔层。
在一些示例性实施方式中，阻隔层包括光阻层。
本申请另一方面提供了一种三维存储器，包括使用上述实施方式制造的半导体器件。
根据本申请一个实施方式提供的半导体器件的制备方法，在进行离子掺杂以形成轻掺杂区之前，通过阻隔层阻挡离子进入半导体衬底的部分区域。相对于通过栅极层阻挡离子的方式而言，阻隔层的物理尺寸的调节范围比栅极层的物理尺寸的调节范围更大，故阻隔层可承受的掺杂能量的范围更大，提高了掺杂能量的调节范围，进而使得可在不影响器件的GOI的情况下，提高掺杂能量以改善半导体器件的HCI和SOA，提高了半导体器件的良率和稳定性。
进一步地，在半导体衬底上形成沉积衬垫层，可缓冲阻隔层的应力，预防应力导致半导体衬底产生缺陷。
附图说明
通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是本申请的一个实施方式的半导体器件的制备方法的流程示意图；
图2至图4是本申请的一个实施方式的半导体器件的制备方法的工艺示意图；
图5至图7是本申请的另一个实施方式的半导体器件的制备方法的工艺示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一尺寸可称为第二尺寸，第一侧墙也可被称作第二侧墙，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
CMOS制备工艺中，许多问题可通过提高HV LDD注入能量来解决。例如，需要通过提高HV LDD注入能量来增加HV LDD与Gate(栅极)的重叠面积，降低器件漏极电场强度，以改善器件的HCI(Hot Carrier Injection，热载流子注入)。又如，需要通过增加HV LDD注入能量或浓度来优化HV LDD注入形貌，以改善CMOS器件的SOA(Safe operating area，安全工作区)，进而减少由于存储器中堆叠层数的增加，导致CMOS器件需要等比例缩小而影响CMOS器件的SOA的情况，也减少了LDD与阱的耗尽区接触到S/D(Source/Drain，源区/漏区)注入区导致器件BVDS(漏源击穿电压)降低的情况。
然而，CMOS制备工艺中，HV LDD注入的步骤通常在形成隔离层的步骤和形成Spacer(侧墙)的步骤之间。HV LDD注入工艺可采用自对准方式，将掺杂离子注入衬底，以形成轻掺杂区。离子注入过程中，通常利用Poly(多晶硅)以避免掺杂离子注入沟道区。由于Poly的沉积厚度等有限，若HV LDD注入能量过高，注入离子会穿过Poly损伤GOX，产生GOI问题，影响器件的良率和可靠性。
图1是根据本申请一个实施方式的半导体器件的制备方法1000的流程图。如图1所示，本申请提供一种半导体器件的制备方法1000包括：
S1，在半导体衬底上形成覆盖半导体衬底的部分区域的阻隔层。
S2，从形成有阻隔层的一侧对半导体衬底进行离子掺杂以形成轻掺杂区。
S3，去除阻隔层，并在半导体衬底的形成有轻掺杂区的一侧上形成栅极层。
根据本申请一个实施方式提供的半导体器件的制备方法，在进行离子掺杂以形成轻掺杂区之前，通过阻隔层阻挡离子进入半导体衬底的部分区域。相对于通过栅极层阻挡离子的方式而言，阻隔层的物理尺寸的调节范围比栅极层的物理尺寸的调节范围更大，故阻隔层可承受的掺杂能量的范围更大，提高了掺杂能量的调节范围，进而使得可在不影响器件的GOI的情况下，提高掺杂能量以改善半导体器件的HCI和SOA，提高了半导体器件的良率和稳定性。
在本申请的一个实施方式中，轻掺杂区包括：在半导体衬底上形成的、位于阻隔层两侧的源区轻掺杂区和漏区轻掺杂区，栅极层形成于源区轻掺杂区和漏区轻掺杂区之间。
在本申请的一个实施方式中，半导体器件的制备方法1000中，形成栅极层可例如包括：在半导体衬底的形成有轻掺杂区的一侧上形成栅介质层；以及在栅介质层上形成栅极层。换言之，在半导体衬底上形成阻隔层，并进行轻掺杂。在轻掺杂之后，再形成栅介质层。
下面将结合图2至图4详细说明上述半导体器件的制备方法1000的各个步骤的具体工艺。
步骤S1
图2是根据本申请一个实施方式制备方法的、在半导体衬底100上形成衬垫层200、阻隔层300和浅槽隔离结构400后所形成的半导体结构的剖面示意图。
半导体衬底100可例如为已经完成存储单元(未示出)的制备阶段(例如，形成存储单元的堆叠结构和阱结构的制备阶段)的、待制作外围电路的半导体器件中的半导体衬底100。半导体衬底100的制备材料可选择任何适合的半导体材料，可例如包括硅(例如单晶硅、多晶硅)、单晶锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗、砷化镓(GaAs)、氮化镓(GaN)、III-V族化合物半导体或者其任意组合。作为示例，半导体衬底100可选择单晶硅。
在本申请的一个实施方式中，半导体衬底100可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成半导体衬底100。
半导体衬底100的部分区域还可形成经由离子注入或扩散工艺、由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，示例性地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。
如图2所示，在本申请的一个实施方式中，制备方法1000还可例如包括：在半导体衬底100中形成浅槽隔离结构400。浅槽隔离结构400将半导体衬底100隔离成高压器件区11和低压器件区12，其中，高压器件区11可用于形成半导体器件中的高压器件，低压器件区12可用于形成半导体器件中的低压器件。
作为一种选择，形成浅槽隔离结构400的步骤可例如包括：槽蚀刻、氧化物填充以及平坦化。例如，可在半导体衬底100的表面上依次形成氮化硅和光致抗蚀剂掩模，然后进行各向异性蚀刻，以在半导体衬底100中形成开口。形成在半导体衬底100的表面上的氮化硅可用于保护半导体衬底100，并作为后续化学机械抛光的停止层。各向异性蚀刻可采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。可选择的，可通过控制蚀刻时间，使得蚀刻在半导体衬底100的内部停止。在蚀刻之后，可通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。氧化物填充的方法可例如包括原子层沉积、物理气相沉积或化学气相沉积。例如，可采用等离子体化学气相沉积方法，填充氧化物至半导体衬底100上的开口中。作为一种选择，可采用化学机械抛光(Chemical Mechanical Polishing，CMP)对半导体结构进行平坦化处理，氮化硅可作为化学机械抛光的停止层。可选择的，在化学机械抛光之后去除位于半导体结构表面的氮化硅，例如采用湿法蚀刻，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，将半导体结构浸没在蚀刻溶液中。由于蚀刻剂的选择性，使得蚀刻在半导体衬底100表面附近停止。
应当理解的是，在不背离本申请教导的情况下，还可通过其他方式形成浅槽隔离结构400，本申请对形成浅槽隔离结构400的方式不作限制。
在本申请的一个实施方式中，在形成浅槽隔离结构400后，制备方法1000还可例如包括：在半导体衬底100形成N-阱(未示出)和P-阱(未示出)。N-阱可例如通过离子注入工艺在半导体衬底100的N-阱区域注入N型掺杂离子而形成。P-阱可例如通过离子注入工艺在半导体衬底100的P-阱区域注入P型掺杂离子而形成。
如图2所示，在本申请的一个实施方式中，制备方法1000还可例如包括：在半导体衬底100上形成衬垫层200。衬垫层200可例如包括通过诸如二氧化硅(SiO2)等材料形成的氧化层。沉积衬垫层200的方法包括但不限于化学气相沉积、物理气相沉积、热氧化等。衬垫层200的厚度可根据需要设置。衬垫层200可用于缓冲阻隔层300的应力，预防应力导致半导体衬底100产生缺陷。
如图2所示，在本申请的一个实施方式中，制备方法1000还可例如包括：在衬垫层200上形成阻隔层300。阻隔层300可用于界定需要形成栅极层的区域。阻隔层300可例如包括光阻层。形成阻隔层300的步骤可例如包括：通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化或者其任意组合等方法，在垂直半导体衬底100的方向(z方向)形成阻隔层300。
作为一种选择，如图2所示，步骤S1在半导体衬底100上形成覆盖半导体衬底100的部分区域的阻隔层300的步骤可例如包括：在位于高压器件区11的半导体衬底100上形成阻隔层300。换言之，使用阻隔层300覆盖半导体器件中的高压器件的沟道区，以避免掺杂离子直接注入沟道区。
应当理解的是，图2中以高压器件区11为例进行示例性说明，在不背离本申请教导的情况下，低压器件区12也可形成阻隔层300，本申请对此不作限制。
应当理解的是，图2中以半导体衬底100中同时具有用于形成高压器件的高压器件区11和用于形成低压器件的低压器件区12进行示例，在不背离本申请的教导的情况下，半导体衬底100也可仅用于形成高压器件，即仅包含高压器件区11，本申请对此不作限制。
步骤S2
图3是本申请一个实施方式制备方法的、对半导体衬底100上进行离子掺杂形成轻掺杂区500后所形成的结构的高压器件区11的剖面示意图。
以在高压器件区11制备高压器件为例，在高压器件区11进行离子掺杂，以形成轻掺杂区500。轻掺杂区500至少为一个。在本申请的一个实施方式中，轻掺杂区500为两个，分别包括在半导体衬底100上形成的、位于阻隔层300两侧的源区轻掺杂区500-1和漏区轻掺杂区500-2，可分别用于形成高压器件的源极(未示出)和漏极(未示出)。两个轻掺杂区500之间为高压器件的沟道区(未示出)。
在本申请的一个实施方式中，离子掺杂包括离子注入。
以通过离子注入的方式形成轻掺杂区500为例，如图3所示，离子注入方向可垂直于半导体衬底100，即对半导体衬底100的表面进行垂直注入。注入的离子可例如包括砷离子，掺杂浓度为轻掺杂，例如，离子浓度可小于1014离子/平方厘米。应当理解的是，在不背离本申请教导的情况下，也可对半导体衬底100的表面进行倾斜注入，本申请对此不作限制。
在本申请的一个实施方式中，轻掺杂区包括N型掺杂区和P型掺杂区中的一种。可选择的，P型掺杂区可例如通过离子注入工艺注入P型掺杂离子形成，N型掺杂区可例如通过离子注入工艺注入N型掺杂离子形成。
在本申请的一个实施方式中，如图3所示，阻隔层300在垂直于半导体衬底100的方向(z方向)延伸的第一尺寸(H)可根据离子掺杂过程的掺杂能量确定。例如，在半导体衬底100上形成覆盖半导体衬底100的部分区域的阻隔层300的步骤可例如包括：在半导体衬底100上形成在垂直于半导体衬底100的方向上具有第一尺寸(H)的阻隔层300，其中，第一尺寸(H)基于待对半导体衬底100进行离子掺杂的掺杂能量而确定。换言之，在沉积阻隔层300之前，可根据离子掺杂过程中的掺杂能量，计算阻隔层300的第一尺寸(H)。在沉积过程中，基于计算的第一尺寸进行沉积，以使形成的阻隔层300的第一尺寸(H)趋近于计算的第一尺寸。例如，离子掺杂过程中的掺杂能量和阻隔层300的第一尺寸(H)成正比关系，即掺杂能量越高，阻隔层300的第一尺寸(H)越大，沉积的阻隔层300越厚。由于阻隔层300的厚度的调节范围更大，在进行离子掺杂的过程中，若需要提高掺杂能量，可通过增加阻隔层300的厚度的方式，减少提高掺杂能量导致的GOI问题，使得在半导体器件的制备过程中，可通过提高掺杂能量，增加轻掺杂区500和栅极层700之间的重叠面积，降低半导体器件的漏端电场强度，进而改善半导体器件的HCI。
在本申请的一个实施方式中，如图3所示，在半导体衬底100上形成覆盖半导体衬底100的部分区域的阻隔层300的步骤可例如包括：在半导体衬底100上形成在半导体衬底100的延伸方向上具有第二尺寸(D)的阻隔层300，其中，第二尺寸(D)基于待对半导体衬底100进行离子掺杂的掺杂能量和进行退火处理的退火热量而确定。由于退火热量会影响掺杂离子在半导体衬底100中的扩散范围，进而影响轻掺杂区500和栅极层700(参见图4)之间的重叠区域的大小，在沉积阻隔层300之前，可根据退火处理过程中的退火热量，计算阻隔层300的第二尺寸(D)。在沉积过程中，基于计算的第二尺寸进行沉积，以使形成的阻隔层300的第二尺寸(D)趋近于计算的第二尺寸。例如，退火热量和阻隔层300的第二尺寸(D)成正比关系，即退火热量越高，阻隔层300的第二尺寸(D)越大，沉积的阻隔层300越宽。通过增大阻隔层300的第二尺寸(D)，可使后期形成的栅极层700在半导体衬底100的延伸方向具有更多的沉积空间，增加了轻掺杂区500和栅极层700之间的重叠面积，降低半导体器件的漏端电场强度，进而改善半导体器件的HCI。
步骤S3
图4是本申请一个实施方式制备方法的、在半导体衬底100上形成栅介质层600、栅极层700和侧墙结构900后所形成的结构的高压器件区11的剖面示意图。
对比图3和图4可知，制备方法1000还可例如包括：去除阻隔层300和衬垫层200。可选择的，在完成轻掺杂后，阻隔层300被清洗掉，使衬垫层200的上表面暴露出来。例如，可通过腐蚀等方式，去除衬垫层200。
如图4所示，制备方法1000还可例如包括：在半导体衬底100的形成有轻掺杂区500(参见图3)的一侧上形成栅介质层600。栅介质层600可用于将半导体器件的栅极层700与源区和漏区分隔开。形成栅介质层600的方法可例如包括但不限于：采用热氧化法将半导体衬底100表面氧化，以形成栅介质层600，或者采用原子层沉积、物理气相沉积或化学气相沉积方法，形成栅介质层600。可选择的，采用等离子体化学气相沉积，形成栅介质层600。
作为一种选择，在形成栅介质层600之前，可对形成轻掺杂区500后的半导体结构表面进行清洗，去除半导体结构暴露在空气中沾染的杂质和形成的氧化层。
在本申请的一个实施方式中，栅介质层600可例如包括高压器件区11的栅介质层600和低压器件区12(参见图2)的栅介质层(未示出)。
作为一种选择，位于不同位置的栅介质层600的厚度可不完全相同。例如，高压器件区11的栅介质层600的厚度可大于位于低压器件区12(参见图2)的栅介质层的厚度。
应当理解的是，高压器件区11的栅介质层600的厚度也可与位于低压器件区12(参见图2)的栅介质层的厚度相同，本申请对此不作限制。
作为一种选择，高压器件区11的栅介质层600和低压器件区12(参见图2)的栅介质层可同时形成，也可分别形成，本申请对此不作限制。
在本申请的一个实施方式中，如图4所示，轻掺杂区500(参见图3)包括：在半导体衬底100上形成的、位于阻隔层300两侧的源区轻掺杂区500-1和漏区轻掺杂区500-2，制备方法1000还可例如包括：在栅介质层600的远离半导体衬底100的一侧形成栅极层700，并使其位于源区轻掺杂区500-1和漏区轻掺杂区500-2之间。
以高压器件为例，栅极层700形成于栅介质层600的表面，略窄于栅介质层600。例如，在平行于半导体衬底100的防线赶上，栅极层700的横向尺寸略小于栅介质层600的横向尺寸。形成栅极层700的步骤可例如包括：采用原子层沉积、物理气相沉积或化学气相沉积，在栅介质层600表面形成多晶硅作为栅极层700。可选择的，可采用等离子体化学气相沉积多晶硅。例如，将半导体结构转移至低压化学沉积设备，将半导体结构表面暴露在硅烷气体中，硅烷分解从而在半导体结构表面形成一层多晶硅，还可对多晶硅进行掺杂。在多晶硅表面形成光致抗蚀剂掩膜，然后对多晶硅进行各向异性蚀刻。例如采用异向等离子体蚀刻机对多晶硅进行蚀刻，得到垂直剖面的多晶硅以作为栅极层700。
在本申请的一个实施方式中，如图4所示，制备方法1000还可例如包括：在栅极层700的表面形成隔离层800。例如，可通过热氧化、原子层沉积、物理气相沉积或化学气相沉积等方式，在栅极层700的表面形成隔离层800，该隔离层800可例如为氧化层。隔离层800可用于缓冲隔离栅极层700和后续形成的侧墙结构900，也可作为侧墙结构900刻蚀的停止层。
在本申请的一个实施方式中，如图4所示，制备方法1000还可例如包括：在形成隔离层800的栅极层700的侧面形成侧墙结构900。可选择的，在栅极层700的侧面形成侧墙结构900的步骤包括：采用不同材料在栅极层700的侧面依次形成第一侧墙901和第二侧墙902。
可选择的，形成第一侧墙901的材料可例如为氧化物，形成第二侧墙902的材料可例如为氮化物。第一侧墙901和第二侧墙902可例如通过沉积工艺和刻蚀工艺形成。例如，形成第二侧墙902的步骤可包括：在形成隔离层800后的半导体结构表面沉积二氧化硅，然后采用干法蚀刻去除二氧化硅，由于蚀刻的各向异性，蚀刻工具使用离子溅射掉绝大部分的二氧化硅，当多晶硅表面暴露即可停止回刻，这样位于栅极层700侧面的二氧化硅得以保留，以作为第二侧墙902防止离子掺杂过程中，掺杂的离子过于接近接近沟道区。
应当理解的是，在不背离本申请的教导的情况下，可根据需要设置侧墙结构900的侧墙数量，本申请对此不作限制。
应当理解的是，在不背离本申请的教导的情况下，可根据需要选择侧墙结构900中各个侧墙的材料，本申请对形成各侧墙的材料不作限制。
在本申请的一个实施方式中，制备方法1000还可例如包括：从形成有栅极层700的一侧对源区轻掺杂区500-1和漏区轻掺杂区500-2进行离子掺杂，以形成源区(未示出)和漏区(未示出)。形成源区和漏区的过程中，注入的离子可例如为砷离子，掺杂浓度为重掺杂，例如，离子浓度可大于1014离子/平方厘米。
应当理解的是，形成轻掺杂区500(参见图3)的过程中掺杂的离子与形成源区和漏区的过程中掺杂的离子可相同，也可不同，本申请对此不作限制。
在本申请的一个实施方式中，制备方法1000还可例如包括：在形成源区和漏区后，可对形成源区和漏区的半导体衬底100进行退火处理，以激活轻掺杂区500、源区和漏区中的掺杂离子。例如，可采用诸如热退火工艺或快速热退火工艺等退火工艺，激活位于轻掺杂区500、源区和漏区的掺杂离子，使其在半导体衬底100扩散。
在本申请的一个实施方式中，在半导体衬底上形成覆盖半导体衬底的部分区域的阻隔层包括：在半导体衬底上形成栅介质层；以及在栅介质层上形成阻隔层。
下面将结合图5至图7详细说明上述半导体器件的制备方法1000的各个步骤的具体工艺。
步骤S1
图5是根据本申请一个实施方式制备方法的、在半导体衬底100上形成栅介质层600、阻隔层300和浅槽隔离结构400后所形成的半导体结构的剖面示意图。
半导体衬底100可例如为已经完成存储单元(未示出)的制备阶段(例如，形成存储单元的堆叠结构和阱结构的制备阶段)的、待制作外围电路的半导体器件中的半导体衬底100。半导体衬底100的制备材料可选择任何适合的半导体材料，可例如包括硅(例如单晶硅、多晶硅)、单晶锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗、砷化镓(GaAs)、氮化镓(GaN)、III-V族化合物半导体或者其任意组合。作为示例，半导体衬底100可选择单晶硅。
在本申请的一个实施方式中，半导体衬底100可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成半导体衬底100。
半导体衬底100的部分区域还可形成经由离子注入或扩散工艺、由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，示例性地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。
如图5所示，在本申请的一个实施方式中，制备方法1000还可例如包括：在半导体衬底100中形成浅槽隔离结构400。浅槽隔离结构400的形成方法可参考上文的相关描述，此处不在赘述。浅槽隔离结构400将半导体衬底100隔离成高压器件区11和低压器件区12，其中，高压器件区11可用于形成半导体器件中的高压器件，低压器件区12可用于形成半导体器件中的低压器件。
在本申请的一个实施方式中，在形成浅槽隔离结构400后，制备方法1000还可例如包括：在半导体衬底100形成N-阱(未示出)和P-阱(未示出)。N-阱可例如通过离子注入工艺在半导体衬底100的N-阱区域注入N型掺杂离子而形成。P-阱可例如通过离子注入工艺在半导体衬底100的P-阱区域注入P型掺杂离子而形成。
如图5所示，在形成浅槽隔离结构后，制备方法1000还可例如包括：在半导体衬底100上形成栅介质层600。形成栅介质层600的方法可例如包括但不限于：采用热氧化法将半导体衬底100表面氧化，以形成栅介质层600，或者采用原子层沉积、物理气相沉积或化学气相沉积方法，形成栅介质层600。可选择的，采用等离子体化学气相沉积，形成栅介质层600。
如图5所示，在本申请的一个实施方式中，制备方法1000还可例如包括：在栅介质层600上形成阻隔层300。阻隔层300可用于界定需要形成栅极层的区域。阻隔层300可例如包括光阻层。形成阻隔层300的步骤可例如包括：通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化或者其任意组合等方法，在垂直半导体衬底100的方向(z方向)形成阻隔层300。
作为一种选择，如图5所示，步骤S1在半导体衬底100上形成覆盖半导体衬底100的部分区域的阻隔层300的步骤可例如包括：在位于高压器件区11的半导体衬底100上形成阻隔层300。换言之，使用阻隔层300覆盖半导体器件中的高压器件的沟道区，以避免掺杂离子直接注入沟道区。
应当理解的是，图5中以高压器件区11为例进行示例性说明，在不背离本申请教导的情况下，低压器件区12也可形成阻隔层300，本申请对此不作限制。
应当理解的是，图5中以半导体衬底100中同时具有用于形成高压器件的高压器件区11和用于形成低压器件的低压器件区12进行示例，在不背离本申请的教导的情况下，半导体衬底100也可仅用于形成高压器件，即仅包含高压器件区11，本申请对此不作限制。
步骤S2
图6是本申请一个实施方式制备方法的、对半导体衬底100上进行离子掺杂形成轻掺杂区500后所形成的结构的高压器件区11的剖面示意图。
以在高压器件区11制备高压器件为例，在高压器件区11进行离子掺杂，以形成轻掺杂区500。轻掺杂区500至少为一个。在本申请的一个实施方式中，轻掺杂区500为两个，分别包括在半导体衬底100上形成的、位于阻隔层300两侧的源区轻掺杂区500-1和漏区轻掺杂区500-2，可分别用于形成高压器件的源极(未示出)和漏极(未示出)。两个轻掺杂区500之间为高压器件的沟道区(未示出)。
在本申请的一个实施方式中，离子掺杂包括离子注入。
以通过离子注入的方式形成轻掺杂区500为例，如图6所示，离子注入方向可垂直于半导体衬底100，即对半导体衬底100的表面进行垂直注入。注入的离子可例如包括砷离子，掺杂浓度为轻掺杂，例如，离子浓度可小于1014离子/平方厘米。应当理解的是，在不背离本申请教导的情况下，也可对半导体衬底100的表面进行倾斜注入，本申请对此不作限制。
在本申请的一个实施方式中，轻掺杂区包括N型掺杂区和P型掺杂区中的一种。可选择的，P型掺杂区可例如通过离子注入工艺注入P型掺杂离子形成，N型掺杂区可例如通过离子注入工艺注入N型掺杂离子形成。
在本申请的一个实施方式中，如图6所示，阻隔层300在垂直于半导体衬底100的方向(z方向)延伸的第一尺寸(H)可根据离子掺杂过程的掺杂能量确定。例如，在半导体衬底100上形成覆盖半导体衬底100的部分区域的阻隔层300的步骤可例如包括：在半导体衬底100上形成在垂直于半导体衬底100的方向上具有第一尺寸(H)的阻隔层300，其中，第一尺寸(H)基于待对半导体衬底100进行离子掺杂的掺杂能量而确定。换言之，在沉积阻隔层300之前，可根据离子掺杂过程中的掺杂能量，计算阻隔层300的第一尺寸(H)。在沉积过程中，基于计算的第一尺寸进行沉积，以使形成的阻隔层300的第一尺寸(H)趋近于计算的第一尺寸。例如，离子掺杂过程中的掺杂能量和阻隔层300的第一尺寸(H)成正比关系，即掺杂能量越高，阻隔层300的第一尺寸(H)越大，沉积的阻隔层300越厚。由于阻隔层300的厚度的调节范围更大，在进行离子掺杂的过程中，若需要提高掺杂能量，可通过增加阻隔层300的厚度的方式，减少提高掺杂能量导致的GOI问题，使得在半导体器件的制备过程中，可通过提高掺杂能量，增加轻掺杂区500和栅极层700之间的重叠面积，降低半导体器件的漏端电场强度，进而改善半导体器件的HCI。
在本申请的一个实施方式中，如图6所示，在半导体衬底100上形成覆盖半导体衬底100的部分区域的阻隔层300的步骤可例如包括：在半导体衬底100上形成在半导体衬底100的延伸方向上具有第二尺寸(D)的阻隔层300，其中，第二尺寸(D)基于待对半导体衬底100进行离子掺杂的掺杂能量和进行退火处理的退火热量而确定。由于退火热量会影响掺杂离子在半导体衬底100中的扩散范围，影响轻掺杂区500和栅极层700(参加图7)之间的重叠区域的大小，在沉积阻隔层300之前，可根据退火处理过程中的退火热量，计算阻隔层300的第二尺寸(D)。在沉积过程中，基于计算的第二尺寸进行沉积，以使形成的阻隔层300的第二尺寸(D)趋近于计算的第二尺寸。例如，退火热量和阻隔层300的第二尺寸(D)成正比关系，即退火热量越高，阻隔层300的第二尺寸(D)越大，沉积的阻隔层300越宽。通过增大阻隔层300的第二尺寸(D)，可使后期形成的栅极层700在半导体衬底100的延伸方向具有更多的沉积空间，增加了轻掺杂区500和栅极层700之间的重叠面积，降低半导体器件的漏端电场强度，进而改善半导体器件的HCI。
步骤S3
图7是本申请一个实施方式制备方法的、在半导体衬底100上形成栅极层700和侧墙结构900后所形成的结构的高压器件区11的剖面示意图。
对比图6和图7可知，在形成栅极层700之前，制备方法还可例如包括：去除阻隔层300。可选择的，在完成轻掺杂后，阻隔层300被清洗掉，使栅介质层600的上表面暴露出来。
在本申请的一个实施方式中，如图7所示，轻掺杂区500(参见图6)包括：在半导体衬底100上形成的、位于阻隔层300两侧的源区轻掺杂区500-1和漏区轻掺杂区500-2，制备方法1000还可例如包括：在栅介质层600的远离半导体衬底100的一侧形成栅极层700，并使其位于源区轻掺杂区500-1和漏区轻掺杂区500-2之间。
以高压器件为例，栅极层700形成于栅介质层600的表面，略窄于栅介质层600。形成栅极层700的步骤可例如包括：采用原子层沉积、物理气相沉积或化学气相沉积，在栅介质层600表面形成多晶硅作为栅极层700。可选择的，可采用等离子体化学气相沉积多晶硅。例如，将半导体结构转移至低压化学沉积设备，将半导体结构表面暴露在硅烷气体中，硅烷分解从而在半导体结构表面形成一层多晶硅，还可对多晶硅进行掺杂。在多晶硅表面形成光致抗蚀剂掩膜，然后对多晶硅进行各向异性蚀刻。例如采用异向等离子体蚀刻机对多晶硅进行蚀刻，得到垂直剖面的多晶硅以作为栅极层700。
在本申请的一个实施方式中，如图7所示，制备方法1000还可例如包括：在栅极层700的表面形成隔离层800。例如，可通过热氧化、原子层沉积、物理气相沉积或化学气相沉积等方式，在栅极层700的表面形成隔离层800，该隔离层800可例如为氧化层。隔离层800可用于缓冲隔离栅极层700和后续形成的侧墙结构900，也可作为侧墙结构900刻蚀的停止层。
在本申请的一个实施方式中，如图7所示，制备方法1000还可例如包括：在形成隔离层800的栅极层700的侧面形成侧墙结构900。可选择的，在栅极层700的侧面形成侧墙结构900的步骤包括：采用不同材料在栅极层700的侧面依次形成第一侧墙901和第二侧墙902。
可选择的，形成第一侧墙901的材料可例如为氧化物，形成第二侧墙902的材料可例如为氮化物。第一侧墙901和第二侧墙902可例如通过沉积工艺和刻蚀工艺形成。例如，形成第二侧墙902的步骤可包括：在形成隔离层800后的半导体结构表面沉积二氧化硅，然后采用干法蚀刻去除二氧化硅，由于蚀刻的各向异性，蚀刻工具使用离子溅射掉绝大部分的二氧化硅，当多晶硅表面暴露即可停止回刻，这样位于栅极层700侧面的二氧化硅得以保留，以作为第二侧墙902防止离子掺杂过程中，掺杂的离子过于接近接近沟道区。
应当理解的是，在不背离本申请的教导的情况下，可根据需要设置侧墙结构900的侧墙数量，本申请对此不作限制。
应当理解的是，在不背离本申请的教导的情况下，可根据需要选择侧墙结构900中各个侧墙的材料，本申请对形成各侧墙的材料不作限制。
在本申请的一个实施方式中，制备方法1000还可例如包括：从形成有栅极层700的一侧对源区轻掺杂区500-1和漏区轻掺杂区500-2进行离子掺杂，以形成源区(未示出)和漏区(未示出)。形成源区和漏区的过程中，注入的离子可例如为砷离子，掺杂浓度为重掺杂，例如，离子浓度可大于1014离子/平方厘米。
应当理解的是，形成轻掺杂区500(参见图6)的过程中掺杂的离子与形成源区和漏区的过程中掺杂的离子可相同，也可不同，本申请对此不作限制。
在本申请的一个实施方式中，制备方法1000还可例如包括：在形成源区和漏区后，可对形成源区和漏区的半导体衬底100进行退火处理，以激活轻掺杂区500、源区和漏区中的掺杂离子。例如，可采用诸如热退火工艺或快速热退火工艺等退火工艺，激活位于轻掺杂区500、源区和漏区的掺杂离子，使其在半导体衬底100扩散。
通过上述内容可知，本申请一个实施方式提供的半导体器件的制备方法，在进行离子掺杂以形成轻掺杂区之前，通过阻隔层阻挡离子进入半导体衬底的部分区域。相对于通过栅极层阻挡离子的方式而言，阻隔层的物理尺寸的调节范围比栅极层的物理尺寸的调节范围更大，故阻隔层可承受的掺杂能量的范围更大，提高了掺杂能量的调节范围，进而使得可在不影响器件的GOI的情况下，提高掺杂能量以改善半导体器件的HCI和SOA，提高了半导体器件的良率和稳定性。
本申请还提供了一种三维存储器，该三维存储器中设有使用本申请提供的半导体器件的制备方法制造的半导体器件。
本申请提供的一种三维存储器，由于设有使用本申请提供的半导体器件的制备方法制造的半导体器件，具有更加优良的稳定性。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (16)

1.一种半导体器件的制备方法，其中，所述方法包括：
在半导体衬底上形成覆盖所述半导体衬底的部分区域的阻隔层；
从形成有所述阻隔层的一侧对所述半导体衬底进行离子掺杂以形成轻掺杂区；以及
去除所述阻隔层，并在所述半导体衬底的形成有所述轻掺杂区的一侧上形成栅极层。
2.根据权利要求1所述的方法，其中，所述轻掺杂区包括：在所述半导体衬底上形成的、位于所述阻隔层两侧的源区轻掺杂区和漏区轻掺杂区，所述栅极层形成于所述源区轻掺杂区和所述漏区轻掺杂区之间。
3.根据权利要求1所述的方法，其中，形成所述栅极层包括：
在所述半导体衬底的形成有所述轻掺杂区的一侧上形成栅介质层；以及
在所述栅介质层上形成所述栅极层。
4.根据权利要求3所述的方法，其中，在所述半导体衬底上形成覆盖所述半导体衬底的部分区域的阻隔层包括：
在所述半导体衬底上形成衬垫层，并在所述衬垫层上形成所述阻隔层；以及
形成所述栅介质层包括：
去除所述衬垫层，并在所述半导体衬底的形成有所述轻掺杂区的一侧上形成栅介质层。
5.根据权利要求1所述的方法，其中，在所述半导体衬底上形成覆盖所述半导体衬底的部分区域的阻隔层包括：
在所述半导体衬底上形成栅介质层；以及
在所述栅介质层上形成所述阻隔层。
6.根据权利要求1所述的方法，其中，在所述半导体衬底上形成覆盖所述半导体衬底的部分区域的阻隔层包括：
在所述半导体衬底上形成在垂直于所述半导体衬底的方向上具有第一尺寸的阻隔层，其中，所述第一尺寸基于待对所述半导体衬底进行离子掺杂的掺杂能量而确定。
7.根据权利要求1所述的方法，其中，所述轻掺杂区包括N型掺杂区和P型掺杂区中的一种。
8.根据权利要求1所述的方法，其中，所述离子掺杂包括离子注入。
9.根据权利要求1所述的方法，其中，所述轻掺杂区包括：在所述半导体衬底上形成的、位于所述阻隔层两侧的源区轻掺杂区和漏区轻掺杂区，所述方法还包括：
对所述源区轻掺杂区和所述漏区轻掺杂区进行离子掺杂以形成源区和漏区；
对形成所述源区和所述漏区的所述半导体衬底进行退火处理，以激活所述轻掺杂区、所述源区和所述漏区中的掺杂离子。
10.根据权利要求9所述的方法，其中，在所述半导体衬底上形成覆盖所述半导体衬底的部分区域的阻隔层包括：
在所述半导体衬底上形成在所述半导体衬底的延伸方向上具有第二尺寸的阻隔层，其中，所述第二尺寸基于待对所述半导体衬底进行离子掺杂的掺杂能量和进行退火处理的退火热量而确定。
11.根据权利要求9所述的方法，其中，对所述源区轻掺杂区和所述漏区轻掺杂区进行离子掺杂以形成源区和漏区包括：
在所述栅极层上形成隔离层；
在所述栅极层的侧面形成侧墙结构；以及
从形成有所述栅极层的一侧对所述源区轻掺杂区和所述漏区轻掺杂区进行离子掺杂，以形成所述源区和所述漏区。
12.根据权利要求11所述的方法，其中，在所述栅极层的侧面形成侧墙结构包括：
采用不同材料在所述栅极层的侧面依次形成第一侧墙和第二侧墙。
13.根据权利要求12所述的方法，其中，形成所述第一侧墙的材料为氧化物，形成所述第二侧墙的材料为氮化物。
14.根据权利要求1至13中任一项所述的方法，其中，所述方法还包括：
在所述半导体衬底中形成浅槽隔离结构，以将所述半导体衬底隔离成高压器件区和低压器件区，
其中，在半导体衬底上形成覆盖所述半导体衬底的部分区域的阻隔层的步骤包括：
在所述高压器件区形成所述阻隔层。
15.根据权利要求1至13中任一项所述的方法，其中，所述阻隔层包括光阻层。
16.一种三维存储器，包括使用如权利要求1至15中任一项所述的制备方法制造的半导体器件。
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