TWI520334B - 包含具最佳化通道區域之ｍｏｓ電晶體的半導體元件及其製造方法 - Google Patents

包含具最佳化通道區域之ｍｏｓ電晶體的半導體元件及其製造方法 Download PDF

Info

Publication number
TWI520334B
TWI520334B TW099144946A TW99144946A TWI520334B TW I520334 B TWI520334 B TW I520334B TW 099144946 A TW099144946 A TW 099144946A TW 99144946 A TW99144946 A TW 99144946A TW I520334 B TWI520334 B TW I520334B
Authority
TW
Taiwan
Prior art keywords
top surface
semiconductor pattern
pattern
semiconductor
active region
Prior art date
Application number
TW099144946A
Other languages
English (en)
Other versions
TW201126719A (en
Inventor
林夏珍
金明宣
鄭會晟
都晉昈
金元洪
宋文均
朱大權
Original Assignee
三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電子股份有限公司 filed Critical 三星電子股份有限公司
Publication of TW201126719A publication Critical patent/TW201126719A/zh
Application granted granted Critical
Publication of TWI520334B publication Critical patent/TWI520334B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

包含具最佳化通道區域之MOS電晶體的半導體元件及其製造方法
本實施例是有關於半導體元件及其製造方法，且特別是有關於包括具有最佳化的通道區域的金屬氧化物半導體(metal-oxide semiconductor，MOS)電晶體的半導體元件及其製造方法。
MOS電晶體作為主動元件而被廣泛應用在諸如開關元件等半導體元件中。特別是，包括N型金屬氧化物半導體(NMOS)電晶體以及P型金屬氧化物半導體(PMOS)電晶體的互補金氧半導體(complementary metal-oxide semiconductor，CMOS)積體電路已廣泛用以改善備用電流特性，此維持電流特性是一種半導體元件的電特性。
一般而言，CMOS電路可包括具有多樣的通道寬度的MOS電晶體。舉例來說，NMOS電晶體以及PMOS電晶體可具有等同於微影製程的解析度極限的最小特徵尺寸的窄通道寬度。
同時，為了改善CMOS電路的操作特性，則可從NMOS電晶體以及PMOS電晶體的電流的驅動特性來作改善。此電流的驅動特性可藉由降低MOS電晶體的臨限電壓而改善。近年來，於閘極與通道區域之間插入含有鑭的層的技術被用來減少NMOS電晶體的臨界電壓。然而，在含有鑭的層形成於具有窄通道寬度的NMOS電晶體的例子中，具有窄通道寬度的NMOS電晶體的臨界電壓可能高 於具有相對寬的通道寬度的NMOS電晶體的臨界電壓。因此，改善包含具有窄通道寬度的NMOS電晶體的半導體元件的電特性是有限制。
因此，本實施例針對半導體元件與其製造方法，使其實質上克服一個或一個以上的先前技術的限制與缺點問題。
因而，本實施例之一特徵在於提供包括MOS電晶體的半導體元件以及其製造方法。相較於可用來比較的傳統的元件，上述MOS電晶體包括最佳化的通道區域。
因而，相較於可用來比較的傳統的元件，本實施例之另一特徵在於提供可有效改善在MOS電晶體中窄通道寬度效應的半導體元件。
因而，相較於可用來比較的傳統的元件，本實施例之另一特徵在於提供能夠改善在MOS電晶體中窄通道寬度效應的半導體元件的製造方法。
上述的至少一個以及其他特徵或優點可藉由以下方式來實現：提供半導體元件，其包括元件隔離層，上述元件隔離層排列於半導體基板的已定區域以定義出主動區域，上述主動區域包括具有(100)晶面的中央頂面以及從中央頂面延伸至元件隔離層的傾斜邊緣表面、覆蓋主動區域的中央頂面以及傾斜邊緣表面的半導體圖案，上述半導體圖案包括平行主動區域的中央頂面的具有(100)晶面的平 坦頂面以及實質上垂直平坦頂面的側壁，以及重疊半導體圖案的閘極圖案。
上述半導體基板可包括具有(110)晶面的主要表面。
上述中央頂面與傾斜邊緣表面的接觸部位相較於上述傾斜邊緣表面與元件隔離層的接觸部位位於較高位準。
上述傾斜邊緣表面可包括(110)晶面。
上述傾斜邊緣表面可包括圓形的剖面形狀。
上述半導體圖案的側壁可包括(100)晶面。
上述閘極圖案可包括依序堆疊的閘極絕緣層以及閘極。
上述閘極絕緣層可包含鑭元素。
上述主動區域、上述閘極圖案以及上述半導體圖案分別相當於第一主動區域、第一閘極圖案以及第一半導體圖案，並且上述半導體元件更包括第二主動區域、第二閘極圖案以及第二半導體圖案。上述第二主動區域鄰接上述第一主動區域。上述元件隔離層定義出上述第二主動區域。上述第二半導體圖案包括依序堆疊於上述第二主動區域上的下半導體圖案以及上半導體圖案，其中上述下半導體圖案以及上述上半導體圖案可具有不同能帶隙能量(band gap energy)。上述第二閘極圖案重疊於上半導體圖案。
上述下半導體圖案以及上述上半導體圖案之一者可包括矽圖案，上述矽圖案與第一半導體圖案的矽圖案相同，且上述下半導體圖案以及上述上半導體圖案之另一者包括矽鍺圖案。
上述的至少一個及其他特徵與優點可藉由以下方式來實現：提供一半導體元件的製造方法，其包括於半導體基板的已定區域上形成元件隔離層以定義出主動區域，其中上述主動區域包括具有(100)晶面的中央頂面以及從中央頂面延伸至元件隔離層的傾斜邊緣表面、於主動區域的中央頂面以及傾斜邊緣表面上形成半導體圖案，其中上述半導體圖案包括平行主動區域的中央頂面的具有(100)晶面的平坦頂面以及實質上垂直平坦頂面的側壁，以及形成與半導體圖案重疊的閘極圖案。
上述傾斜邊緣表面可包括(110)晶面。
形成半導體圖案可包括執行選擇性磊晶成長技術以包括(100)晶面。
上述閘極圖案可包括依序堆疊的閘極絕緣層以及閘極。
上述閘極絕緣層可包含鑭元素。
一種半導體元件的製造方法，包括形成元件隔離層於半導體基板的已定區域上以定義出第一主動區域以及第二主動區域，其中上述第一主動區域及上述第二主動區域中的至少上述第一主動區域包括具有(100)晶面的一中央頂面以及從中央頂面延伸至元件隔離層的一傾斜邊緣表面；分別於第一主動區域以及第二主動區域上形成第一半導體圖案以及第二半導體圖案，其中第一半導體圖案包括平行第一主動區域的中央頂面的具有(100)晶面的平坦頂面以及實質上垂直第一主動區域的平坦頂面的側壁，且第二半 導體圖案包括具有第一能帶隙能量的下半導體圖案以及具有不同於第一能帶隙能量的第二能帶隙能量的上半導體圖案；以及形成分別重疊第一半導體圖案以及第二半導體圖案的第一閘極圖案以及第二閘極圖案。
上述傾斜邊緣表面可包括(110)晶面。
第一半導體圖案的側壁可藉由選擇性磊晶成長技術來形成以包括(100)晶面。
形成第一半導體圖案以及第二半導體圖案可包括分別於第一主動區域以及第二主動區域上選擇性地形成第一矽圖案以及第二矽圖案；形成覆蓋於第一矽圖案的罩幕圖案；於第二主動區域上選擇性地形成矽鍺圖案；以及移除罩幕圖案。
形成第一半導體圖案以及第二半導體圖案可包括形成覆蓋第一主動區域的罩幕圖案；於第二主動區域上選擇性地形成矽鍺圖案；移除罩幕圖案；以及分別於第一主動區域以及矽鍺圖案上選擇性地形成第一矽圖案以及第二矽圖案。
本申請案主張於2010年1月18日在韓國智慧財產局申請之韓國專利申請案第10-2010-0004447號的優先權，且其標題為「包括具有最佳化的通道區域的MOS電晶體的半導體元件以及其製造方法」，其以全文引用的方式併入本文中。
在此將引用附圖更充分描述範例實施例，然而，這些範例實施例可以不同的方式具體實施且不侷限於在此提出的實施例。更確切的說，提供這些實施例是為了使揭露更徹底且完整，並且將充分傳達本發明的範疇給該領域具有通常知識者。
附圖中，為了圖示的清楚性，層與區域的尺寸可能誇大。當一構件被表示為“在另一構件上(on)”、“在另一構件上方(above)”、“在另一構件下(below)”或“在另一構件下方(under)”，可了解這是表示上述構件可分別直接為“在另一構件上(on)”、“在另一構件上方(above)”、“在另一構件下(below)”或“在另一構件下方(under)”或是可存在介於其間的構件。此外，當一構件被表示為兩個構件“之間(between)”，則表示於此兩個構件之間只有上述構件或是存在一個或一個以上的介於兩個構件之間的構件。
在此雖然會使用第一、第二、第三等說法去描述不同的構件，但是這些構件並不被這些說法給限制住。這些說法只是為了區分一構件與另一構件。因此，在一些實施例中的第一構件在不違背本發明教示下在其他實施例中可被稱為第二構件。在此解釋並且圖示的所呈現的本發明概念的範例實施例包括其互補的相似物。在全文中相似的參照圖號代表相似的構件。
圖1是依照本發明概念的一個或一個以上的觀點所繪示的半導體元件的一部分的俯視圖。圖2A是依照圖1的 半導體元件的一範例實施例且沿著圖1中的I-I’線所繪示的剖面圖。
請參照圖1與圖2A，提供包括有第一區域A以及第二區域B的半導體基板1。此半導體基板1可以是具有(100)晶面為主要表面的單晶矽基板。第一區域A可為NMOS區域，且第二區域B可為PMOS區域。
元件隔離層14可配置於半導體基板1的已定區域上。元件隔離層14可定義出多個主動區域。舉例來說，元件隔離層14可分別於第一區域A以及第二區域B內定義出第一主動區域9a以及第二主動區域9b。第一主動區域9a以及第二主動區域9b可分別具有第一寬度Wn以及第二寬度Wp。
在本實施例中，未圖示於圖2A，可提供第一井(well)於第一區域A的半導體基板1內，並且可提供第二井於第二區域B的半導體基板1內。更特別的是，例如於圖2A的實施例中，第一井以及第二井可分別為P型井以及N型井。
主動區域的一部分、一些部分或所有部份，例如第一主動區域9a及/或第二主動區域9b，可包括具有(100)晶面的中央頂面9t以及傾斜邊緣表面9e。傾斜邊緣表面9e可從中央頂面9t延伸至元件隔離層14。
傾斜邊緣表面9e可包括正斜率剖面形狀。因此，中央頂面9t與傾斜邊緣表面9e的接觸部位c1可較傾斜邊緣 表面9e與元件隔離層14的接觸部位c2位於更高位準。傾斜邊緣表面9e可具有(110)晶面。
在圖2A所示的範例實施例中，傾斜邊緣表面9e具有平坦的剖面形狀，然而本實施例不限於此，舉例來說，如圖2A放大窗中所示，傾斜邊緣表面9e可具有圓形剖面形狀9e’。
請參照圖2A，沿著Z方向上元件隔離層14的頂面可較主動區域9a以及主動區域9b的中央頂面9t位於較高位準。
可用各別的半導體圖案(諸如15a、15b)覆蓋主動區域(諸如9a、9b)的一部分、一些部分或所有部份的中央頂面9t。各別的半導體圖案(諸如15a、15b)可包括單層及/或雙層。參照圖2A的範例實施例，例如可用第一半導體圖案15a覆蓋第一主動區域9a的中央頂面9t以及傾斜邊緣表面9e。可用第二半導體圖案15b覆蓋第二主動區域9b的中央頂面9t以及傾斜邊緣表面9e。第一半導體圖案15a可包括單晶矽圖案。第二半導體圖案15b可包括依序堆疊於彼此的下半導體圖案15b1以及上半導體圖案15b2。
下半導體圖案15b1可包括與作為第一半導體圖案15a相同的材料。下半導體圖案15b1以及第一半導體圖案15a可包括諸如單晶圖案的單半導體圖案。舉例而言，在一些實施例中，第一半導體圖案15a以及下半導體圖案15b1可包括一部分、一些部分或所有相同的材料。然而，本實驗例不限於此。
上半導體圖案15b2可為具有與下半導體圖案15b1不同的能帶隙能量的材料層。舉例來說，上半導體圖案15b2的能帶隙能量可低於下半導體圖案15b1的能帶隙能量。舉例來說，在一實施例中，上半導體圖案15b2可包括單晶矽鍺圖案，並且下半導體圖案15b1可包括單晶矽圖案。
參照圖2A，第一半導體圖案15a及/或下半導體圖案15b1可包括具有(100)晶面的平坦頂面15t以及側壁15s。各別的半導體圖案15a、15b1的平坦頂面15t可分別平行於第一主動區域9a以及第二主動區域9b的中央頂面9t。舉例來說，各別的半導體圖案15a、15b1的平坦頂面15t可沿著x方向延伸。第一半導體圖案15a及/或下半導體圖案15b1的各別的側壁15s可實質上及/或完全地垂直於平坦頂面15t。各別的側壁15s可延伸，例如是沿著z方向。第一半導體圖案15a及/或下半導體圖案15b1的各別的側壁15s可包括(100)晶面。在本實施例中，第一半導體圖案15a及/或下半導體圖案15b1的頂面15t以及側壁15s可實質上及/或完全地垂直於彼此，並且可不包括任一傾斜面例如是沿著x以及z延伸的表面。進而，在本實施例中，主動區域9a、9b的頂面可包括傾斜面例如是9e，但是第一半導體圖案15a及/或下半導體圖案15b1的頂面15t可不包括任一傾斜面。
在一些實施例中，元件隔離層14的頂面可較主動區域9a及9b的中央頂面9t位於較低位準。在該些實施例中，第一半導體圖案15a以及下半導體圖案15b1可包括平行第 一主動區域9a以及第二主動區域9b的中央頂面9t的具有(100)晶面的平坦頂面15t以及實質上及/或完全地垂直平坦頂面15t的側壁。因此，在本實施例中，即使元件隔離層14的頂面較主動區域9a及9b的中央頂面9t位於較低位準，半導體圖案(諸如15a以及15b1)可不具有任一具有(110)晶面的傾斜面。
第一閘極圖案Ga可配置成與第一半導體圖案15a交錯(cross over)。第二閘極圖案Gb可配置成與上半導體圖案15b2交錯。
第一閘極圖案Ga可包括依序堆疊的第一閘極絕緣層(例如是21及23)以及第一閘極25a。第二閘極圖案Gb可包括依序堆疊的第二閘極絕緣層(例如是21及23)以及第二閘極25b。舉例而言，第一閘極絕緣層以及第二閘極絕緣層可包括依序堆疊的高介電常數層21以及覆蓋層23。在圖2A的範例實施例中，覆蓋層23是繪示於高介電常數層21之上，然而本實施例將不限於此。舉例來說，覆蓋層23可配置於高介電常數層21之下。覆蓋層23可包括含有例如是鑭元素的層。更具體而言，覆蓋層23可以為氧化鑭。
請參照圖1，於第一主動區域9a內且第一閘極25a的各別的側部上可提供N型源區(N-type source region)SN以及N型汲區(N-type drain region)DN。因此，第一閘極25a以及N型源區SN與N型汲區DN可形成NMOS電晶體。第一寬度Wn可相當於NMOS電晶體的通道寬度。
請依然參照圖1，於第二主動區域9b內且第二閘極25b的各別的側部上可提供P型源區(P-type source region)SP以及P型汲區(P-type drain region)DP。因此，第二閘極25b、P型源區SP以及P型汲區DP可形成PMOS電晶體。第二寬度Wp可相當於PMOS電晶體的通道寬度。
覆蓋層23可包含例如是鑭元素材料以減少NMOS電晶體的臨限電壓變化。更具體而言，例如是覆蓋層23可包含例如是鑭元素以改善NMOS電晶體的電流驅動能力以及開關速度。在此實施例中，在第一區域A的覆蓋層23中的鑭原子可經由高介電常數層21擴散至且分佈在第一半導體圖案15a以及高介電常數層21之間的介面。進而，這些分佈在介面的鑭原子可產生偶極(dipole)，且這些偶極可降低閘極電壓，其中需要於主動區域9a內形成N型的通道反轉層。本發明概念之實施例可使NMOS電晶體在通道寬度減少時得以維持臨限電壓，諸如可避免臨限電壓增加。
值得注意的是在閘極圖案與主動區域之間沒有提供半導體圖案的情況時，高介電常數層可直接接觸主動區域的中央頂面以及傾斜邊緣表面。在此情況時，在覆蓋層中的鑭原子可更穿越經過高介電常數層以及傾斜邊緣表面之間的介面，並且擴散至第一主動區域的塊材區域。若傾斜邊緣表面具有(110)晶面而不是(100)結晶結構則可獲得上述結果。在此情況下，任一偶極可分佈在高介電常數 層以及傾斜邊緣表面之間的介面，並且因此可提高NMOS電晶體的臨限電壓。
此效應在NMOS電晶體的通道寬度變小時特別受到關注。更特別的是，當NMOS電晶體的通道寬度變小，相對於可具有(100)晶面的中央頂面的傾斜邊緣表面面積的比例可增加。因此，當NMOS電晶體的通道寬度可變小時，NMOS電晶體的臨限電壓可進而增加。
進而，覆蓋層可具有較差的階梯覆蓋性(step coverage)，舉例而言，當以諸如濺鍍法之物理氣相沈積法形成覆蓋層時，此覆蓋層的階梯覆蓋性可小於1。因此，若於閘極圖案以及主動區域之間沒有提供半導體圖案，在傾斜邊緣表面上的覆蓋層的厚度可較在中央頂面上的覆蓋層的厚度薄。在此情況，在傾斜邊緣表面上的覆蓋層的鑭元素含量低於在中央頂面上的覆蓋層的鑭元素含量。結果，當NMOS電晶體的通道寬度減小，此臨限電壓可明顯增加。
然而，本發明概念的實施例在下列情況是有益的：可藉由於具有傾斜邊緣表面9e的主動區域(諸如9a、9b)上提供半導體圖案(諸如15a、15b)，且此半導體圖案(諸如15a、15b)可包括具有(100)晶面的平坦頂面以及不包括任一具有(110)晶面的傾斜邊緣表面。因此，本發明概念之實施例可使NMOS電晶體的臨限電壓在通道寬度減少的情況下仍得以維持，諸如可避免當其其臨限電壓增加。
本發明概念的實施例亦藉由降低PMOS電晶體的臨限電壓而具有優點。更特別的是，舉例來說，本實施例可提供上半導體圖案15b2，上半導體圖案15b2可包括例如矽鍺層，並且可降低PMOS電晶體的臨限電壓。更特別的是，因為單晶矽鍺的能帶隙能量低於單晶矽的能帶隙能量，因此可與通道區域的能帶隙能量成比例地減少用來產生通道反轉層閘極電壓。
圖2B是依照圖1之另一實施例的半導體元件且沿著圖1中的I-I’線所繪示的剖面圖。大致來說，以下僅描述圖2B的實施例與圖2A的實施例之間的差異。參照圖2A以及圖2B，值得注意的是在圖2B的實施例中，第二半導體圖案15b’的方向與圖2A中的第二半導體圖案15b的方向不同。
參照圖1以及圖2B，在第一區域A中，於第一主動區域9a以及高介電常數層21之間可提供第一半導體圖案15a，並且在第二區域B中，於第二主動區域9b以及高介電常數層21之間可提供第二半導體圖案15b’。第二半導體圖案15b’可包括依序堆疊的下半導體圖案15b1’以及上半導體圖案15b2’。參照圖2A以及圖2B，更特別的是，在圖2B的範例實施例中，上半導體圖案15b2’相當於關於圖2A所述的在第一主動區域9b的第一半導體圖案15a及/或下半導體圖案15b1，且下半導體圖案15b1’可相當於關於圖2A所述的上半導體圖案15b2。
更特別的是，諸如下半導體圖案15b1’可包括具有能帶隙能量低於上半導體圖案15b2’的能帶隙能量的材料。諸如下半導體圖案15b1’可包括單晶矽鍺圖案且上半導體圖案15b2’可包括諸如第一半導體圖案15a等單晶矽圖案。
圖2B的下半導體圖案15b1’可具有與圖2A的第一半導體圖案15a及/或圖2A的下半導體圖案15b1相同的剖面形狀。圖2B的上半導體圖案15b2’可具有與圖2A的上半導體圖案15b2相同的剖面形狀。也就是說，如圖2B所示，諸如下半導體圖案15b1’可包括平行第二主動區域9b的中央頂面9t的具有(100)晶面的平坦頂面15bt以及實質上垂直平坦頂面9t的側壁15s。因此，圖2B的下半導體圖案15b1’的側壁15s亦可具有(100)晶面。更特別的是，如同圖2A的第一半導體圖案15a的平坦頂面15t，下半導體圖案15b1’的平坦頂面15bt不可包括任一傾斜面。進而，在一實施例中，儘管主動區域9a、9b的頂面可包括傾斜面(諸如9e)，第一半導體圖案15a的頂面15t及/或下半導體圖案15b1’的頂面15bt如同上半導體圖案15b2’的頂面不可包括任一傾斜面。
在本實施例中，下半導體圖案15b1’可包括與第一半導體圖案15a相同的剖面形狀。因此，在此實施例中，下半導體圖案15b1’的頂面15bt以及第一半導體圖案15a的頂面15t可具有平行各別主動區域9b、9a的中央頂面9t的(100)晶面。如圖2B所示，下半導體圖案15b1’亦可包括實質上可垂直於平坦頂面15bt的側壁15s。進而，在此實 施例中，第一半導體圖案15a的側壁15s以及下半導體圖案15b1’的側壁15s亦可包括(100)晶面。
在本實施例中，第一半導體圖案15a及/或下半導體圖案15b1、15b1’的頂面15t、15bt以及第一半導體圖案15a及/或下半導體圖案15b1、15b1’的側壁15s不可包括任一傾斜面。
本發明概念之實施例的NMOS電晶體實質上與圖2A的NMOS電晶體可具有相同結構。因此本實施例的NMOS電晶體具有與圖2A的NMOS電晶體相同效用。
圖2B之實施例的PMOS電晶體的通道區域可包括依序堆疊的矽鍺圖案以及矽圖案。於圖2B的實施例中，儘管矽鍺圖案配置於矽圖案之下，矽鍺圖案亦有益於降低PMOS電晶體的臨限電壓。
以下描述繪示於圖1、圖2A以及圖2B中的半導體元件的製造的實施方法。
圖3、圖4、圖5、圖6以及圖7是依照製造圖2A所示的半導體元件的範例方法的步驟所繪示的結果結構的剖面圖。
參照圖3，可於包括有第一區域A以及第二區域B的半導體基板1上形成硬罩幕圖案6。第一區域A以及第二區域B可分別為NMOS電晶體區域以及PMOS電晶體區域。半導體基板1可包括具有(100)晶面為主要表面的單晶矽基板。每個硬罩幕圖案6可包括依序堆疊的襯氧化圖案3以及襯氮化圖案5。
半導體基板1可使用硬罩幕圖案6當作蝕刻罩幕而被蝕刻以形成溝渠7。溝渠7可分別定義出第一區域A以及第二區域B中的第一主動區域9a以及第二主動區域9b。
參照圖4，對具有溝渠7的基板進行熱氧化以於溝渠7的側壁以及底面上形成熱氧化層11。可形成熱氧化層11以修補於溝渠形成期間對半導體基板1所造成的蝕刻傷害。於熱氧化製程期間，可將氧原子提供至襯氧化圖案3與主動區域9a以及9b之間的介面中。藉此，可氧化主動區域9a以及9b的上角落以形成鳥嘴區(bird’s beak)。因而，主動區域9a以及9b的上角落可轉變為傾斜邊緣表面9e。每個主動區域9a以及9b可包括具有(100)晶面的中央頂面9t以及自中央頂面9t延伸的傾斜邊緣表面9e。
於具有熱氧化層11的基板的全部表面上形成絕緣層，並且可平坦化此絕緣層以暴露出硬罩幕圖案6。因此，於溝渠7內形成被熱氧化層11所圍繞的絕緣圖案13。熱氧化層11以及絕緣圖案13可相當於元件隔離層14。儘管形成絕緣層，鳥嘴區可延伸至襯氧化圖案3與主動區域9a以及9b之間的介面。因此，可增加傾斜邊緣表面9e的面積，且可減少中央頂面9t的面積。
若主動區域9a以及9b的中央頂面9t以及垂直側壁具有(100)晶面，如圖4所示，傾斜邊緣表面9e可為諸如相對於中央頂面9t傾斜45°的平坦面。傾斜邊緣表面9e可具有(110)晶面。換句話說，當主動區域9a以及9b形成於具 有(100)晶面為主要表面以及(100)晶面為平坦帶面(flat zone plane)的晶圓上，且主動區域9a以及9b的側壁平行或垂直平坦帶面時，傾斜邊緣表面9e可具有(110)晶面。
在另一實施例中，傾斜邊緣表面9e可形成具有圓形剖面形狀。傾斜邊緣表面9e亦可具有部分(110)晶面。
參照圖5以及圖6，可移除硬罩幕圖案6以暴露出主動區域9a以及9b的中央頂面9t以及傾斜邊緣表面9e。接著，可分別於第一主動區域9a以及第二主動區域9b上形成第一半導體圖案15a以及下半導體圖案15b1。第一半導體圖案15a以及下半導體圖案15b1可由使用選擇性磊晶成長技術的矽層來形成。因此，第一半導體圖案15a以及下半導體圖案15b1可包括諸如單晶矽圖案。
當使用選擇性磊晶成長技術形成第一半導體圖案15a以及下半導體圖案15b1時，半導體圖案在具有(100)晶面的中央頂面9t上的成長速度高於在傾斜邊緣表面9e上的成長速度。因此，如圖6所示，可形成第一半導體圖案15a以及下半導體圖案15b1以具有平行中央頂面9t的平坦頂面15t以及實質上垂直平坦頂面15t的側壁15s。因此，第一半導體圖案15a以及下半導體圖案15b1的頂面15t以及側壁15s可形成具有(100)晶面。第一半導體圖案15a及/或下半導體圖案15b1的頂面15t以及第一半導體圖案15a及/或下半導體圖案15b1的側壁15s不可包諸如(110)晶面的任一傾斜面。
可於第一區域A上形成罩幕圖案17。可形成罩幕圖案17以至少覆蓋第一半導體圖案15a。罩幕圖案17可包括氧化層。接著，於下半導體圖案15b1上選擇性地形成上半導體圖案15b2。可藉由諸如選擇性磊晶成長技術形成上半導體圖案15b2。
在本實施例中，上半導體圖案15b2可由具有較下半導體圖案15b1低的能帶隙能量的半導體層所形成。舉例而言，若下半導體圖案包括矽層，則上半導體圖案15b2可包括矽鍺層。下半導體圖案15b1以及上半導體圖案15b2可包括第二半導體圖案。
參照圖7，可移除罩幕圖案17以暴露出第一半導體圖案15a。接著，可於包括暴露之第一半導體圖案15a的整個基板上形成閘極絕緣層。可依序堆疊具有介電常數較氧化矽的介電常數高的高介電常數層21以及包含鑭元素的覆蓋層23以形成閘極絕緣層。可選地，閘極絕緣層亦可藉由依序堆疊覆蓋層23以及高介電常數層21而形成。覆蓋層23可包括氧化鑭層。
於閘極絕緣層上可形成閘極導電層。可圖案化閘極導電層以及閘極絕緣層以形成第一閘極圖案Ga以及第二閘極圖案Gb，且第一閘極圖案15a以及第二閘極圖案15b1可分別與第一半導體圖案15a以及上半導體圖案15b2交錯。因此，第一閘極圖案可包括第一閘極25a，且第一閘極25a與第一主動區域9a交錯。第二閘極圖案可包括第二閘極25b，且第二閘極25b與第二主動區域9b交錯。
使用第一閘極25a作為離子佈植的罩幕，將N導體型的雜質注入第一主動區域，以形成圖1的N型源區SN以及圖1的N型汲區DN。同樣地，使用第二閘極25b作為離子佈植的罩幕，將P導體型的雜質注入第二主動區域9b，以形成圖1的P型源區SP以及圖1的P型汲區DP。
根據上述的實施例，鑭原子可經由高介電常數層擴散至且分佈於第一半導體圖案15a以及高介電常數層21之間的介面，並且不會擴散至在第一半導體圖案15a以及第一主動區域9a內的塊材區域。這是因為第一半導體圖案15a的頂面15t具有(100)晶面而不是任一(110)晶面。因此，分佈於第一半導體圖案15a以及高介電常數層21之間的介面的鑭原子可產生偶極，以至於這些偶極可降低NMOS電晶體的臨限電壓。這些偶極可能不適用於降低形成於第二區域B的PMOS電晶體的臨限電壓。
此外，由於第一半導體圖案15a不包括任一傾斜面，因此可形成具有優異的階梯覆蓋性的覆蓋層23。可於整個半導體基板內形成具有完全地及/或實質上均勻鑭含量的覆蓋層23。因此，即使NMOS電晶體的通道寬度減少，NMOS電晶體在臨限電壓的變化(諸如增加)可被降低且/或避免NMOS電晶體的臨限電壓增加。
由於諸如為矽鍺圖案的上半導體圖案15b2的存在，可降低PMOS電晶體的臨限電壓。如上所述，這是因為矽鍺具有較矽低的能帶隙能量。
圖8以及圖9是依照製造圖2B所示的半導體元件的範例方法的步驟所繪示的結果結構的剖面圖。大致來說，以下僅描述圖3至圖7的實施方法與圖8及圖9的實施方法之間的差異。
參照圖8，藉由使用與參照圖3至圖5相同的方法可形成元件隔離層14以及暴露出的主動區域9a以及9b。可形成罩幕圖案51以覆蓋第一主動區域9a。然後可於第二主動區域9b上選擇性地形成下半導體圖案15b1’。下半導體圖案15b1’可藉由選擇性磊晶成長技術由單晶矽鍺層所形成。因此，下半導體圖案15b1’亦可形成包括具有(100)晶面的平坦頂面15bt以及實質上垂直平坦頂面15bt的側壁15s。
參照圖9，可移除罩幕圖案51以暴露出第一主動區域9a。可分別於暴露出的第一主動區域9a以及下半導體圖案15b1’上選擇性地形成第一半導體圖案15a以及上半導體圖案15b2’。第一半導體圖案15a以及上半導體圖案15b2’可包括例如是使用選擇性磊晶成長技術所形成的矽層。因此，第一半導體圖案15a亦可形成包括(100)晶面的平坦頂面15t以及(100)晶面實質上垂直平坦頂面15t的側壁。因此，第一半導體圖案15a可形成為不具有任一具有(110)晶面的傾斜面。下半導體圖案15b1’以及上半導體圖案15b2’可相當於第二半導體圖案。
如上所述，上半導體圖案15b2’可包括矽層，且下半導體圖案15b1’可包括能帶隙能量較矽層的能帶隙能量低 的矽鍺層。因此，下半導體圖案15b1’亦可有助於降低在第二區域B上的PMOS電晶體的臨限電壓。
根據本發明概念之實施例，包括具有(100)晶面的平坦頂面的半導體圖案可配置於包括有(100)晶面的主動區域，此主動區域包括具有與(100)晶面不同的平面方向的傾斜邊緣表面，並且閘極圖案可配置於半導體圖案上。因此，閘極圖案可直接接觸半導體圖案的具有(100)晶面的平坦頂面而未接觸傾斜邊緣表面。因而，半導體元件可避免由於傾斜邊緣表面所造成的臨限電壓的不穩定。
上述揭露的構件是用來舉例說明而不是用來限制，所附加的申請專利範圍用來包含所有落於本發明概念的精神與範圍內的經修飾、加強以及其他的實施例。因此，藉由法律允許的最大範圍，本發明概念的範圍由下述的申請專利範圍以及其同義者的最廣可允許的解釋所定義，且不被上述詳細說明所限制。
1‧‧‧半導體基板
3‧‧‧襯氧化圖案
5‧‧‧襯氮化圖案
6‧‧‧硬罩幕圖案
7‧‧‧溝渠
9a‧‧‧第一主動區域
9b‧‧‧第二主動區域
9t‧‧‧中央頂面
9e、9e’‧‧‧傾斜邊緣表面
11‧‧‧熱氧化層
13‧‧‧絕緣圖案
14‧‧‧元件隔離層
15a‧‧‧第一半導體圖案
15b、15b’‧‧‧第二半導體圖案
15b1、15b1’‧‧‧下半導體圖案
15b2、15b2’‧‧‧上半導體圖案
15t、15bt‧‧‧平坦頂面
15s‧‧‧側壁
17、51‧‧‧罩幕圖案
21‧‧‧高介電常數層
23‧‧‧覆蓋層
25a‧‧‧第一閘極
25b‧‧‧第二閘極
A‧‧‧第一區域
B‧‧‧第二區域
c1、c2‧‧‧接觸部位
Ga‧‧‧第一閘極圖案
Gb‧‧‧第二閘極圖案
SN‧‧‧N型源區
SP‧‧‧P型源區
DN‧‧‧N型汲區
DP‧‧‧P型汲區
Wn‧‧‧第一寬度
Wp‧‧‧第二寬度
I-I’‧‧‧線
圖1是依照本發明概念的一個或一個以上的觀點所繪示的半導體元件的一部分的俯視圖。
圖2A是依照圖1的半導體元件的一範例實施例且沿著圖1中的I-I’線所繪示的剖面圖。
圖2B是依照圖1的半導體元件的另一範例實施例且沿著圖1中的I-I’線所繪示的剖面圖。
圖3、圖4、圖5、圖6以及圖7是依照製造圖2A所示的半導體元件的範例方法的步驟所繪示的結果結構的剖面圖。
圖8以及圖9是依照製造圖2B所示的半導體元件的範例方法的步驟所繪示的結果結構的剖面圖。
1‧‧‧半導體基板
9a‧‧‧第一主動區域
9b‧‧‧第二主動區域
9e、9e’‧‧‧傾斜邊緣表面
9t‧‧‧中央頂面
14‧‧‧元件隔離層
15a‧‧‧第一半導體圖案
15b‧‧‧第二半導體圖案
15b1‧‧‧下半導體圖案
15b2‧‧‧上半導體圖案
15t‧‧‧平坦頂面
15s‧‧‧側壁
21‧‧‧高介電常數層
23‧‧‧覆蓋層
25a‧‧‧第一閘極
25b‧‧‧第二閘極
A‧‧‧第一區域
B‧‧‧第二區域
c1、c2‧‧‧接觸部位
Ga‧‧‧第一閘極圖案
Gb‧‧‧第二閘極圖案
Wn‧‧‧第一寬度
Wp‧‧‧第二寬度

Claims (10)

  1. 一種半導體元件，包括：一元件隔離層，其排列在一半導體基板的一已定區域上以定義一主動區域，該主動區域包括具有(100)晶面的一中央頂面以及從該中央頂面延伸至該元件隔離層的一傾斜邊緣表面；一半導體圖案，其覆蓋該主動區域的該中央頂面以及該傾斜邊緣表面，該半導體圖案包括平行該主動區域的該中央頂面的具有(100)晶面的一平坦頂面以及實質上完全地垂直該平坦頂面的一側壁；以及一閘極圖案，其與該半導體圖案重疊。
  2. 如申請專利範圍第1項所述之半導體元件，其中該半導體基板包括具有(110)晶面的一主要表面。
  3. 如申請專利範圍第1項所述之半導體元件，其中該中央頂面與該傾斜邊緣表面的一接觸部位相較於該傾斜邊緣表面與該元件隔離層的一接觸部位位於較高位準。
  4. 如申請專利範圍第1項所述之半導體元件，其中該傾斜邊緣表面包括一(110)晶面。
  5. 如申請專利範圍第1項所述之半導體元件，其中該半導體圖案的該側壁包括一(100)晶面。
  6. 一種半導體元件的製造方法，包括：於一半導體基板的一已定區域上形成一元件隔離層以定義一主動區域，其中該主動區域包括具有(100)晶面的一中央頂面以及從該中央頂面延伸至該元件隔離層的一傾 斜邊緣表面；於該主動區域的該中央頂面以及該傾斜邊緣表面上形成一半導體圖案，其中該半導體圖案包括平行該主動區域的該中央頂面的具有(100)晶面的一平坦頂面以及實質上垂直該平坦頂面的一側壁；以及形成一閘極圖案，其與該半導體圖案重疊。
  7. 如申請專利範圍第6項所述之半導體元件的製造方法，其中該傾斜邊緣表面包括一(110)晶面。
  8. 如申請專利範圍第6項所述之半導體元件的製造方法，其中形成該半導體圖案包括執行一選擇性磊晶成長技術以包括一(100)晶面。
  9. 一種半導體元件的製造方法，包括：於一半導體基板的一已定區域上形成一元件隔離層以定義一第一主動區域以及一第二主動區域，其中該第一主動區域及第二主動區域中的至少該第一主動區域包括具有(100)晶面的一中央頂面以及從該中央頂面延伸至該元件隔離層的一傾斜邊緣表面；於該第一主動區域以及該第二主動區域上分別形成一第一半導體圖案以及一第二半導體圖案，其中該第一半導體圖案包括平行該第一主動區域的該中央頂面的具有(100)晶面的一平坦頂面以及實質上垂直該第一主動區域的該平坦頂面的一側壁，並且該第二半導體圖案包括具有一第一能帶隙能量的一下半導體圖案以及具有不同於該第一能帶隙能量的一第二能帶隙能量的一上半導體圖案；以 及形成分別與該第一半導體圖案以及該第二半導體圖案重疊的一第一閘極圖案以及一第二閘極圖案。
  10. 如申請專利範圍第9項所述之半導體元件的製造方法，其中該傾斜邊緣表面包括一(100)晶面。
TW099144946A 2010-01-18 2010-12-21 包含具最佳化通道區域之ｍｏｓ電晶體的半導體元件及其製造方法 TWI520334B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100004447A KR101576203B1 (ko) 2010-01-18 2010-01-18 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들

Publications (2)

Publication Number Publication Date
TW201126719A TW201126719A (en) 2011-08-01
TWI520334B true TWI520334B (zh) 2016-02-01

Family

ID=44268125

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099144946A TWI520334B (zh) 2010-01-18 2010-12-21 包含具最佳化通道區域之ｍｏｓ電晶體的半導體元件及其製造方法

Country Status (5)

Country Link
US (1) US8575705B2 (zh)
JP (1) JP5767467B2 (zh)
KR (1) KR101576203B1 (zh)
CN (1) CN102130125B (zh)
TW (1) TWI520334B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102008744B1 (ko) 2012-12-13 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI557845B (zh) * 2013-01-30 2016-11-11 財團法人國家實驗研究院 隔離結構及其製造方法
US11444169B2 (en) * 2020-02-27 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device with a gate structure having recesses overlying an interface between isolation and device regions

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130047A (ja) * 1984-07-23 1986-02-12 Nec Corp 半導体装置の製造方法
JP2007165925A (ja) * 1997-12-02 2007-06-28 Toshiba Corp 半導体装置の製造方法
JP3955404B2 (ja) * 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100500923B1 (ko) * 2000-05-23 2005-07-14 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP3923768B2 (ja) * 2001-09-19 2007-06-06 株式会社東芝 半導体基板構造の製造方法
US7045836B2 (en) * 2003-07-31 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
JP2006024718A (ja) 2004-07-07 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100702769B1 (ko) * 2004-12-28 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7220626B2 (en) 2005-01-28 2007-05-22 International Business Machines Corporation Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels
KR100809327B1 (ko) 2006-08-10 2008-03-05 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20090038653A (ko) 2007-10-16 2009-04-21 삼성전자주식회사 Ｃｍｏｓ 소자 및 그 제조방법
US8062951B2 (en) 2007-12-10 2011-11-22 International Business Machines Corporation Method to increase effective MOSFET width
JP2009194352A (ja) * 2008-01-17 2009-08-27 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
CN102130125A (zh) 2011-07-20
US8575705B2 (en) 2013-11-05
JP2011146700A (ja) 2011-07-28
KR101576203B1 (ko) 2015-12-11
TW201126719A (en) 2011-08-01
JP5767467B2 (ja) 2015-08-19
KR20110084733A (ko) 2011-07-26
US20110175141A1 (en) 2011-07-21
CN102130125B (zh) 2015-10-21

Similar Documents

Publication Publication Date Title
KR101618465B1 (ko) 임베디드 트랜지스터
TWI548086B (zh) 溝渠式橫向擴散金屬氧化半導體元件及其製造方法
JP5006378B2 (ja) 半導体装置及びその製造方法
JP5234886B2 (ja) 半導体装置の製造方法
JP2006066421A (ja) 半導体装置およびその製造方法
TWI701763B (zh) 電晶體結構和半導體佈局結構
KR20100058055A (ko) 반도체 소자 및 그의 제조방법
TWI570932B (zh) 半導體結構及其製造方法
US8329539B2 (en) Semiconductor device having recessed gate electrode and method of fabricating the same
US20060240636A1 (en) Trench isolation methods of semiconductor device
US7883971B2 (en) Gate structure in a trench region of a semiconductor device and method for manufacturing the same
US8748978B2 (en) Sense-amp transistor of semiconductor device and method for manufacturing the same
US9196728B2 (en) LDMOS CHC reliability
US20200251565A1 (en) Gate structure of split-gate metal oxide semiconductor field effect transistor and manufacturing method thereof
TWI520334B (zh) 包含具最佳化通道區域之ｍｏｓ電晶體的半導體元件及其製造方法
WO2010143332A1 (ja) 半導体装置及びその製造方法
US8310004B2 (en) Semiconductor device and process for producing the same
TWI750375B (zh) 溝槽閘極金氧半場效電晶體及其製造方法
JP2010219440A (ja) 半導体装置及びその製造方法
KR20090092927A (ko) 반도체 메모리 소자 및 이의 제조 방법
US8853018B2 (en) Method of manufacturing semiconductor device having multi-channels
KR20110001585A (ko) 반도체 소자의 게이트 패턴 및 그 형성방법
US6753573B2 (en) Semiconductor device having complementary MOS transistor
JP2021097109A (ja) 半導体装置
KR20080062557A (ko) 반도체 소자의 제조방법