CN110400833A - 超结功率器件及其制造方法 - Google Patents

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杨东林
陈文高
刘侠
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Abstract

本公开涉及一种超结功率器件，包括：第一导电类型的衬底层；第一导电类型的外延层，设置于所述衬底层上；第二导电类型的多个第一体区和多个第二体区，所述多个第一体区和所述多个第二体区周期排列设置在所述外延层中，所述第一体区为柱状体区；多个分段栅，周期排列设置在所述外延层上，每个所述分段栅包括第一栅部分和第二栅部分。

Description

超结功率器件及其制造方法
技术领域
本公开涉及半导体领域，具体地，涉及一种超结功率器件及其制造方法以及包括这种超结功率器件的电子设备。
背景技术
传统功率器件(例如，VDMOS)为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，这带来的直接后果是导通电阻急剧增大。为了克服上述问题，超结功率器件(例如，超结MOSFET)越来越受到重视。超结MOSFET基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系，很好地解决了导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结MOSFET采用多个柱状体区替代传统功率器件中低掺杂漂移层作为电压维持层，达到提高击穿电压并降低导通电阻的目的。
当超结功率器件采用平面栅结构时，在栅漏之间和栅源之间都可能分别存在寄生的栅漏电容和栅源电容。因此目前超结功率器件存在制造成本较高和在高频应用下的开关损耗较大的问题。所以期望在不增加制造成本的基础上降低超结功率器件的特征电阻和寄生电容。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的超结功率器件及其制造方法以及包括这种功率器件的电子设备。
根据本公开的一个方面，提供了一种超结功率器件，包括：第一导电类型的衬底层；第一导电类型的外延层，设置于所述衬底层上；二导电类型的多个第一体区和多个第二体区，所述多个第一体区和所述多个第二体区周期排列设置在所述外延层中，所述第一体区为柱状体区；多个分段栅，周期排列设置在所述外延层上，每个所述分段栅包括第一栅部分和第二栅部分。
其中，所述第一栅部分和所述第二栅部分之间的所述外延层内设置有第一导电类型的阱区。
其中，所述第一体区的底部位于在所述外延层与所述衬底之间的界面上方。
其中，所述第一体区的底部位延伸到所述外延层与所述衬底之间的界面。
其中，所述分段栅的第一栅部分和第二栅部分的边缘在横向方向上分别延伸到相应所述第二体区的边缘之外。
该超结功率器件还包括：多个第一导电类型的源区，分别设置在所述多个第二体区内；多个分段栅绝缘层，每个所述分段栅绝缘层包括第一栅绝缘层部分和第二栅绝缘层部分，所述第一栅绝缘层部分和所述第二栅绝缘层部分分别位于对应的所述第一栅部分和所述第二栅部分下方，且位于所述源区、所述第二体区和所述外延层上方，所述分段栅绝缘层和所述分段栅构成分段栅叠层结构。
该超结功率器件还包括：层间绝缘层，位于所述外延层上方且覆盖所述分段栅叠层结构，所述层间绝缘层中形成有贯穿所述层间绝缘层的导电通孔；金属导电层，位于所述层间绝缘层上方且从所述导电通孔延伸到所述第二体区和所述源区并与所述第二体区和所述源区相连接以用作所述功率器件的源极。
其中，所述分段栅包括多晶硅，所述第一导电类型为N型，所述第二导电类型为P型。
根据本公开的另一个方面，提供了一种超结功率器件的制备方法，包括：在第一导电类型的衬底上形成第一导电类型的外延层；在所述外延层上形成硬掩模层，对硬掩模层进行刻蚀以形成开口；在所述外延层上的开口位置处进行刻蚀以形成深沟槽；对所述深沟槽进行外延回填和刻蚀，形成多个第二导电类型的第一体区，所述第一体区为柱状体区；对所述外延层进行栅氧化并进行多晶硅栅制作以形成由分段栅和分段栅绝缘层构成的分段栅叠层结构；在所述外延层内形成第一导电类型的阱区；在所述外延层内形成第二体区并在所述第二体区内形成源区；对所述第二体区和源区用金属层连接，形成源极；对所述衬底底部进行背面减薄和背面金属层制作，形成漏极。
根据本公开的另一个方面，提供了一种电子设备，包括至少部分地由如上所述的超结功率器件形成的集成电路。
由此，本公开的功率器件采用分段栅的结构实现平面栅超结功率器件，使得寄生的栅源电容和栅漏电容大幅减少。同时由于存在自对准注入的第一导电类型阱区，超结功率器件的导通电阻可以进一步降低。此外，本公开的超结功率器件的制备方法与目前主要超结工艺平台都兼容，减少了光刻次数，降低了工艺成本，易于实现。
附图说明
当结合以下附图考虑时，通过参考详细描述和权利要求可以得到对主题的更完整的理解，其中相同的附图标记在所有附图中指代相似的元件。
图1-9是示出了制造根据本公开的一个实施例的超结功率器件的过程的各阶段的横截面图；
图10是示出了根据本公开的另一个实施例的超结功率器件的横截面图；
图11是示出了制造根据本公开的实施例的超结功率器件的流程图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的功率器件(例如，超结功率器件)可以包括形成在衬底上的半导体源区、半导体漏区、栅极以及体区结构。其中，在衬底上外延有外延层，衬底材料可以为硅，衬底与外延层的导电类型均可以为第一导电类型，例如N型。在外延层上可以形成有平面栅结构，该平面栅结构可以包括分段栅叠层结构，分段栅叠层结构可以包括分段栅和分段栅绝缘层。分段栅绝缘层位于分段栅的底表面与外延层的上表面之间。分段栅包括在横向方向上彼此分离的第一栅部分和第二栅部分，分段栅绝缘层包括在横向方向上彼此分离的第一栅绝缘层部分和第二绝缘层部分。第一栅部分和第一栅绝缘层部分对应设置在外延层上的相同位置处，类似地，第二栅部分和第二栅绝缘层部分对应设置在外延层上的相同位置处。所述第一栅部分和所述第二栅部分之间的所述外延层内设置有第一导电类型的阱区。分段栅例如可以是多晶硅栅。分段栅绝缘层可以由二氧化硅或高K电介质材料制成。在外延层中可以形成体区结构，该体区结构可以包括多个第一体区和多个第二体区。所述多个第一体区和所述多个第二体区周期排列设置在所述外延层中。所述第一体区为柱状体区。每个第一体区位于每个第二体区下方且第一体区的顶部与第二体区的底部接触。在多个第二体区内分别设置有多个第一导电类型的源区。衬底底部可以进行减薄以用作漏区。该功率器件还可以包括位于衬底底部背面的导电金属层，所述导电金属层形成在减薄后的衬底的背面上以用作漏极。在第二体区和源区的上方还可以形成有导电金属层，该导电金属层与第二体区和源区接触以用作源极。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1示出了制造根据本公开的实施例的超结功率器件所需的准备衬底和外延层结构。如图1所示，具体地，提供常规的晶片作为半导体衬底2，半导体衬底2的材料可以例如为Si。在半导体衬底2上进行外延以形成外延层3，外延层3具有与衬底相同的导电类型，即，第一导电类型(例如，N型)。由此形成了制造根据本公开的实施例的功率器件所需的准备衬底和外延层结构。
图2示出了根据本公开的实施例的形成有掩模开口的超结功率器件结构。如图2所示，在图1所示的衬底和外延层结构上方形成硬掩模层，并进行光刻、显影，以形成多个掩模开口。
图3示出了根据本公开的实施例的具有多个深沟槽的超结功率器件结构。如图4所示，在如图3所示的掩模开口处对外延层3进行刻蚀，以形成深沟槽，所述刻蚀方法可以采用干法刻蚀，例如等离子体刻蚀。
图4示出了根据本公开的实施例的具有第一体区的超结功率器件结构。如图4所示，对如图3所示的深沟槽进行外延回填和刻蚀，形成第一体区4，并去除外延层上的具有开口的掩模层。多个第一体区4在外延层3内周期排列设置。第一体区4可以为柱状体区。第一体区4可以为第二导电类型，例如P型。
图5示出了根据本公开的实施例的具有分段栅叠层结构的超结功率器件结构。如图5所示，在如图4所示的外延层上方生长栅绝缘层8，再然后淀积多晶硅以形成多晶硅栅9，多晶硅栅9和栅绝缘层8进行分割，由此分别形成第一栅部分和第二栅部分以及第一绝缘层部分和第二绝缘层部分。具体地，利用光刻工艺，再通过干法刻蚀的方式将多晶硅栅9和栅绝缘层8刻蚀出开口。栅绝缘层8是热生长氧化层，多晶硅栅9通过淀积形成，在淀积的过程中有饱和掺杂磷元素以形成低电阻。第一栅部分与第二栅部分在横向方向(平行于衬底上表面的方向)上彼此分离一段距离，相应地，第一栅绝缘层部分和第二栅绝缘层部分也可以在横向方向上彼此分离一段距离。第一栅部分和第一栅绝缘层部分可以在竖直方向(垂直于衬底上表面的方向)上对准，即，第一栅部分和第一栅绝缘层部分的两端边缘可以对齐。相应地，第二栅部分和第二栅绝缘层部分可以在竖直方向(垂直于衬底上表面的方向)上对准。由此，分段栅和分段栅绝缘层可以构成分段栅叠层结构。其中，所述栅绝缘层8可以由二氧化硅或高k电介质材料制成。高K电介质材料例如可以是诸如二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、氮化钛(TiN)。
图6示出了根据本公开的实施例的具有阱区6的超结功率器件结构。如图6所示，在图5所示的第一栅部分和第二栅部分之间的外延层内形成阱区6。阱区6以分段栅为掩模进行自对准离子注入而形成，使得阱区6的掺杂浓度高于外延层的掺杂浓度，低于体区5或源区7的掺杂浓度。阱区6可以为第一导电类型，即N型。阱区6的两端边缘分别与第一栅部分的侧壁(或第一栅绝缘层部分的侧壁)和第二栅部分的侧壁(或第二栅绝缘层部分的侧壁)在竖直方向上对准。由于阱区6的存在，可以进一步降低超结半导体器件的导通电阻。
图7示出了根据本公开的实施例的具有第二体区5和源区7的超结功率器件结构。如图7所示，在图6所示的外延层内通过非自对准工艺注入以形成第二导电类型(例如，P型)的第二体区5，并然后在第二体区内部形成第一导电类型(例如，N型)的源区7。分段栅9的第一栅部分和第二栅部分的边缘在横向方向上分别延伸到相应所述第二体区5的边缘之外，使得第一体区4可以设置电位，以避免处于电位悬浮状态。第二体区5的底部与第一体区4的顶部接触。
图8示出了根据本公开的实施例的具有源极的超结功率器件结构。如图8所示，在图7所示的功率器件结构上方淀积层间绝缘层10，层间绝缘层10可以由(例如但不限于)硅的氧化物、硅的氮化物或硅的氮氧化物形成。在层间绝缘层10中进行刻蚀开孔以形成直达源区7和第二体区5的上表面的通孔。在具有通孔的层间绝缘层10上方沉积金属以形成金属层11，所述金属层可以由铝、铜或其合金制成，也可以由铝、铜与硅的合金制成，例如，所述金属层可以为铝硅铜合金或铝铜合金。由于层间绝缘层10中的通孔的存在，金属层11可以直达源区7和第二体区5的上表面，从而形成与源区7和第二体区5的电接触。由此形成晶体管的源极。
图9示出了根据本公开的实施例的具有漏极的超结功率器件结构。如图8所示，在图7所示的超结功率器件结构的衬底背面进行减薄，并在减薄后的衬底背面进行金属沉积以形成背面金属层1。该背面金属层1覆盖整个衬底背面，由此形成晶体管的漏极，背面金属层1可以用作晶体管的漏极电极。
由此可以形成根据本公开的实施例的超结功率器件，其包括位于多个第一体区4和多个第二体区5，多个第一体区4和多个第二体区5一一对应设置，且周期排列设置在外延层3内。其还包括位于第二体区5内的源区7、位于外延层3上的分段栅叠层结构。分段栅叠层结构包括分段栅9和位于分段栅与外延层之间的分段栅绝缘层8。分段栅9包括在横向方向上彼此分离的第一栅部分和第二栅部分；对应地，分段栅绝缘层8包括在横向方向上彼此分离的第一栅绝缘层部分和第二栅绝缘层部分。阱区6设置于第一栅部分和第二栅部分之间的外延层3内，即设置于第一栅绝缘层部分和第二栅绝缘层部分之间的外延层3内。分段栅和分段栅绝缘层的设置降低了寄生电容，阱区6的设置减小了导通电阻。
本领域技术人员应当清楚，上述的超结功率器件结构仅是基于本发明构思的一种具体实施例，而非对本发明的保护范围的限制。在符合本发明构思的情况下，本领域技术人员可以对本发明的器件结构进行修改和替代。这些修改和替代后的器件结构同样落入了本发明的保护范围。
例如，外延层3内的第一体区4的底部可以如图9所示位于外延层3内，即，位于外延层3与衬底2之间的界面上方。也可以如图10所示，外延层3内的第一体区4的底部可以一直延伸到外延层3与衬底2之间的界面，以使得耐压效率更高，单位面积电阻更小。
图11示出了制造如图9或图10所示的功率器件的工艺流程图。其包括以下步骤：在第一导电类型的衬底上形成第一导电类型的外延层；在所述外延层上形成硬掩模层，对硬掩模层进行刻蚀以形成开口；在所述外延层上的开口位置处进行刻蚀以形成深沟槽；对所述深沟槽进行外延回填和刻蚀，形成多个第二导电类型的第一体区，所述第一体区为柱状体区；对所述外延层进行栅氧化并进行多晶硅栅制作以形成由分段栅和分段栅绝缘层构成的分段栅叠层结构；在所述外延层内形成第一导电类型的阱区；在所述外延层内形成第二体区并在所述第二体区内形成源区；对所述第二体区和源区用金属层连接，形成源极；对所述衬底底部进行背面减薄和背面金属层制作，形成漏极。
根据本公开实施例的超结功率器件可以应用于各种电子设备。例如，通过集成多个这样的超结功率器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述功率器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种超结功率器件，包括：
第一导电类型的衬底层；
第一导电类型的外延层，设置于所述衬底层上；
第二导电类型的多个第一体区和多个第二体区，所述多个第一体区和所述多个第二体区周期排列设置在所述外延层中，所述第一体区为柱状体区；
多个分段栅，周期排列设置在所述外延层上，每个所述分段栅包括第一栅部分和第二栅部分。
2.如权利要求1所述的超结功率器件，其中，所述第一栅部分和所述第二栅部分之间的所述外延层内设置有第一导电类型的阱区。
3.如权利要求1所述的超结功率器件，其中，所述第一体区的底部位于在所述外延层与所述衬底之间的界面上方。
4.如权利要求1所述的超结功率器件，其中，所述第一体区的底部位延伸到所述外延层与所述衬底之间的界面。
5.如权利要求1所述的超结功率器件，其中，所述分段栅的第一栅部分和第二栅部分的边缘在横向方向上分别延伸到相应所述第二体区的边缘之外。
6.如权利要求1所述的超结功率器件，还包括：
多个第一导电类型的源区，分别设置在所述多个第二体区内；
多个分段栅绝缘层，每个所述分段栅绝缘层包括第一栅绝缘层部分和第二栅绝缘层部分，所述第一栅绝缘层部分和所述第二栅绝缘层部分分别位于对应的所述第一栅部分和所述第二栅部分下方，且位于所述源区、所述第二体区和所述外延层上方，所述分段栅绝缘层和所述分段栅构成分段栅叠层结构。
7.如权利要求1所述的超结功率器件，还包括：
层间绝缘层，位于所述外延层上方且覆盖所述分段栅叠层结构，所述层间绝缘层中形成有贯穿所述层间绝缘层的导电通孔；
金属导电层，位于所述层间绝缘层上方且从所述导电通孔延伸到所述第二体区和所述源区并与所述第二体区和所述源区相连接以用作所述功率器件的源极。
8.如权利要求1所述的超结功率器件，其中，所述分段栅包括多晶硅，所述第一导电类型为N型，所述第二导电类型为P型。
9.一种超结功率器件的制备方法，包括：
在第一导电类型的衬底上形成第一导电类型的外延层；
在所述外延层上形成硬掩模层，对硬掩模层进行刻蚀以形成开口；
在所述外延层上的开口位置处进行刻蚀以形成深沟槽；
对所述深沟槽进行外延回填和刻蚀，形成多个第二导电类型的第一体区，所述第一体区为柱状体区；
对所述外延层进行栅氧化并进行多晶硅栅制作以形成由分段栅和分段栅绝缘层构成的分段栅叠层结构；
在所述外延层内形成第一导电类型的阱区；
在所述外延层内形成第二体区并在所述第二体区内形成源区；
对所述第二体区和源区用金属层连接，形成源极；
对所述衬底底部进行背面减薄和背面金属层制作，形成漏极。
10.一种电子设备，包括至少部分地由如权利要求1至8中任意一项所述的超结功率器件形成的集成电路。
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