CN101325215A - 绝缘栅双极型晶体管 - Google Patents

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Abstract

本发明涉及一种绝缘栅双极型晶体管。在NPT结构的IGBT中,即使提高沟槽密度,对导通电阻的改善也较少。在本发明所涉及的IGBT中,将沟槽(2)的宽度(W1)与沟槽(2)之间的间隔(W2)的比值(W1/W2)设定在1~2的范围内,由此能够使电子电流密度与传导率调制效果最佳,保持耐压,抑制特性的分散,并且较大地降低导通电阻。

Description

绝缘栅双极型晶体管
技术领域
本发明涉及一种绝缘栅双极型晶体管,特别是涉及一种沟槽结构的绝缘栅双极型晶体管。
背景技术
绝缘栅双极型晶体管被称为IGBT(Insulated-Gate BipolarTransistor),成为大电流开关的主流之一。
图7的(a)表示现有技术所涉及的穿通(Punch Through,PT)结构的沟槽型IGBT的截面图。
PT结构的IGBT 51在由P+型的半导体基板构成的集电极层60上依次外延生长N-型的缓冲层62以及N-型的漂移层53。并且,在漂移层53的主表面上形成P型的基极层54,并形成多个沟槽52以从该基极层54的表面到达漂移层53。此外,在本图中,为了简单而仅在两个位置上形成沟槽52,但是,实际上,在平面视图中以规定的间隔成条状地形成多个沟槽52。在该沟槽52的内部形成栅极氧化膜55,并通过该栅极氧化膜55将栅电极56嵌入到沟槽52中,从而构成绝缘栅。并且,在基极层54的主表面上形成N型的发射极层57以与绝缘栅邻接。然后,形成层间绝缘膜59以覆盖绝缘栅、并露出发射极层57,发射极电极58形成为与发射极层57接触。
一般地,在IGB T中,通过外延生成来较厚地生成漂移层,使得在希望的耐压下耗尽层无法到达集电极层。但是,在PT结构的IGBT 51中,由于缓冲层62作为制止耗尽层的限制器而发挥功能,因此能够使漂移层53相应变薄。具体地说,在设为600V的耐压的情况下,在PT结构的IGBT 51中,漂移层53外延生长为大约60μm的厚度。
在这种结构中,在IGBT 51中使导通电阻降低,因此尝试高密度地形成沟槽52来提高单元密度。也就是说,通过高密度地形成沟槽52,从而也高密度地形成沟道,因此电子的电流密度提高,导通电阻下降。在此,为了将沟槽52变为高密度,只要将沟槽52的宽度W1以及沟槽52之间的间隔W2变窄即可。但是,实际上,主要通过将沟槽52的宽度W1变窄来实现沟槽52的高密度化。这是因为如果将沟槽52之间的间隔W2变窄则邻接的发射极层57之间有可能被连接。因此,沟槽57的宽度W1被构成为始终比沟槽57之间的间隔W2窄,例如,沟槽57的宽度W1是沟槽57之间的间隔W2的0.3倍左右。
另外,如上所述,如果对漂移层54要求高耐压则需要与其相应的厚度。关于这一点,在上述的PT型的IGBT 51中,由于通过外延生长来形成漂移层54,因此导致成本随着厚度而提高。因此,近年来,在要求高耐压的IGBT中采用了由低价格的FZ晶片构成漂移层的非穿通(Non Punch Through,NPT)结构。
图7的(b)表示现有技术所涉及的NPT结构的沟槽型IGBT的截面图。
NPT结构的IGBT 71根据所希望的耐压来研磨FZ(FloatZoning:浮区)晶片,形成漂移层73。并且,以低噪声量将P+型的杂质注入到漂移层73来形成集电极层80。此外,在NPT结构的IGBT 71中,由于没有如PT结构的IGBT 51那样形成缓冲层62,因此漂移层73在600V的耐压下需要100μm左右的厚度。但是,在NPT结构的IGBT 71中,由于通过离子注入来形成集电极层80,因此关于元件整体的厚度,NPT结构比PT结构更薄。
在NPT结构中,也与PT结构同样地,以高密度形成沟槽72来提高电子的电流密度。可是,如上所述,在NPT结构中,由于通过离子注入来形成集电极层80,因此与PT结构相比,从集电极层80注入到漂移层73的空穴数量较少。因此,空穴从在沟槽72之间所接触的发射极电极78脱离的影响较大,传导率调制容易变弱。
因此,在以往,如图8所示的IGBT 81那样,在高密度地形成沟槽72的状态下,在规定的沟槽72之间的区域中形成层间绝缘膜82使得发射极电极78与基极层74绝缘,从而抑制了空穴的排出量。
作为关联的技术文献例如列举以下的专利文献。
专利文献1:日本特开2000-58833
发明内容
发明要解决的问题
然而,在图8所示的IGBT 81中,在形成层间绝缘膜82的沟槽72之间,在漂移层73中导致电位游离,容易使特性分散。也就是说,在漂移层73中,由于少数空穴变为载体,因此几乎不会受到基极层74/漂移层73的势垒的影响。因此,在IGBT 81导通时,导致空穴从集电极层80进入到由层间绝缘膜82包围的漂移层73,与此相应,该部分的电位发生改变。另外,在IGBT 81截止时,难以控制已进入该部分的空穴的排出,导致开关特性分散。
用于解决问题的方案
鉴于上述内容,本发明所涉及的绝缘栅双极型晶体管的特征在于,具备:第一导电型的集电极层;第二导电型的漂移层,其被形成在上述集电极层上;第一导电型的基极层,其被形成在上述漂移层的主表面内;多个绝缘栅,该多个绝缘栅被形成为从上述基极层的表面到达上述漂移层;以及第二导电型的发射极层,其被形成在上述基极层的表面以与上述绝缘栅邻接,其中,上述绝缘栅的宽度大于上述绝缘栅的最小间隔。
发明的效果
本发明所涉及的绝缘栅双极型晶体管即使是NPT结构,在本实施方式所涉及的IGBT中,也将电子电流密度的下降抑制到最小限度,不使特性产生分散,能够充分地得到传导率调制效果。
附图说明
图1表示本发明的实施方式所涉及的IGBT的截面图。
图2表示作为评价对象的IGBT的条件。
图3表示饱和(saturation)电压相对于沟槽宽度比例的变化。
图4表示由于沟槽宽度比例的不同而引起的空穴浓度分布的变化。
图5表示由于沟槽宽度比例的不同而引起的电场强度分布的变化。
图6表示由于沟槽宽度比例的不同而引起的发射极-集电极之间的耐压波形的变化。
图7表示现有技术所涉及的IGBT的截面图。
图8表示现有技术所涉及的IGBT的截面图。
附图标记说明
1:IGBT;2:沟槽;3:漂移层;4:基极层;5:栅极氧化膜;6:栅电极;7:发射极层;8:发射极电极;9:层间绝缘膜;10:集电极层;11:集电极。
具体实施方式
下面,参照附图详细说明本发明所涉及的绝缘栅双极型晶体管的实施方式。
图1表示本实施方式所涉及的NPT结构的沟槽型IGBT 1的截面图。此外,在本图中,为了简单而仅在两个位置上形成沟槽2,但是,实际上,在平面视图中以规定的间隔成条状地形成多个沟槽。
IGBT 1具备:N-的漂移层3,其由FZ晶片构成;P型的基极层4,其被形成在漂移层3的主表面上;多个沟槽2,该多个沟槽2被形成为从基极层4的表面到达漂移层3;绝缘栅,其在沟槽2的内部通过栅极氧化膜5形成栅电极6而形成;N+型的发射极层7,其被形成为在基极层4的主表面与绝缘栅邻接;发射极电极8,其与发射极层7接触;层间绝缘膜9,其将栅电极6与发射极电极8绝缘;以及P+型的集电极层10,其向漂移层3的背面侧注入离子而被形成。
在此,漂移层3需要在所希望的耐压下耗尽层无法到达集电极层10的程度的厚度。在本实施方式所涉及的IGBT中,例如在耐压是600V的情况下,研磨FZ晶片成为大约100μm的厚度来形成漂移层3。
另外,集电极层10根据所希望的开关特性来调整杂质浓度,例如,注入杂质使集电极层10的杂质浓度的峰值成为大约1×1010cm-3
在本实施方式所涉及的IGBT 1中,其特征在于沟槽2的宽度W1被构成为大于沟槽2之间的间隔W2、且不足其2倍的点。在后面对其进行详细说明。
在这种结构中,本实施方式所涉及的IGBT 1在导通/截止状态中分别如下面所述进行动作。
首先,说明将IGBT 1设为导通状态的情况下的动作。发射极电极8接地,对集电极11施加正电压。于是,漂移层3与基极层4之间的PN结成为反偏压。但是,在该状态下,当在与发射极电极8之间对栅电极6施加阈值以上的正电压时,在漂移层3上沿着栅电极6形成反转为N型的沟道。因而,电子通过沟道而从发射极层7注入到漂移层3。由此,集电极层10与n型漂移层3之间的PN结成为正偏压,将空穴从集电极层10注入到漂移层3。于是,在漂移层3中产生传导率调制,漂移层3的电阻变低。
在本实施方式所涉及的IGBT 1中,将电子电流密度的下降抑制到最小限度,并且不使特性分散地充分产生传导率调制。在后面对其进行详细说明。
接着,说明将IGBT 1设为截止状态的情况下的动作。当将栅电极6与发射极电极8之间的电压设为在阈值以下时,不存在沿着栅电极6形成的沟道。于是,不从发射极层7向漂移层3提供电子,与此同时,不从集电极层10向漂移层3注入空穴。然后,在漂移层3中残留的电子和空穴从集电极层10和集电极电极11排出,并且相互重新结合成为电流。
另外,如上所述,沟槽2的宽度W1被构成为大于沟槽之间的间隔W2、且不足其2倍。下面,说明利用该结构得到的效果。
图2表示下面要说明的评价中的沟槽2的宽度W1以及沟槽2之间的间隔W2的条件。在a~g的7个条件下,使沟槽2的宽度W1与沟槽2之间的间隔W2的比值(W1/W2)在0.2~2.4以内来改变条件从而进行评价。此外,a对应于现有技术所涉及的IGBT的条件,相当于电子电流密度最佳的情况。
图3表示比值(W1/W2)、以及与其相应的IGBT 1的导通电阻相当的饱和电压(VCEsat)的变化。
关于本评价的结果,a表示现有技术中的IGBT的特性,在比值(W1/W2)大约是0.2时,VCEsat大约为6V。并且,到b~f为止,VCEsat总计下降了2.7V左右。另一方面,在f~g中,VCEsat上升了0.3V左右。
对此进行考察,认为其主要原因是由于本实施方式的IGBT1是NPT结构。
也就是说,在IGBT 1中,不仅仅是电子电流密度,由空穴的注入而引起的传导率调制效果对VCEsat也有很大的影响。关于这一点,由于电子电流密度由沟道密度决定,因此如果比值(W1/W2)变小则电子电流密度提高。而且,在PT结构中,集电极层10由高浓度的P型半导体基板形成,因此即使改变比值(W1/W2),对蓄积在漂移层3中的空穴密度产生的影响也较少。因此,至少将比值(W1/W2)设定在低于1的范围内。
另一方面,由于本实施方式的IGBT 1是NPT结构,因此通过离子注入来形成集电极层10。因此,在PT结构与NPT结构中,集电极层内的空穴量有很大的不同。具体地说,在PT结构中,杂质浓度是2×1018cm-3并以100~150μm形成集电极层。另一方面,在NPT结构中,杂质浓度是大约1×1017cm-3并以大约0.5μm形成集电极层10。因而,被注入到漂移层3的空穴的量比PT结构更少。因此,使比值(W1/W2)变小时的、空穴通过沟槽2之间而从发射极电极8脱离的影响大于PT结构。
而且,根据本评价结果,认为在NPT结构中,如果比值(W1/W2)超过1,则传导率调制效果几乎不损失。并且,认为如果比值(W1/W2)超过2,则电子电流密度减少的影响变大。
图4表示空穴浓度相对于漂移层3的深度的分布图。此外,纵轴表示从漂移层3与基极层4之间的边界起的深度。
参照该分布图,到a~e为止,在漂移层3中蓄积的空穴的量增加。这是由于当比值(W1/W2)变大时空穴很难从发射极电极8脱离。
另一方面,在f~g中,在漂移层3中蓄积的空穴量减少。这是由于在f~g中很难从发射极电极8排出空穴。但是,认为这是由于以下原因造成的:在该范围中,被注入到漂移层3的电子的量由于沟道密度的减少而减少,因此也很难将空穴(hole)从集电极层10注入到漂移层3。
如上所述,根据本评价可知,能够通过改变比值(W1/W2)来得到与如图8的现有的结构那样在高密度地形成沟槽72的状态下在规定的沟槽72之间的区域上形成层间绝缘膜82的情况相同的效果。并且,在通过离子注入来形成集电极层10的情况下,可知在比值(W1/W2)为1~2的范围的情况下,由电子电流密度和传导率调制效果的平衡决定的导通电阻为最佳。
另外,一般地,在IGBT中,在对栅电极施加阈值以下的电压的状态下,在集电极中需要提高对发射极电极施加较大的正电压时的耐压。也就是说,在该电压施加状态下,在漂移层中,耗尽层从基极层向集电极层延伸。并且,为了提高此时的耐压而抑制耗尽层的弯曲,最好不使在各沟槽之间产生的耗尽层分离地分别进行连接。
可是,在将比值(W1/W2)设为1~2时,为了防止发射极层7之间的连接,沟槽2之间的间隔W2需要确保某种程度的宽度。因而,在将比值(W1/W2)设为1~2时,需要与其相应地将沟槽2的宽度W1变大。并且,当将沟槽2的宽度W1变大时,相邻的沟槽2之间的耗尽层会相应分离,变得容易弯曲。因此,对a~g的情况下的耐压进行了评价。
图5表示施加600V时的耗尽层的分布图,(a)是将比值(W1/W2)设为0.3的情况的分布图,(b)是将比值(W1/W2)设为1.3的情况的分布图。
参照图5的(a),在比值(W1/W2)是0.3的情况下,在沟槽2的正下部A中,耗尽层弯曲且电场强度最大,但是在沟槽2之间耗尽层不分离地分别进行连接。
另一方面,参照图5的(b),即使在比值(W1/W2)是1.3的情况下,大部分耗尽层在沟槽2之间不分离而分别进行连接。这是由于本实施方式所涉及的NPT结构以高耐压特性为前提。也就是说,当施加高电压时,耗尽层与其相应地进行较大的延伸。而且,进行了较大的延伸的耗尽层在沟槽2之间容易连接。此外,在沟槽2的端部B中,沟槽2之间的耗尽层分离并且弯曲。但是,可知该部分的电场强度与图5的(a)中的沟槽的正下部A的电场强度大致相等。
另外,图6表示600V耐压的IGBT中的发射极-集电极之间的耐压波形。
参照图6可知耐压波形在a~g的范围中几乎没有发生变化。
如上所述,可知在高耐压的NPT结构中,视为在a~g的范围中,耐压几乎不减少。
此外,应该认为本次公开的实施方式在所有的点中进行例示而不是进行限制。本发明的范围不是上述的实施方式的说明而是通过权利要求来表示,还包含与权利要求相等的意义以及在范围内的所有变更。
例如,在上述实施方式中,说明了NPT型的IGBT 1的情况。但是,本发明并不限于此,只要是通过离子注入来形成集电极层,即使是其它的结构也能够有效地应用。作为其它的结构,例如,即使是通过离子注入而形成的集电极层,只要在集电极层与漂移层之间形成缓冲层,页能够比NPT结构更薄,但是在本结构中也能够同样地应用本发明。
另外,在上述实施方式中,说明了600V耐压的IGBT,但是本发明并不限于此。也就是说,在600V耐压以上的高耐压的IGBT中进一步减少耗尽层的弯曲,本发明的意义较大。

Claims (3)

1.一种非穿通型的绝缘栅双极型晶体管,其特征在于,具备:
第一导电型的集电极层;
第二导电型的漂移层,其被形成在上述集电极层上;
第一导电型的基极层,其被形成在上述漂移层的主表面内;
多个绝缘栅,该多个绝缘栅被形成为从上述基极层的表面到达上述漂移层;以及
第二导电型的发射极层,其被形成在上述基极层的表面,使得与上述绝缘栅邻接,
上述绝缘栅的宽度大于上述绝缘栅的最小间隔。
2.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,
上述绝缘栅的宽度不足上述绝缘栅的最小间隔的2倍。
3.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,
将第一导电型的杂质注入到漂移层来形成上述集电极层。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101847656A (zh) * 2009-03-26 2010-09-29 三洋电机株式会社 绝缘栅双极性晶体管
CN102376758A (zh) * 2010-08-12 2012-03-14 上海华虹Nec电子有限公司 绝缘栅双极晶体管、制作方法及沟槽栅结构制作方法
CN101826551B (zh) * 2009-03-03 2012-12-05 M-Mos半导体香港有限公司 具有低栅电阻的沟槽型半导体功率器件及其制备方法
CN103855206A (zh) * 2014-02-18 2014-06-11 宁波达新半导体有限公司 绝缘栅双极晶体管及其制造方法
CN104465769A (zh) * 2013-09-20 2015-03-25 三垦电气株式会社 半导体装置
CN105190900A (zh) * 2013-09-20 2015-12-23 三垦电气株式会社 半导体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4688901B2 (ja) * 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
DE112011100533T5 (de) * 2010-11-30 2012-12-20 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP5644793B2 (ja) * 2012-03-02 2014-12-24 株式会社デンソー 半導体装置
JP5875026B2 (ja) * 2013-09-20 2016-03-02 サンケン電気株式会社 半導体装置
JP6173987B2 (ja) * 2013-09-20 2017-08-02 サンケン電気株式会社 半導体装置
KR101589904B1 (ko) * 2013-09-20 2016-01-29 산켄덴키 가부시키가이샤 반도체장치
JP2015142073A (ja) * 2014-01-30 2015-08-03 サンケン電気株式会社 半導体装置
JP6319508B2 (ja) 2015-02-16 2018-05-09 富士電機株式会社 半導体装置及び半導体装置の製造方法
US20160372558A1 (en) * 2015-06-18 2016-12-22 Sanken Electric Co., Ltd. High Voltage Vertical FPMOS Fets

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0648729B2 (ja) * 1988-02-24 1994-06-22 シーメンス、アクチエンゲゼルシシヤフト 電界効果制御可能のバイポーラ・トランジスタ
JPH04309269A (ja) * 1991-04-08 1992-10-30 Nissan Motor Co Ltd 半導体装置
EP1469524A3 (en) * 1991-08-08 2005-07-06 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
JP2871216B2 (ja) * 1991-08-21 1999-03-17 日産自動車株式会社 半導体装置の製造方法
JP3545590B2 (ja) * 1997-03-14 2004-07-21 株式会社東芝 半導体装置
US6399998B1 (en) * 2000-09-29 2002-06-04 Rockwell Technologies, Llc High voltage insulated-gate bipolar switch
US20020137264A1 (en) * 2001-03-23 2002-09-26 Ming-Jer Kao Method of fabrication thin wafer IGBT
JP5160001B2 (ja) * 2001-04-02 2013-03-13 富士電機株式会社 半導体装置の製造方法
JP3917058B2 (ja) * 2001-12-26 2007-05-23 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
US6777783B2 (en) * 2001-12-26 2004-08-17 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
JP4604444B2 (ja) * 2002-12-24 2011-01-05 トヨタ自動車株式会社 埋設ゲート型半導体装置
WO2004066391A1 (ja) * 2003-01-20 2004-08-05 Mitsubishi Denki Kabushiki Kaisha 半導体装置
JP4623956B2 (ja) * 2003-11-12 2011-02-02 株式会社豊田中央研究所 Igbt
JP2005150651A (ja) * 2003-11-20 2005-06-09 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JP4564362B2 (ja) * 2004-01-23 2010-10-20 株式会社東芝 半導体装置
JP2007043123A (ja) * 2005-07-01 2007-02-15 Toshiba Corp 半導体装置
US7645659B2 (en) * 2005-11-30 2010-01-12 Fairchild Korea Semiconductor, Ltd. Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same
JP5122762B2 (ja) * 2006-03-07 2013-01-16 株式会社東芝 電力用半導体素子、その製造方法及びその駆動方法
JP5984282B2 (ja) * 2006-04-27 2016-09-06 富士電機株式会社 縦型トレンチ型絶縁ゲートmos半導体装置
JP2008288386A (ja) * 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
JP5261980B2 (ja) * 2007-05-17 2013-08-14 富士電機株式会社 絶縁ゲート型半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826551B (zh) * 2009-03-03 2012-12-05 M-Mos半导体香港有限公司 具有低栅电阻的沟槽型半导体功率器件及其制备方法
CN101847656A (zh) * 2009-03-26 2010-09-29 三洋电机株式会社 绝缘栅双极性晶体管
CN102376758A (zh) * 2010-08-12 2012-03-14 上海华虹Nec电子有限公司 绝缘栅双极晶体管、制作方法及沟槽栅结构制作方法
CN102376758B (zh) * 2010-08-12 2014-02-26 上海华虹宏力半导体制造有限公司 绝缘栅双极晶体管、制作方法及沟槽栅结构制作方法
CN104465769A (zh) * 2013-09-20 2015-03-25 三垦电气株式会社 半导体装置
CN105190900A (zh) * 2013-09-20 2015-12-23 三垦电气株式会社 半导体装置
CN108110047A (zh) * 2013-09-20 2018-06-01 三垦电气株式会社 半导体装置
CN104465769B (zh) * 2013-09-20 2018-09-28 三垦电气株式会社 半导体装置
CN108110047B (zh) * 2013-09-20 2021-01-01 三垦电气株式会社 半导体装置
CN103855206A (zh) * 2014-02-18 2014-06-11 宁波达新半导体有限公司 绝缘栅双极晶体管及其制造方法

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