JP2018022857A - 半導体装置 - Google Patents

Abstract

【課題】ゲート電極の端部と底面電極の端部との間で放電が発生する事を抑制し、誤動作することを抑制したトレンチゲート型の半導体装置を提供する。【解決手段】エミッタ領域３０の上面から延伸してエミッタ領域及びベース領域２０を貫通する溝の内壁に配置された内壁絶縁膜４０と、ベース領域の側面に対向して溝の側面の内壁絶縁膜の上に配置されたゲート電極５０と、ゲート電極と絶縁分離されて溝の底面の内壁絶縁膜の上に配置された底面電極１５０と、ゲート電極と底面電極との間に設けられた層間絶縁膜７０を備える。溝のコーナー側のゲート電極の端はドリフト領域１０とベース領域との界面が溝の側面と交わる位置よりも低い位置まで延伸し、底面電極側のゲート電極の端は、ゲート電極側の底面電極の上面の位置よりも高く、溝のコーナー側のゲート電極の端と底面電極側のゲート電極の端を繋ぐようにゲート電極の下面を備える。【選択図】図１

Description

本発明は、トレンチゲート型の半導体装置に関する。

大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などが使用されている。これらのスイッチング素子において、半導体基体に形成された溝（トレンチ）内にゲート絶縁膜及びゲート電極を形成したトレンチ型のゲート電極構造（トレンチゲート型）が採用されている。しかし、トレンチゲート型の半導体装置では、ゲート電極とドレイン領域間の容量（ゲート−ドレイン間容量）やゲート電極とコレクタ領域間の容量（ゲート−コレクタ間容量）などの帰還容量が大きい。このため、スイッチング速度が低下し、高周波動作で問題が生じる。

帰還容量を減少させるために、種々の方法が検討されている。例えば、溝の側面にゲート電極を配置し、溝の底面にエミッタ電極に接続する電極を配置した構造が開示されている（例えば、特許文献１参照。）。

特開２０１５−２０１６１５号公報

しかしながら、ゲート電極の端部と底面電極の端部との間で放電が発生し、誤動作を生じる問題があった。このため、本発明は、ゲート電極の端部と底面電極の端部との間で放電が発生することを抑制し、誤動作を抑制するトレンチゲート型の半導体装置を提供することを目的とする。

本発明の一態様によれば、第１導電型の第１半導体領域と、第１半導体領域の上に配置された第２導電型の第２半導体領域と、第２半導体領域の上に配置された第１導電型の第３半導体領域と、第３半導体領域の上面から延伸して第３半導体領域及び第２半導体領域を貫通する溝の内壁に配置された内壁絶縁膜と、第２半導体領域の側面に対向して溝の側面の内壁絶縁膜の上に配置された制御電極と、制御電極と絶縁分離されて溝の底面の内壁絶縁膜の上に配置された底面電極と、制御電極と底面電極との間に設けられた層間絶縁膜を備え、溝のコーナー側の制御電極の端は第１半導体領域と第２半導体領域との界面が溝の側面と交わる位置よりも低い位置まで延伸し、底面電極側の制御電極の端は、制御電極側の底面電極の上面の位置よりも高く、溝のコーナー側の制御電極の端と底面電極側の制御電極の端を繋ぐように制御電極の下面を備える半導体装置が提供される。

本発明によれば、ゲート電極の端部と底面電極の端部との間で放電が発生する事を抑制し、誤動作することを抑制したトレンチゲート型の半導体装置を提供できる。

本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の溝の内部の構造を示す模式図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その７）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その８）。 本発明の実施形態に係る半導体装置の溝の内部の他の構造を示す模式図である。 本発明の実施形態に係る半導体装置の層間絶縁膜の他の構造を示す模式図である。 本発明の実施形態の変形例に係る半導体装置の構造を示す模式的な断面図である。 本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の溝の内部の他の構造を示す模式図である。 本発明の実施形態に係る半導体装置の溝の内部の他の構造を示す模式図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置は、図１に示すように、第１導電型の第１半導体領域（ドリフト領域１０）と、第１半導体領域の上に配置された第２導電型の第２半導体領域（ベース領域２０）と、第２半導体領域の上に配置された第１導電型の第３半導体領域（エミッタ領域３０）とを備える。第３半導体領域の上面から延伸して第３半導体領域及び第２半導体領域を貫通して第１半導体領域まで達する溝が形成され、溝の内壁に内壁絶縁膜４０が配置されている。

溝は上記の半導体領域の積層体の主面に沿って延伸し、延伸する方向の溝の長さは溝の幅Ｗよりも長い。図１は、溝の延伸する方向に対して垂直な断面を示す。

図１に示した半導体装置は、ベース領域２０の側面に対向して溝の側面の内壁絶縁膜４０の上に配置された制御電極（ゲート電極５０）を備えた、トレンチゲート型のＩＧＢＴである。図１に示すように、ゲート電極５０の下面の底面電極１５０側は、溝の底面の内壁絶縁膜４０と接していない。更に、半導体装置は、ゲート電極５０と絶縁分離されて溝の底面の内壁絶縁膜４０の上に配置された底面電極１５０を備える。底面電極１５０は、エミッタ領域３０と電気的に接続される。

第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。

図１に示すように、ゲート電極５０と底面電極１５０との間、及び、ゲート電極５０の下面と内壁絶縁膜４０との間、底面電極１５０上に設けられ、溝の内部の隙間に層間絶縁膜７０が埋め込まれている。層間絶縁膜７０によって、ゲート電極５０と底面電極１５０とが絶縁分離されている。半導体装置では、ゲート電極５０の下面から溝の底面までの距離（以下において、「第１の距離ｄ１」という。）が、底面電極１５０の下面から溝の底面までの距離（以下において、「第２の距離ｄ２」という。）よりも長い又は第１の距離ｄ１と第２の距離ｄ２が等しい。即ち、ゲート電極５０の下方におけるゲート電極５０とドリフト領域１０との間の絶縁膜の厚み（図１において内壁絶縁膜４０と層間絶縁膜７０の厚みの和）が、底面電極１５０の下方における底面電極１５０とドリフト領域１０との間の絶縁膜の厚み（図１において内壁絶縁膜４０の厚み）よりも厚い又は等しい。

ドリフト領域１０は、ｐ型のコレクタ領域６０の一方の主面上に配置されている。なお、ドリフト領域１０とコレクタ領域６０間に、ドリフト領域１０よりも不純物濃度の高いｎ型のフィールドストップ領域６５が配置されている。フィールドストップ領域６５によって、半導体装置のオン状態でコレクタ領域６０からドリフト領域１０に達する正孔の量を制限される。また、半導体装置のオフ状態でドリフト領域１０の上面から延伸する空乏層がコレクタ領域６０に達することが抑制される。コレクタ領域６０の他方の主面上には、コレクタ領域６０と電気的に接続するコレクタ電極８０が配置されている。

ベース領域２０と対向する内壁絶縁膜４０を挟んでゲート電極５０が配置されている。ベース領域２０の上部には選択的にエミッタ領域３０が配置されている。エミッタ電極９０は層間絶縁膜７０上に配置され、エミッタ電極９０がベース領域２０とエミッタ領域３０に接続する。層間絶縁膜７０によって、ゲート電極５０とエミッタ電極９０とは電気的に絶縁されている。

図１に示した半導体装置では、内壁絶縁膜４０を介してゲート電極５０と対向するベース領域２０の表面が、チャネルの形成されるチャネル領域である。つまり、内壁絶縁膜４０のゲート電極５０とベース領域２０間の領域が、ゲート絶縁膜として機能する。エミッタ領域３０からドリフト領域１０まで溝に沿ってベース領域２０にチャネルが形成されるように、ゲート電極５０は少なくともベース領域２０に対向して配置される。さらに、ゲート電極５０の溝のコーナー側の端（溝の側面側の端）はベース領域２０とドリフト領域１０との界面が溝の側面と交わる位置よりも低い位置、つまりドリフト領域１０上まで延伸している事が望ましい。これにより、エミッタ領域３０からドリフト領域１０まで溝に沿って、ベース領域２０にチャネルが確実に形成され、半導体装置を確実にオンさせることができる。

図１に示すように、溝の内壁の対向する側面のそれぞれに、ゲート電極５０が配置されている。そして、溝の延伸方向に垂直な断面において、ゲート電極５０は溝の内壁に沿って連続的には配置されておらず、溝の底面にはゲート電極５０が配置されていない。

ここで、図１に示した半導体装置の動作について説明する。エミッタ電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極９０とゲート電極５０間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置をオン状態にすると、チャネル領域がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極９０から電子がドリフト領域１０に注入される。コレクタ領域６０とドリフト領域１０との間が順バイアスされ、コレクタ電極８０からコレクタ領域６０を経由して正孔（ホール）がドリフト領域１０、ベース領域２０の順に移動する。更に電流を増やしていくと、コレクタ領域６０からの正孔が増加し、ベース領域２０の下方に正孔が蓄積される。その結果、伝導度変調によってオン電圧が低下する。

半導体装置をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低く制御する。例えば、ゲート電圧を、エミッタ電圧と同じ電位又は負電位となるようにする。これにより、ベース領域２０のチャネルが消滅して、エミッタ電極９０からドリフト領域１０への電子の注入が停止する。コレクタ電極８０の電位がエミッタ電極９０よりも高いので、ベース領域２０とドリフト領域１０との界面から空乏層が広がっていくと共に、ドリフト領域１０に蓄積された正孔はエミッタ電極９０に抜けていく。このとき、正孔は、溝と溝の間の半導体領域を通過して移動する。つまり、溝間の領域が正孔の吸出し口である。

従来、トレンチゲート型の半導体装置では、ゲート電極の端部と底面電極の端部との間で放電が発生し、誤動作する問題があった。しかし、図１に示した半導体装置では、溝の深さよりも溝の幅が大きく、溝の底面が全体に亘って比較的平坦である。そして、ゲート電極５０の下面の少なくとも底面電極１５０と対向する側の位置が底面電極１５０のゲート電極５０側の上面の位置よりも上側にある。そして、ゲート電極５０の下面の少なくとも底面電極１５０と対向する側から溝の底面までの距離が、ゲート電極５０と対向する側面側の底面電極１５０の下面から溝の底面までの距離よりも長い。その結果、ゲート電極の端部と底面電極の端部との間での放電の発生し、誤動作することを低減することができる。

更に、図１に示した半導体装置では、ゲート電極５０が溝の底面に配置されておらず、ゲート電極５０の下面と溝との間の距離がゲート電極５０の側面と溝との間の距離よりも大きいことが望ましい。このため、ゲート電極５０とコレクタ領域６０間の帰還容量（ゲート−コレクタ間容量）を低減することができる。

更に、溝の底面上にエミッタ領域３０と同電位の底面電極１５０が配置されることによって、半導体装置がオフ状態においてフィールドプレートとして機能し、溝の底部からドリフト領域１０へ良好に空乏層を広げることができる。更に、溝の底面上に底面電極１５０が配置されることによって、溝内全体にゲート電極５０を設ける場合に比べて、ゲート−コレクタ間の帰還容量がより低減される。なお、底面電極１５０をエミッタ領域３０と電気的に接続するために、例えば、溝に埋め込まれた層間絶縁膜７０に貫通孔を設け、この貫通孔を導電体膜で埋め込んで底面電極１５０とエミッタ電極９０とを電気的に接続する。貫通孔は活性領域の少なくとも一部に設けても良いし、底面電極１５０の端部（半導体装置の外周側）に設けても良い。

更に、図１に示した半導体装置では、ゲート電極５０の下方における第１の距離ｄ１が、底面電極１５０の下方における第２の距離ｄ２よりも長いことが望ましい。つまり、ゲート電極５０とコレクタ領域６０との間隔が広く、これにより、ゲート−コレクタ間の帰還容量を更に低減することができる。

上記のように、図１に示した半導体装置では、溝の底面で生じる帰還容量が低減される。その結果、半導体装置のスイッチング時間を短縮することができる。

また、第１の距離ｄ１を第２の距離ｄ２よりも長くすることにより、図２に示すように、ゲート電極５０の端部５１と底面電極１５０の端部１５１との距離や、ゲート電極５０の端部５１と溝のコーナー部１０１（溝の底面と側面との境界部）との距離が広がる。その結果、ゲート電極５０の端部５１と底面電極１５０の端部１５１との間での放電の発生、及び、ゲート電極５０の端部５１と溝のコーナー部１０１との間での放電の発生を抑制できる。したがって、図１に示した半導体装置において、電気的特性を安定にすることができる。

なお、ゲート電極５０と底面電極１５０が離間して配置されているため、これらの電極から離れた位置であることにより、溝のコーナー部１０１の耐圧が低下する。この耐圧の低下を抑制するためには、ゲート電極５０が溝のコーナー部１０１の近くに配置されていることが好ましい。したがって、図２に示すように、ゲート電極５０の下面の位置が、底面電極１５０の上面の位置よりも下方であることが好ましい。

また、図２に示したように、溝の底面に配置された領域の膜厚が、溝の側面に配置されてベース領域２０に対向する領域の膜厚よりも厚くなるように、内壁絶縁膜４０を形成することが好ましい。ゲート電極５０の幅を広くすると、溝の底面におけるゲート電極５０と半導体領域との間に生じる寄生容量は増加する傾向にある。しかし、溝の底面において内壁絶縁膜４０の膜厚を厚くすることにより、この寄生容量を低減することができる。

ただし、内壁絶縁膜４０の溝の側面に配置された領域はゲート絶縁膜として機能するため、溝の側面で内壁絶縁膜４０の膜厚を厚くするのには限界がある。このため、内壁絶縁膜４０の溝の側面に配置された領域の膜厚に比べて、内壁絶縁膜４０の溝の底面に配置された領域の膜厚を厚くする。例えば、内壁絶縁膜４０の溝の底面での膜厚を３００ｎｍ程度とし、溝の側面での膜厚を１５０ｎｍ程度とする。

ところで、内部にゲート電極５０が配置される溝の幅Ｗが、一定程度までは広いほど、以下に説明するように、半導体装置のオン電圧が低下し、且つ耐圧が向上する。この場合の溝の幅Ｗは、例えば３μｍ〜２０μｍ程度である。

まず、オン電圧が低下する理由を説明する。半導体装置がオン状態になると、チャネル領域に形成されたチャネルを通過して、エミッタ電極９０から溝の側面に沿って主に移動してきた電子がドリフト領域１０に注入される。溝の底面の下方でのドリフト領域１０の厚みは例えば３０μｍ〜１８０μｍであり、溝の幅Ｗよりも十分に広い。このため、溝の幅Ｗが広くなったとしても、溝に沿って移動した電子は、溝よりも深い領域においてドリフト領域１０で拡散する。これにより、溝間の領域の直下のコレクタ領域６０とドリフト領域１０の界面だけでなく、それよりも広い範囲でコレクタ領域６０とドリフト領域１０の界面が順バイアスとなり、正孔がコレクタ領域６０からドリフト領域１０に移動する。

コレクタ領域６０から移動してきた正孔は溝の底面によってその移動が妨げられ、溝の底面近傍のドリフト領域１０内に正孔が蓄積され、伝導度変調が生じる。溝の幅Ｗが広いほど溝の底面近傍のドリフト領域１０内で正孔が蓄積されやすい。このため、エミッタ電極９０へ移動する正孔が少なくなり、オン電圧が低下する。

なお、溝と溝の間隔Ｓが広いとベース領域２０の下方に蓄積されずにベース領域２０へと移動する正孔の量が増加するか、またはチップ面積が増大してしまう。したがって、オン電圧を低下させるためには、溝の幅Ｗが間隔Ｓよりも広いことが好ましい。

次に、溝の幅Ｗを広くすることにより、半導体装置の耐圧が向上する理由を説明する。半導体装置をオン状態からオフ状態にすると、ベース領域２０とのＰＮ接合からだけでなく、溝の底面周辺からもドリフト領域１０内に空乏層が広がっていく。このとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層の広がりが不均一であったり狭かったりする場合には、耐圧が低下する。溝の幅Ｗが狭い場合には、電界集中点である溝のコーナー部１０１同士が近いために、溝の底面の直下において空乏層が良好に一様且つ広範囲に広がらない。しかし、溝の幅Ｗが広い場合には、溝のコーナー部１０１が離れているために、コーナー部１０１間の溝の底面の直下における空乏層はより一様に又はより広範囲に広がる。このため、溝の幅Ｗが広い半導体装置では、耐圧が向上する。

また、溝と溝の間隔Ｓを相対的に狭くすることにより、半導体装置の耐圧は向上する。これは、以下の理由による。即ち、溝間の領域における空乏層の深さは、溝の直下の空乏層の深さよりも浅い。間隔Ｓが広いと、溝間の領域におけるベース領域２０とのＰＮ接合から広がる空乏層がより平坦化する。このため、溝の底面の空乏層が溝の側面から広がる空乏層へと連続する部分がより歪んだ形状となる。このために空乏層の歪んだ部分である溝のコーナー部１０１付近に電界が集中して、耐圧が低下する。したがって、間隔Ｓはある程度狭いことが好ましく、例えば、間隔Ｓを溝の幅Ｗよりも狭くする。

上記のように、図１に示した半導体装置において、溝の幅Ｗは広く、間隔Ｓは狭いことが好ましい。例えば、平面視において溝の延伸する長手方向の長さが溝の幅Ｗよりも長く、且つ、隣接する溝と溝の間隔Ｓよりも溝の幅Ｗが広いように、溝を形成する。

溝の幅Ｗが広い場合には、ゲート−コレクタ間の帰還容量は増加する傾向にある。しかし、図１に示した半導体装置では、溝の底面に底面電極１５０を用いた容量部が配置されることにより、ゲート−コレクタ間の帰還容量を低減することができる。
ここで、底面電極１５０の幅は底面電極１５０の厚みより大きいことが望ましい。これにより、ゲート電極５０が底面電極１５０と対向する部分を抑制しながら、ゲート電極５０を溝のコーナー部１０１に近づけることができる。その結果、ゲート−エミッタ間の容量を抑制しつつ、耐圧を確保することができる。

ところで、チップ面積には限界があるため、チップサイズを一定とした場合に溝の幅Ｗを広げると、チャネル本数が減少する。このとき、半導体装置のチップサイズに占めるチャネル領域の割合が一定程度まで減少すると、コレクタ−エミッタ間の飽和電圧が増大する。このため、溝の幅Ｗを広げることで正孔が蓄積されてオン電圧が低下する効果よりも、チャネル本数の減少によるオン電圧の上昇の効果が大きくなると、半導体装置のオン電圧は上昇する。

上記観点から本発明者らが検討した結果、溝の幅Ｗは３μｍ〜２０μｍ程度であることが好ましい。更に、溝の幅Ｗが５μｍ〜１３μｍ程度であることがより好ましい。本発明者らの検討によれば、溝の幅Ｗが７μｍ程度の場合に、最も効果的にオン電圧が低減される。溝の深さは一般的に５μｍ程度であるため、溝の幅Ｗを広くした結果、溝の幅Ｗが溝の深さよりも大きい場合が生じる。

以上に説明したように、本発明の実施形態に係る半導体装置では、ゲート電極５０の下面から溝の底面までの第１の距離ｄ１が、底面電極１５０の下面から溝の底面までの第２の距離ｄ２よりも長い。これにより、ゲート−コレクタ間の帰還容量をより低減できる。その結果、半導体装置のスイッチング速度が向上する。また、半導体装置の内部での放電の発生を抑制できる。これにより、電気的特性が安定する。更に、溝の幅Ｗを広げることにより、高耐圧で低オン電圧の半導体装置を実現できる。

図３〜図１０を参照して、本発明の実施形態に係る半導体装置の製造方法を説明する。図３〜図１０は、１つの溝を含む領域について図示している。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることはもちろんである。

図３に示すように、ｐ⁺型のコレクタ領域６０とｎ⁺型のフィールドストップ領域６５の積層体の上に形成されたｎ^-型のドリフト領域１０上に、不純物拡散法又はエピタキシャル成長法によってｐ^-型のベース領域２０を形成する。例えば不純物拡散法によれば、ドリフト領域１０の上面からｐ型不純物をドリフト領域１０に注入した後、アニール処理による拡散を行って、ベース領域２０が実質的に一様の厚みで形成される。ベース領域２０中のｐ型不純物は、例えばボロン（Ｂ）である。次いで、図４に示すように、ベース領域２０の上面の一部に、例えばイオン注入と拡散を用いて、ｎ⁺型のエミッタ領域３０を選択的に形成する。

その後、図５に示すように、エミッタ領域３０の上面から延伸してエミッタ領域３０とベース領域２０を貫通し、ドリフト領域１０に先端が到達する溝１００を形成する。溝１００は、例えばフォトリソグラフィ技術とエッチング技術を用いて形成される。

次いで、図６に示すように、溝１００の内壁面上に内壁絶縁膜４０を形成する。例えば、内壁絶縁膜４０として、酸化シリコン（ＳｉＯ₂）膜を熱酸化法で形成する。内壁絶縁膜４０の膜厚は、例えば１００ｎｍ〜３００ｎｍ程度である。

内壁絶縁膜４０を形成後、不純物を添加したポリシリコン膜５００を全面に形成する。これにより、図７に示すように、溝１００の内部で内壁絶縁膜４０上にポリシリコン膜５００が配置される。このとき、図７に示すように、溝１００の内部はポリシリコン膜５００によって埋め込まれず、ポリシリコン膜５００は溝１００の壁面に沿って形成される。

次いで、図８に示すように、ゲート電極５０が形成される溝側面と底面電極１５０が形成される溝底面のポリシリコン膜５００の表面に、フォトリソグラフィ技術やエッチング技術などを用いてマスク５１０を形成する。図８に示すように、溝側面に配置されたマスク５１０ａと溝底面に形成されたマスク５１０ｂの間には隙間が設けられている。例えば、マスク５１０ａ及びマスク５１０ｂに酸化膜などが使用される。

図８に示したマスク５１０をエッチング用マスクに用いて、等方性エッチングによってポリシリコン膜５００をエッチングする。このとき、マスク５１０ａとマスク５１０ｂとの隙間から進入するエッチング種によって、溝１００のコーナー部に配置されたポリシリコン膜５００がエッチングされる。これにより、図９に示すように、ポリシリコン膜５００の下面と内壁絶縁膜４０との間に隙間が形成される。以上により、ポリシリコン膜からなるゲート電極５０が形成される。このとき、ゲート電極５０の下面と内壁絶縁膜４０との間に完全な隙間が形成されず、ゲート電極５０の下面と内壁絶縁膜４０とが一部接している場合、第１の距離ｄ１と第２の距離ｄ２が等しくなる。また、ゲート電極５０の下面と内壁絶縁膜４０との間に完全な隙間が形成された場合、後の図１０の工程によって隙間が層間絶縁膜７０で埋められるので、第１の距離ｄ１が第２の距離ｄ２より長くなる。
また、ポリシリコン膜５００のマスク５１０ｂによってマスクされた領域が、底面電極１５０として溝１００の底面に残存する。この製造方法では、ゲート電極５０と底面電極１５０とは同一工程で形成され、ゲート電極５０の材料と底面電極１５０の材料が同じである。

マスク５１０を除去した後、図１０に示すように、溝１００を埋め込むようにして全面に層間絶縁膜７０を形成する。その後、エミッタ領域３０とベース領域２０に接続するエミッタ電極９０を層間絶縁膜７０上に形成する。例えば、層間絶縁膜７０の一部に開口部を設けてエミッタ領域３０とベース領域２０の表面を露出させ、この開口部を埋め込むようにエミッタ電極９０を形成する。更に、コレクタ領域６０の裏面上にコレクタ電極８０
を形成して、図１に示した半導体装置が完成する。

以上に説明した本発明の実施形態に係る半導体装置の製造方法によれば、ゲート電極５０の下面から溝１００の底面までの第１の距離ｄ１を、底面電極１５０の下面から溝１００の底面までの第２の距離ｄ２よりも長く又は同じとすることができる。できる。その結果、ゲート−コレクタ間容量が低減される。更に、ゲート電極５０の端部５１と底面電極１５０の端部１５１との間での放電や、ゲート電極５０の端部５１と溝のコーナー部１０１との間での放電を抑制できる。

なお、溝の底面での膜厚が溝の側面での膜厚よりも厚くなるように内壁絶縁膜４０を形成するためには、以下の方法などを採用可能である。即ち、溝１００の内壁の全体に酸化膜を形成した後に、側面上の酸化膜をエッチング除去する。その後、溝の側面上及び底面上に、酸化膜を再び形成する。

また、上記ではゲート電極５０と底面電極１５０とが同一工程で形成され、ゲート電極５０の材料と底面電極１５０の材料が同じである場合を例示的に説明した。しかし、ゲート電極５０と底面電極１５０を異なる工程で形成してもよい。この場合に、ゲート電極５０の材料と底面電極１５０の材料が異なっていてもよい。

図１０を参照して説明した層間絶縁膜７０の形成では、ゲート電極５０の下方に隙間なく層間絶縁膜７０を配置する必要がある。ゲート電極５０と底面電極１５０に囲まれたコーナー部に層間絶縁膜７０を隙間なく埋め込むためには、層間絶縁膜７０にリフロー性の高い形成時に柔軟な材料を使用することが好ましい。

例えば、層間絶縁膜７０に、リン（Ｐ）を高濃度に含むＢＰＳＧ膜などが好適に使用される。ただし、ゲート電極５０にポリシリコン膜を採用した場合に、ＢＰＳＧ膜とゲート電極５０とが接触すると、ゲート電極５０にリンが拡散する。その結果、ゲート電極５０の導電性が変化し、半導体装置の特性が劣化する。

このため、ゲート電極５０の導電性を変化させないように、図１１に示すように、ゲート電極５０とＢＰＳＧ膜からなる第１の層間絶縁膜７１との間に、リンの拡散を防止する保護膜として第２の層間絶縁膜７２を配置することが好ましい。第２の層間絶縁膜７２には、ゲート電極５０の導電性に影響しない材料を使用する。例えば、ＴＥＯＳによるＮＳＧ膜などが、第２の層間絶縁膜７２に好適である。なお、第２の層間絶縁膜７２は第１の層間絶縁膜７１よりも薄く形成しても良い。層間絶縁膜７１を厚く形成する事で、溝内に層間絶縁膜７０を隙間なく埋め込む事ができる。

上記のように、リフロー性は高いがゲート電極５０の導電性を変化させる材質の第１の層間絶縁膜７１と、ゲート電極５０の導電性に影響しない第２の層間絶縁膜７２とを積層した層間絶縁膜７０を用いることが好ましい。これにより、層間絶縁膜７０によってコーナー部まで隙間なく溝の内部を埋め込み、且つ、半導体装置の特性の劣化を防止できる。

また、ゲート電極５０の表面を熱酸化することにより、図１２に示すように、ゲート電極５０と第２の層間絶縁膜７２との間に、熱酸化膜７３を配置してもよい。緻密で均一な膜厚の熱酸化膜７３によって、ＢＰＳＧ膜からなる第１の層間絶縁膜７１からゲート電極５０へのリンの拡散をより確実に防止できる。

なお、コーナー部に層間絶縁膜７０を進入させやすくするために、図１１に示すように、溝のコーナー側のゲート電極５０の端と底面電極１５０側のゲート電極５０の端を繋ぐようにゲート電極５０の下面が形成されており、ゲート電極５０の下面の少なくとも一部が欠けていても良い。また、溝のコーナー側のゲート電極５０の端と底面電極１５０側のゲート電極５０の端を繋ぐように、ゲート電極５０の下面にテーパーをつけてもよい。即ち、ゲート電極５０の下面と溝１００の底面との距離が、溝１００の側面に近づくにつれて短くなるようにすることにより、層間絶縁膜７０がコーナー部に進入しやすくなる。

ここで、図１１の半導体装置において、溝のコーナー部側のゲート電極５０の下面の端部（溝のコーナー側のゲート電極５０の端）から溝の底面までの距離（ｄ３）が、ゲート電極５０側の底面電極１５０の下面から溝の下面までの距離（ｄ５）よりも長い。そして、底面電極１５０側のゲート電極５０の下面の端部（底面電極１５０側のゲート電極５０の端）がゲート電極５０側の底面電極１５０の上面よりも高い位置にあり、底面電極１５０側のゲート電極５０の下面の端部がゲート電極５０側の底面電極１５０の上面よりも上方に位置している。また、底面電極１５０側のゲート電極５０の端部から溝の底面までの距離（ｄ４）が、ゲート電極５０側の底面電極１５０の上面から溝の底面までの距離（ｄ６）よりも長い。そして、溝のコーナー部側のゲート電極５０の下面の端部と底面電極１５０側のゲート電極５０の端部とを繫ぐように、ゲート電極５０の下面が形成されている。ゲート電極５０の下面において、少なくとも一部が欠けており、例えばゲート電極５０の下面にテーパーが設けられている。図１１の半導体装置において、底面電極１５０側のゲート電極５０の端部と底面電極１５０との間の放電を抑制し、半導体装置が誤動作することを低減することができる。
ここで、図１７の半導体装置に示すように、溝のコーナー部側のゲート電極５０の下面の端部から溝の底面までの距離（ｄ３）が、ゲート電極５０と対向する側の底面電極１５０の下面から溝の上面までの距離（ｄ５）と同じとしても良い。ちなみに、図１７の半導体装置においても、底面電極１５０側のゲート電極５０の下面の端部がゲート電極５０側の底面電極１５０の上面よりも上方に位置しており、底面電極１５０側のゲート電極５０の下面から溝の底面までの距離（ｄ４）が、底面電極１５０の上面までの距離（ｄ６）よりも長くなるように、ゲート電極５０の下面にテーパーが設けられている。よって、図１７の半導体装置においても、ゲート電極の端部と底面電極の端部との間での放電の発生し、誤動作することを低減することができる。また図１１の半導体装置と比較して帰還容量は増加するが、図１７の半導体装置は、ゲート電極５０が溝のコーナー部１０１の近くに配置されることによって、溝のコーナー部１０１の近くの耐圧が改善されるので、好ましい。
また、図１８に示すように、溝のコーナー部側のゲート電極５０の端から溝の底面までの距離（ｄ３）が、ゲート電極５０と対向する側の底面電極１５０の下面から溝の底面までの距離（ｄ５）よりも小さくしても良い。ちなみに、図１８の半導体装置においても、底面電極１５０側のゲート電極５０の端部が底面電極１５０の上面よりも上方に位置しており、底面電極１５０側のゲート電極５０の端から溝の底面までの距離（ｄ４）が、底面電極１５０の上面から溝の底面までの距離（ｄ６）よりも長くなるように、ゲート電極５０の下面にテーパーが設けられている。図１８の半導体装置においても、ゲート電極の端部と底面電極の端部との間での放電の発生することを抑制し、誤動作することを低減することができる。また図１１の半導体装置と比較して帰還容量は増加するが、図１８の半導体装置は、ゲート電極５０が溝のコーナー部１０１の近くに配置されることによって、溝のコーナー部１０１の近くの耐圧が更に改善されるので、更に好ましい。

また、図１１に示すように、底面電極１５０の上面よりも底面電極１５０の下面が広く、溝１００の側面に近づくにつれて底面電極１５０の膜厚が薄くなるように、底面電極１５０を台形状にしてもよい。これによっても、層間絶縁膜７０がコーナー部に進入しやすくなる。
また、図１１に示すように、底面電極１５０の下面と溝のコーナー部側のゲート電極５０の端との間の距離が、底面電極１５０の上面と底面電極１５０側のゲート電極５０の端との間の距離より長い。これにより、ゲート電極５０と底面電極１５０との隙間で生じる電界の歪みをなだらかにする事ができる。

ところで、溝１００の幅Ｗを広くした場合は、溝１００の上方で層間絶縁膜７０の上面に凹みが生じて、エミッタ電極９０とゲート電極５０の上部との間隔が狭くなって耐圧が低下するおそれがある。このため、図１１に示すように、ゲート電極５０の上面にテーパーをつけてもよい。溝１００の中央部に近づくほどゲート電極５０の上面を低くすることにより、ゲート電極５０とエミッタ電極９０が近接することに起因する半導体装置の耐圧の減少を抑制できる。

＜変形例＞
図１３に、本発明の実施形態に係る半導体装置の変形例を示す。図１３に示した半導体装置では、内壁絶縁膜４０の膜厚が、溝の側面に近い周辺領域よりも、溝の側面から離れた中央領域で厚い。即ち、底面電極１５０の下面から溝の底面までの距離が、底面電極１５０の周辺領域よりも中央領域で長い。これにより、半導体装置のエミッタ−コレクタ間の容量を低減することができる。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

上記では、半導体装置がＩＧＢＴである例を示した。しかし、半導体装置がトレンチゲート型を採用した他の構造のスイッチング素子であってもよい。図１４に、半導体装置がトレンチゲート型のＭＯＳＦＥＴである一例を示した。図１４に示した半導体装置は、ドリフト領域１０の下面にｎ型のドレイン領域１６０が配置された構造のＭＯＳＦＥＴである。ドレイン領域１６０の下面に、ドレイン領域１６０と電気的に接続するドレイン電極１８０が配置されている。

図１４に示したＭＯＳＦＥＴの半導体装置の場合にも、ゲート電極５０の下面から溝の底面までの第１の距離ｄ１を、底面電極１５０の下面から溝の底面までの第２の距離ｄ２よりも長くすることにより、ゲート−ドレイン間の帰還容量を低減できる。その結果、半導体装置のスイッチング速度が向上する。更に、トレンチゲート型のＭＯＳＦＥＴにおいても、層間絶縁膜７０を図１１に示した第１の層間絶縁膜７１と第２の層間絶縁膜７２とを積層した構造にしてもよい。これにより、コーナー部まで隙間なく溝の内部を層間絶縁膜７０で埋め込み、且つ、半導体装置の特性の劣化を防止できる。

また、図１の半導体装置では、ゲート電極５０の下面の全面において、ゲート電極５０の下面から溝の底面までの距離が、底面電極１５０の下面から溝の底面までの距離よりも長い場合を示した。しかし、ゲート電極５０の下面の一部において、底面電極１５０側のゲート電極５０の下面から溝の底面までの距離を、ゲート電極５０と対向する側面側の底面電極１５０の下面から溝の底面までの距離よりも長くする。さらに、ゲート電極５０の溝の側面側の位置を底面電極１５０の側面側の上面の位置よりも下側まで延ばし、底面電極１５０の側面側の下面の位置とほぼ同じとする。この場合にも、ゲート−ドレイン間の帰還容量を低減できる。図１６から図１８の半導体装置のようにゲート電極５０とＢＰＳＧ膜からなる第１の層間絶縁膜７１との間に、リンの拡散を防止する保護膜として第２の層間絶縁膜７２／及び熱酸化膜７３を設けなくてもよい。
例えば、図１５に示した半導体装置では、第２の層間絶縁膜７２／及び熱酸化膜７３を設けておらず、層間絶縁膜７０は第１の層間絶縁膜７１で形成されている。ここで、ゲート電極５０の底面電極側の端がゲート電極５０側の底面電極１５０の上面よりも上方にあり、ゲート電極５０の下面の一部（底面電極１５０側のゲート電極５０の端）から溝の底面までの距離（ｄ４）が、底面電極１５０の上面から溝の底面までの距離（ｄ６）よりも長い。そして、ゲート電極５０の下面の他の一部（溝のコーナー側のゲート電極５０の端）から溝の底面までの距離（ｄ３）は、底面電極１５０の下面から溝の底面までの距離（ｄ５）と同じである。図１５に示した半導体装置においても、ゲート−ドレイン間の帰還容量を低減できる。また、溝のコーナー部での耐圧を改善することができる。また、ゲート電極５０の端部と底面電極１５０の端部との間での放電の発生し、誤動作することを低減することができる。
なお、図１５に示した半導体装置において、ゲート電極５０の下面の他の一部（溝のコーナー側のゲート電極５０の端）から溝の底面までの距離（ｄ３）は、底面電極１５０の下面から溝の底面までの距離（ｄ５）より長くしても良い。この半導体装置においても、ゲート−ドレイン間の帰還容量を低減できる。また、ゲート電極５０の端部と底面電極１５０の端部との間での放電の発生し、誤動作することを低減することができる。
なお、図１５に示した半導体装置において、ゲート電極５０の下面の他の一部（溝のコーナー側のゲート電極５０の端）から溝の底面までの距離（ｄ３）は、底面電極１５０の下面から溝の底面（ｄ５）までの距離より短くしても良い。この半導体装置においても、ゲート電極５０の端部と底面電極１５０の端部との間での放電の発生し、誤動作することを低減することができる。また、溝のコーナー部での耐圧をより改善することができる。また、溝のコーナー部近くまでゲート電極５０があることによって、溝のコーナー部近くの電界をより緩和することが出来る。
また、図１６から図１８の半導体装置において、ゲート電極５０の下面にテーパーを設けたが、ゲート電極５０の下面にテーパーを設けず、底面電極１５０側のゲート電極５０の下面の高さは溝のコーナー部側のゲート電極５０の底面の高さと同じとしても良い。また、図１６から図１８の半導体装置において、底面電極１５０側のゲート電極５０の端の高さは底面電極１５０の上面の高さより低くしても良い。上記の半導体装置においても、ＢＰＳＧ膜からなる第１の層間絶縁膜７１からゲート電極５０へのリンの拡散をより確実に防止できる。
また、図１６から図１８の半導体装置において、底面電極１５０を設けず、周知のトレンチゲート型を採用した他の構造のスイッチング素子に適応しても良い。上記の半導体装置において、ＢＰＳＧ膜からなる第１の層間絶縁膜７１からゲート電極５０へのリンの拡散をより確実に防止できる。

また、図１１では溝１００の側面に近づくにつれて底面電極１５０の膜厚が薄くなるように、つまり底面電極１５０の上面の幅が底面電極１５０の下面の幅よりも小さくなるように、底面電極１５０を台形状にした。しかし、図１６に示すように、溝１００の側面に近づくにつれて底面電極１５０の膜厚が厚くなるように、底面電極１５０を台形状にしても良い。これにより、底面電極１５０とゲート電極５０と内壁絶縁膜４０との間に挟まれた層間絶縁膜７０の部分における底面電極１５０及びゲート電極５０との密着性が良好になり、層間絶縁膜７０上のエミッタ電極９０にボンディングされた際に層間絶縁膜７０にずれが生じることを抑制することができる。
なお、図１６の半導体装置は図１１の半導体装置と比較して底面電極１５０を変更した場合であるが、逆に、図１７又は図１８の半導体装置において、図１１の半導体装置の底面電極１５０のように、底面電極１５０の上面の幅が底面電極１５０の下面の幅より短い台形状の底面電極１５０に置き換えしても良い。この場合、ゲート電極５０の下面と底面電極１５０との距離を厚み方向に十分確保することができるので、ゲート電極５０と底面電極１５０との間の放電を良好に抑制することができる。

なお、半導体装置がｎチャネル型である場合を例示的に説明したが、半導体装置がｐチャネル型であっても本発明の効果を得られることは明らかである。

このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんである。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１０…ドリフト領域
２０…ベース領域
３０…エミッタ領域
４０…内壁絶縁膜
５０…ゲート電極
６０…コレクタ領域
６５…フィールドストップ領域
７０…層間絶縁膜
７１…第１の層間絶縁膜
７２…第２の層間絶縁膜
７３…熱酸化膜
８０…コレクタ電極
９０…エミッタ電極
１００…溝
１５０…底面電極

Claims (11)

1. 第１導電型の第１半導体領域と、
   前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
   前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
   前記第３半導体領域の上面から延伸して前記第３半導体領域及び前記第２半導体領域を
   貫通する溝の内壁に配置された内壁絶縁膜と、
   前記第２半導体領域の側面に対向して前記溝の側面の前記内壁絶縁膜の上に配置された
   制御電極と、
   前記制御電極と絶縁分離されて前記溝の底面の前記内壁絶縁膜の上に配置された底面電
   極と、
   前記制御電極と前記底面電極との間を絶縁する層間絶縁膜と
   を備え、
   前記溝のコーナー側の前記制御電極の端は前記第１半導体領域と前記第２半導体領域との界面が前記溝の側面と交わる位置よりも低い位置まで延伸し、
   前記底面電極側の前記制御電極の端は、前記制御電極側の前記底面電極の上面の位置よりも高く、
   前記溝のコーナー側の前記制御電極の端と前記底面電極側の前記制御電極の端を繋ぐように前記制御電極の下面を備えることを特徴とする半導体装置。
2. 前記底面電極側の前記制御電極の前記下面の少なくとも一部が欠けていることを特徴とする請求項１に記載の半導体装置。
3. 前記制御電極の前記下面と前記溝の前記底面との距離が前記溝の前記側面に近づくにつれて短くなるように、前記制御電極の前記下面にテーパーが設けられていることを特徴とする請求項１又は２のいずれか１項に記載の半導体装置。
4. 前記溝のコーナー側の前記制御電極の前記端の高さは、前記制御電極側の前記底面電極の下面の高さ以上であることを特徴とする請求項１乃至３に記載の半導体装置。
5. 前記底面電極側の前記制御電極の前記端から前記溝の前記底面までの距離が、前記底面電極の前記下面から前記溝の前記底面までの距離よりも長く、
   前記溝のコーナー側の前記制御電極の前記端から前記溝の前記底面までの距離が、前記底面電極の前記下面から前記溝の前記底面までの距離以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記底面電極の下面と前記溝のコーナー側の前記制御電極の前記端との距離が、前記制御電極側の前記底面電極の上面と前記底面電極側の前記制御電極の前記端との距離よりも長い事を特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記溝の前記側面に近づくにつれて前記底面電極の膜厚が薄くなるように、前記底面電極が台形状であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記底面電極の前記下面から前記溝の前記底面までの距離が、前記底面電極の前記下面において周辺領域よりも中央領域で長いことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
9. 平面視において前記溝の延伸する方向の長さは前記溝の幅よりも長く、且つ、隣接する
   前記溝の間隔よりも前記溝の幅が広いことを特徴とする請求項１乃至８のいずれか１項
   に記載の半導体装置。
10. 前記内壁絶縁膜の膜厚が、前記溝の前記底面に配置された領域において、前記溝の前記側面に配置された領域よりも厚いことを特徴とする請求項１乃至９のいずれか１項に記
    載の半導体装置。
11. 前記制御電極の前記下面の全面において、前記制御電極の前記下面から前記溝の前記底面までの距離が、前記底面電極の前記下面から前記溝の前記底面までの距離よりも長いことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。

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