CN1320969A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明的宗旨在于在确保期望的耐压的情况下实现低导通电阻化。半导体器件配有:在半导体衬底1上通过栅绝缘膜8形成的栅电极10;形成得与该栅电极10邻接的LP层5(P型本体区);形成在该LP层5内的N型源区12以及沟道区11;在与所述LP层分隔的位置上形成的N型漏区13;形成得包围着该漏区13的LN层4(漂移区),其特征在于,在所述栅电极10之下形成与所述LP层5连接的P型层9。
Description
本发明涉及半导体器件及其制造方法，更具体地说，涉及作为高压元件应用于例如液晶驱动IC等的LD(横向双扩散：Lateral Double Diffused)MOS晶体管技术。
这里，所谓LDMOS晶体管结构是，使导电类型不同的杂质对形成于半导体衬底表面侧的扩散区域扩散，形成新扩散区域，把这些扩散区域横方向上的扩散之差作为有效沟道长度来利用，通过形成短沟道，成为适于低导通电阻的元件。
图8是用于说明以往的LDMOS晶体管的剖面图，作为一例，对N沟道型LDMOS晶体管结构进行图示。并且，省略有关P沟道型LDMOS晶体管结构的说明，正如众所周知那样，它们两者仅在导电类型上不同，有同样的结构。
图8中，51是一导电类型例如P型半导体衬底，52是N型阱区，在该N型阱区52内形成LP层53(构成P型本体区)的同时，在该LP层53内形成N型扩散区54，并且在所述N型阱区52内的LN层55(构成漂移doriff区)形成N型扩散区56。在衬底表面上通过LOCOS氧化膜57和栅绝缘膜58形成栅电极59，在该栅电极59正下方的LP层53表面区域形成沟道区60。
然后，把所述N型扩散区54作为源区，把N型扩散区56作为漏区。再有，61是获取LP层53的电位的P型层，62是层间绝缘膜。
在上述LDMOS晶体管中，通过扩散形成构成漂移区的LN层55，在LN层55表面的浓度变高，在LN层55表面的电流容易流动，同时，可实现高耐压。因而，这样构成的LDMOS晶体管被称为表面缓和型(RESURF)LDMOS，所述LN层55的漂移区的掺杂剂浓度设定得满足RESURF条件。并且，这种技术公开于特开平9-139438号公报等中。
但是，如图8所示，在成为上述LDMOS晶体管的P型本体区的LP层53的端部在栅电极59之下，作为阈值电压可调整范围，存在于有源区域之下。
为此，使LP层53端部的电场集中与来自栅电极59的电场效果配合，将导致局部电流集中，从而成为降低驱动能力的原因。
此外，为了在成为漏区的N型扩散区56和栅电极59之间施加高电压，必须使栅绝缘膜58的膜厚较厚地形成以耐高压，因而成为微细化的障碍。
因此，鉴于上述课题的本发明半导体器件配有：在第一导电型的半导体衬底内形成的第二导电型阱区上通过栅绝缘膜形成的栅电极；形成得与该栅电极邻接的第一导电型本体区；形成在该第一导电型本体区内的第二导电型的源区以及沟道区；在与所述第一导电型本体区分隔的位置上形成的第二导电型漏区；形成得包围着该漏区的第二导电型的漂移区，其特征在于，在所述栅电极之下形成与所述第一导电型本体区连接的第一导电型的杂质层，因而以该第一导电型杂质层的接合部为中心扩展耗尽层，直到栅电极之下被完全耗尽。
此外，所述第一导电型杂质层的特征在于形成在所述栅电极之下的有源区域附近。
并且，上述半导体器件的制造方法包括下列工序：在第一导电型的半导体衬底内离子注入和扩散第二导电型杂质，形成第二导电型阱区；分别在该第二导电型阱区内离子注入口扩散第一导电型杂质和第二导电型杂质，按存在某一间隔地形成低浓度第一导电型杂质层和低浓度第二导电型杂质层。然后，有选择地氧化所述衬底上的某一区域，形成LOCOS氧化膜；在除所述LOCOS氧化膜之外的区域上形成栅绝缘膜之后，以在该LOCOS氧化膜和栅电极形成区域上有开口的抗蚀剂膜作掩模，形成与所述低浓度第一导电型杂质层连接的中浓度第一导电型杂质层；接着，形成栅电极，使其从所述栅绝缘膜横跨到所述LOCOS氧化膜之上；以在所述低浓度第一导电型杂质层内形成的源形成区上和所述低浓度第二导电型杂质层内形成的漏形成区域上具有开口的抗蚀剂膜作掩模，注入第二导电型杂质，形成高浓度的源和漏区。
此外，在上述半导体器件的制造方法中，所述第二导电型阱区的形成工序的特征在于，离子注入和扩散其扩散系数不同的多种第二导电型杂质。
并且，在上述半导体器件的制造方法中，所述第二导电型阱区的形成工序的特征在于，在离子注入和扩散第一杂质之后，离子注入口扩散第二杂质。
图1是展示本发明一实施例的半导体器件制造方法的剖面图。
图2是展示本发明一实施例的半导体器件制造方法的剖面图。
图3是展示本发明一实施例的半导体器件制造方法的剖面图。
图4是展示本发明一实施例的半导体器件制造方法的剖面图。
图5是展示本发明一实施例的半导体器件制造方法的剖面图。
图6是展示本发明一实施例的半导体器件制造方法的剖面图。
图7是展示本发明一实施例的半导体器件制造方法的剖面图。
图8是表示以往的导体器件的剖面图。
下面，参照附图说明涉及本发明的半导体器件及其制造方法的一实施例。
图1-图7是顺序表示本发明LDMOS晶体管制造方法各工序的剖面图，作为一实例，图示了N沟道型LDMOS晶体管的结构。并且，省略有关P沟道型LDMOS晶体管结构的说明，正如众所周知那样，它们两者仅在导电类型上不同，有同样的结构。
首先，图1中，在P型半导体衬底1上形成基层(pad)氧化膜2之后，以未图示的抗蚀剂膜作为掩模，在所述衬底1的预定区域注入和扩散N型杂质，形成N型阱区3。本工序中，在大约160KeV的加速电压下，以5×1012/cm2的注入条件进行作为N型杂质例如磷离子的注入，然后在大约1200℃下，用16小时使该磷离子热扩散。
接着，图2中，以形成于所述衬底1上的未图示的抗蚀剂膜作为掩模，在所述衬底1的预定区域离子注入N型杂质。同样地，以不同的抗蚀剂膜作为掩模，在所述衬底1的预定区域离子注入P型杂质。然后，使所述离子注入后的各杂质扩散，形成低浓度的N型层4(以下称为LN层4)和低浓度的P型层5(以下称为LP层5)。其中，所述LN层4构成漂移区，所述LP层5构成P型本体区。本工序中，在大约100KeV的加速电压下，以4×1012/cm2的注入条件进行作为N型杂质例如磷离子的注入，和在大约80KeV的加速电压下，以1.2×1013/cm2的注入条件进行作为P型杂质例如硼离子的注入，然后在大约1100℃下，用4小时使各离子热扩散。
接着，图3中，以形成于所述衬底1上的未图示的氮化硅膜作掩模，有选择地氧化所述衬底表面的某一区域，形成膜厚约800nm左右的LOCOS氧化膜(与后述的栅绝缘膜8同时起栅绝缘膜作用的LOCOS氧化膜7A和作为元件隔离膜的LOCOS氧化膜7B)。
此外，图4中，通过热氧化法，在所述LOCOS氧化膜7以外的所述衬底1上形成膜厚约45nm左右的栅绝缘膜8。并且，形成P型层9使其连接到后面详述的栅电极10之下的所述LP层5，操作时不仅该P型层9，而且从P型层9的前端至LOCOS氧化膜7A(图7的箭头a)的N型阱区3被耗尽，由于在漏区13-栅电极10之间不加高电压，因而在源区12-衬底1之间不加高电压的情况下，该栅绝缘膜8的膜厚可以与5V系列的MOS晶体管的栅绝缘膜膜厚大致相同，因此，可用同一工序形成。
然后，通过以在所述衬底1上形成的栅电极形成区域上具有开口的未图示的抗蚀剂膜和LOCOS氧化膜7A作掩模，离子注入P型杂质，在栅电极形成区域的衬底1(N型阱区3)内的预定深度(沟道区11之下附近，在实施例中通过从衬底表层至1μm弱的深度形成，确保结的表面积较大，能够使其完全耗尽)位置形成P型层9，使其连接到所述LP层5。本工序中，通过在大约160KeV的加速电压下，按5×1012/cm2的注入量离子注入作为P型杂质例如硼的离子，形成该P型层9。其中，形成所述P型层9，使其反映LOCOS氧化膜7A的形状，越朝向该LOCOS氧化膜7A侧，则离衬底表面侧越近。
图5中，在所述衬底1上形成导电膜之后，构图该导电膜，使其从栅绝缘膜8横跨到所述LOCOS氧化膜7A上，形成膜厚约400nm左右的栅电极10。此外，本实施例的栅电极10由以POCl3作为热扩散源、掺杂磷而实现导电化的多晶硅膜构成。更具体地说，可以在该多晶硅膜上层叠硅化钨(WSix)膜等，作为构成的多晶硅硅化物电极。
图6中，在所述LP层5(P型本体区)内形成的源形成区上和所述LN层4(漂移区)内形成的漏形成区上具有开口的未图示的抗蚀剂膜作为掩模，注入N型杂质，形成N型扩散区11(以下称为源区12)和N型扩散区12(以下称为漏区13)。本工序中，在大约70KeV的加速电压下，按1×1014/cm2的注入量注入例如磷离子，并且在大约80KeV的加速电压下，按6×1015/cm2的注入量注入例如砷离子即形成DDD结构的源和漏区。更具体地说，所述源区12和漏区13不仅限于上述DDD结构，也可以是LDD结构。
为了获取所述LP层5(P型本体区)的电位，在与所述源区12邻接的位置上形成高浓度的P型层13。本工序中，在大约30KeV的加速电压下，按2×1015/cm2的注入量离子注入作为P型杂质的例如硼离子，形成该P型层13。
以下，如图7所示，与以往结构相同，在通过层间绝缘膜14形成源电极15、漏电极16之后，形成未图示的钝化膜，完成半导体器件。
如以上所述，本发明中，通过在栅电极10之下(沟道区下附近)，与作为所述P型本体区的LP层5连接地形成P型层9，以其结合部为中心扩展耗尽层，并能容易地耗尽到栅电极下。因此，通过使所述N型阱区3的表面浓度变浓，可降低导通电阻，从而能够提高驱动能力。
其中，作为使所述N型阱区3的表面浓度变浓的方法，本发明中考虑以下说明的方法。
首先，第一种方法，为了形成N型阱区，除上述磷离子之外，还离子注入砷离子等与磷离子的扩散系数不同的杂质，使多种N型杂质扩散(在衬底表层附近侧，由砷离子构成浓度分布，在衬底里侧由磷离子构成浓度分布)。
其次，作为第二种方法，在N型阱区形成工序中，离子注入磷离子，在第一次扩散中形成N型阱区之后，离子注入磷离子或砷离子，在比第一次短的扩散时间内，进行第二次扩散，使N型阱区表面浓度变浓。
通过采用这些方法，能在确保期望的耐压(例如30V)的情况下使P型层9上的N型阱区3的表面浓度变浓，实现低导通电阻，提高驱动能力。
此外，在操作时，为了不仅使该P型层9，而且还使栅电极10之下的区域全部耗尽，因而在漏区-栅电极之间无高电压施加，例如在栅电极10的输入电压为5V信号的情况下，可使栅绝缘膜8的膜厚薄至与5V系列相同的程度，实现驱动能力的提高。
按照本发明，通过在栅电极下的预定位置形成与第一导电型本体区连接的第一导电型层，以该结合部为中心，使耗尽层扩大，并能容易地耗尽到栅电极下，即使第二导电型阱区的表面浓度变浓，仍可确保期望的耐压，提高驱动能力。
再有，由于上述栅电极下的区域完全被耗尽，因而在漏区-栅电极之间无高电压施加，例如在栅电极的输入电压为5V信号的情况下，可使栅绝缘膜的膜厚薄至与5V系列相同的程度，提高驱动能力。
Claims (11)
1．一种半导体器件，配有：在半导体衬底上通过栅绝缘膜形成的栅电极；形成得与该栅电极邻接的第一导电型本体区；形成在该第一导电型本体区内的第二导电型的源区以及沟道区；在与所述第一导电型本体区分隔的位置上形成的第二导电型的漏区；形成得包围着该漏区的第二导电型的漂移区，
其特征在于，在所述栅电极之下形成与所述第一导电型本体区连接的第一导电型的杂质层。
2．如权利要求1所述的半导体器件，其特征在于，所述第一导电型杂质层形成在所述栅电极之下的有源区域附近。
3．如权利要求1所述的半导体器件，其特征在于，所述第一导电型杂质层是预定深度的杂质扩散层，形成该杂质扩散层，使其从所述第一导电型本体区向所述漂移区方向伸展，包围所述栅电极之下的有源区域。
4．如权利要求1所述的半导体器件，其特征在于，形成所述第一导电型杂质层，使其向上倾斜，以便从所述第一导电型本体区越朝向所述漂移区方向，则离衬底表面侧越近。
5．如权利要求4所述的半导体器件，其特征在于，所述栅绝缘膜由第一绝缘膜、和比所述第一绝缘膜厚的选择氧化膜构成的第二绝缘膜组成，形成所述栅电极，使其从所述第一绝缘膜上搭到所述第二绝缘膜上，配置所述第一导电型的杂质层的前端，使其接近所述第二绝缘膜的底面。
6．如权利要求1所述的半导体器件，其特征在于，形成所述第一导电型的杂质层，使其从所述第一导电型本体区终止于所述栅电极下。
7．如权利要求6所述的半导体器件，其特征在于，在深位置处形成所述第一导电型杂质层使所述本体区与所述第二绝缘膜之间的区域，完全耗尽直到栅电极之下。
8．如权利要求6所述的半导体器件，其特征在于，所述第一导电型的杂质层形成在从第一栅绝缘膜至约1微米左右的深位置处。
9．一种半导体器件的制造方法，包括下列工序：
在第一导电型的半导体衬底内离子注入和扩散第二导电型杂质，形成第二导电型阱区：
分别在所述第二导电型阱区内离子注入和扩散第一导电型杂质和第二导电型杂质，存在某一间隔地形成低浓度第一导电型杂质层和低浓度第二导电型杂质层；
有选择地氧化所述衬底上的某一区域，形成LOCOS氧化膜；
在除所述LOCOS氧化膜之外的区域上形成栅绝缘膜之后，以在该LOCOS氧化膜和栅电极形成区域上有开口的抗蚀剂膜作掩模，形成与低浓度第一导电型杂质层连接的中浓度第一导电型杂质层；
形成栅电极，使其从所述栅绝缘膜横跨到所述LOCOS氧化膜之上；
以在所述低浓度第一导电型杂质层内形成的源形成区上和所述低浓度第二导电型杂质层内形成的漏形成区域上具有开口的抗蚀剂膜作掩模，注入第二导电型杂质，形成高浓度的源和漏区。
10．如权利要求9所述的半导体器件制造方法，其特征在于，所述第二导电型阱区的形成工序，离子注入和扩散其扩散系数不同的多种第二导电型杂质。
11．如权利要求9所述的半导体器件制造方法，其特征在于，所述第二导电型阱区的形成工序，在离子注入和扩散第一杂质之后，离子注入和扩散第二杂质。
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