KR101788408B1 - Fin-fet를 포함하는 반도체 디바이스 및 이의 제조 방법 - Google Patents

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펭청 양
진첸 후앙
치아정 수
텡천 차이
쯔시앙 수
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Abstract

반도체 디바이스는 제 1 핀 전계 효과 트랜지스터(FET)를 위한 제 1 핀 구조물을 포함한다. 제 1 핀 구조물은 기판으로부터 돌출된 제 1 베이스층, 제 1 베이스층 위에 배치된 제 1 중간층, 및 제 1 중간층 위에 배치된 제 1 채널층을 포함한다. 제 1 핀 구조물은 밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어진 제 1 보호층을 더 포함한다. 제 1 채널층은 SiGe로 만들어지고, 제 1 중간층은 제 1 베이스층 위에 배치된 제 1 반도체(예컨대, SiGe)층, 및 제 1 반도체층 위에 배치된 제 2 반도체(예컨대, Si)층을 포함한다. 제 1 보호층은 제 1 베이스층의 측벽, 제 1 반도체층의 측벽, 및 제 2 반도체층의 측벽을 커버한다.

Description

FIN-FET를 포함하는 반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE INCLUDING FIN-FET AND MANUFACTURING METHOD THEREOF}
본 발명개시는 반도체 집적 회로에 관한 것으로, 보다 구체적으로, 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)를 갖는 반도체 디바이스 및 이의 제조 공정에 관한 것이다.
반도체 산업이 높은 디바이스 밀도, 높은 성능, 및 낮은 비용을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 문제 모두의 도전과제는 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)와 같은 입체적인 설계의 개발을 야기하였다. Fin FET 디바이스는 통상적으로 높은 종횡비를 갖는 반도체 핀을 포함하고, 여기에 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역이 형성된다. 더욱 빠르고, 더욱 신뢰성 있으며, 더욱 양호하게 제어되는 반도체 트랜지스터 디바이스를 생성하기 위해서, 채널 및 소스/드레인 영역의 증가된 표면 구역의 장점을 이용하는 게이트가 핀 디바이스의 측면 위에 그리고 측면을 따라 (예컨대, 래핑) 형성된다. 게다가, 선택적으로 성장된 실리콘 게르마늄(SiGe)을 이용하는, Fin FET의 소스/드레인(S/D) 부분에서의 변형된 물질이 캐리어 이동도를 향상시키기 위해 이용될 수 있다. 예를 들어, PMOS 디바이스의 채널에 인가되는 압축 응력은 바람직하게 채널에서 정공 이동도를 향상시킨다. 유사하게, NMOS 디바이스의 채널에 인가되는 인장 응력은 바람직하게 채널에서 전자 이동도를 향상시킨다.
그러나, 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 제조에서 이러한 피처(feature) 및 공정의 구현에 대한 도전과제가 있다.
반도체 디바이스는 제 1 핀 전계 효과 트랜지스터(FET)를 위한 제 1 핀 구조물을 포함한다. 제 1 핀 구조물은 기판으로부터 돌출된 제 1 베이스층, 제 1 베이스층 위에 배치된 제 1 중간층, 및 제 1 중간층 위에 배치된 제 1 채널층을 포함한다. 제 1 핀 구조물은 밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어진 제 1 보호층을 더 포함한다. 제 1 채널층은 SiGe로 만들어지고, 제 1 중간층은 제 1 베이스층 위에 배치된 제 1 반도체(예컨대, SiGe)층, 및 제 1 반도체층 위에 배치된 제 2 반도체(예컨대, Si)층을 포함한다. 제 1 보호층은 제 1 베이스층의 측벽, 제 1 반도체층의 측벽, 및 제 2 반도체층의 측벽을 커버한다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 일 실시예에 따라 Fin FET 디바이스의 예시적인 횡단면도이다.
도 2 내지 도 9는 본 발명개시의 일 실시예에 따라 Fin FET 디바이스를 제조하기 위한 예시적인 공정을 도시한다.
도 10은 본 발명개시의 다른 실시예에 따라 Fin FET 디바이스의 예시적인 횡단면도이다.
도 11 내지 도 16은 본 발명개시의 다른 실시예에 따라 Fin FET 디바이스를 제조하기 위한 예시적인 공정을 도시한다.
도 17 내지 도 20은 본 발명개시의 다른 실시예에 따라 Fin FET 디바이스를 제조하기 위한 다른 예시적인 공정을 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉할 수 없도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다.
게다가, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다. 게다가, 용어 "만들어지는"은 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다.
도 1은 본 발명개시의 일 실시예에 따라 Fin FET 디바이스의 예시적인 횡단면도를 도시한다. Fin FET 디바이스는 n채널 Fin FET(200) 및 p채널 Fin FET(100)를 포함한다. n채널 Fin FET(200) 및 p채널 Fin FET(100)가 도면들에 별도로 도시되어 있지만, n채널 Fin FET(200) 및 p채널 Fin FET(100)는 동일한 반도체 디바이스에 배치되고, 일부 층들은 p채널 Fin FET 영역 및 n채널 Fin FET 영역에 연속적으로 형성된다.
p채널 Fin FET(100)의 제 1 핀 구조물(110)은 기판(10)으로부터 돌출된 제 1 베이스층(111)을 포함한다. 이 실시예에서, 기판(10)은 실리콘 기판이다. 대안적으로, 기판(10)은 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘층이다. 비결정질 Si 또는 비결정질 SiC와 같은 비결정질 기판, 또는 실리콘 산화물과 같은 절연체가 또한 기판(10)으로서 이용될 수 있다. 기판(10)은 적합하게 도핑된 다양한 영역(예컨대, p형 전도성 또는 n형 전도성)을 포함할 수 있다.
제 1 중간층(114)이 제 1 베이스층(111) 위에 배치되고, 제 1 채널층(115)(p채널층)이 제 1 중간층(114) 위에 배치된다. 제 1 베이스층(111)은 기판(10)과 동일한 물질로 만들어질 수 있고, 기판(10)으로부터 연속적으로 연장될 수 있다. 제 1 중간층(114)은 제 1 베이스층(111) 위에 배치된 제 1 반도체층(112), 및 제 1 반도체층(112) 위에 배치된 제 2 반도체층(113)을 포함하고, 제 2 반도체층(113)은 제 1 변형층이다. 일부 실시예들에서, 제 1 반도체층(112)은 SiGe 층이고, 제 2 반도체층(113)은 Si 층이다. 일부 실시예들에서, 제 2 반도체층(113)의 폭(W1)은 대략 8 nm 내지 대략 28 nm의 범위에 있다. 일부 실시예들에서, 제 1 채널층(115)은 SiGe로 만들어진다. Si 변형층(113) 및 SiGe 채널층(115)의 헤테로 구조물로 인해, 압축 응력이 p채널 Fin FET의 채널에 인가된다. 일부 실시예들에서, 제 1 SiGe 층의 두께(T1)는 대략 2 nm 내지 대략 40 nm의 범위에 있다. 일부 실시예들에서, 채널층(115)의 평균 폭은 제 1 변형층(113)의 평균 폭보다 크다. 제 1 변형층(113)과 채널층(115) 사이의 인터페이스에서, 채널층(115)의 폭은 제 1 변형층(113)의 폭보다 크다. 일부 실시예들에서, 채널층(115)의 평균 폭은 제 1 변형층(113)의 평균 폭보다 작거나 같을 수 있다.
n채널 Fin FET(200)의 제 2 핀 구조물(210)은 기판(10)으로부터 돌출된 제 2 베이스층(211), 제 2 베이스층(211) 위에 배치된 제 2 변형층(212), 및 제 2 변형층(212) 위에 배치된 제 2 채널층(213)(n채널층)을 포함한다. 제 1 베이스층(211)은 기판(10)과 동일한 물질로 만들어질 수 있고, 기판(10)으로부터 연속적으로 연장될 수 있다. 일부 실시예들에서, 제 2 변형층(212)은 SiGe로 만들어지고, 제 2 채널층(213)은 Si로 만들어진다. 일부 실시예들에서, 제 2 채널층(213)의 폭(W3)은 대략 8 nm 내지 대략 28 nm의 범위에 있다. SiGe 변형층(212) 및 Si 채널층(213)의 헤테로 구조물로 인해, 인장 응력이 n채널 Fin FET의 채널에 인가된다. 일부 실시예들에서, 제 2 변형층(212)의 두께(T2)는 대략 2 nm 내지 대략 40 nm의 범위에 있다.
본 발명개시의 n채널 Fin FET(200)에서, 제 2 변형층(212)은 제 2 변형층(212)의 측벽 위에 배치된 SiGe 산화물층(214)을 더 포함한다. SiGe 산화물층(214)은 제 2 채널층(213)에 추가의 인장 응력을 유도한다. 일부 실시예들에서, SiGe 산화물층(214)의 두께(T3)는 대략 1 nm 내지 대략 10 nm의 범위에 있다. 특정 실시예에서, SiGe 산화물층(214)의 두께(T3)는 대략 2 nm 내지 대략 5 nm의 범위에 있다. 산소가 SiGe 층의 중심에서 더욱 빠르게 확산하기 때문에, SiGe 층의 중심은 빠르게 산화되고, SiGe 산화물층(214)은 도 1에 도시된 바와 같이 "눈" 형상이 된다.
본 발명개시에서, 단면에서의 핀 구조물의 형상은 테이퍼 형상(예컨대, 사다리꼴)이다. 하지만, 형상은 사라리꼴로 제한되지 않는다. 일부 실시예들에서, 단면에서의 핀 구조물의 형상은 역사다리꼴, 직사각형, 메사, 또는 이들의 혼합물일 수 있다. 핀 구조물의 일부분(예컨대, 베이스층, 중간층, 변형층 및/또는 채널층)은 테이퍼형 및/또는 직사각형일 수 있다. 게다가, 핀 구조물의 코너, 예를 들어, 채널층의 코너는 둥글게 될 수 있다.
핀 구조물의 각각의 층은 적절한 불순물로 도핑된다. p채널 Fin FET(100)의 경우, 채널층(115)은 붕소(B) 또는 BF2로 도핑되고, n채널 Fin FET(200)의 경우, 채널층(213)은 비소 및/또는 인으로 도핑된다.
p채널 Fin FET(100)의 제 1 핀 구조물(110)의 측벽 및 n채널 Fin FET(200)의 제 2 핀 구조물(210)의 측벽은 각각 보호층(140)에 의해 커버된다. 보호층은 밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어진다. 일부 실시예에서, 보호층은 실리콘 질화물(SiN)로 만들어진다. 일부 실시예들에서, 보호층의 두께(T4)는 대략 1 nm 내지 대략 10 nm의 범위에 있다. 특정 실시예들에서, 보호층(140)의 두께(T4)는 대략 2 nm 내지 대략 5 nm의 범위에 있다. 일부 실시예들에서, 기판에서부터 측정되는 제 1 보호층(140)의 높이는 대략 10 nm 내지 대략 50 nm의 범위의 거리만큼 제 2 보호층(240)의 높이보다 작다.
p채널 Fin FET(100)의 제 1 핀 구조물(110) 및 n채널 Fin FET(200)의 제 2 핀 구조물(210)은 각각 분리 절연층(130)에 의해 인접 디바이스로부터 그리고 서로 전기적으로 분리된다. 이러한 분리는 STI(shallow trench isolation)로 언급된다. 일부 실시예들에서, 분리 절연층(130)은, 예를 들어, 유동성 화학적 기상 증착(chemical vapor deposition; CVD)에 의해 형성된 실리콘 이산화물을 포함한다.
p채널 Fin FET(100)는 제 1 채널층(115) 위에 배치된 게이트 유전체층(121) 및 제 1 게이트 전극(120)을 더 포함한다. 일부 실시예들에서, 게이트 전극(120)에 의해 커버된 제 1 채널층(115)의 폭(W2)은 대략 5 nm 내지 대략 40 nm의 범위에 있을 수 있다. n채널 Fin FET(200)도 또한 제 2 채널층(213) 위에 배치된 게이트 유전체층(121) 및 제 2 게이트 전극(220)을 포함한다. 일부 실시예들에서, 게이트 전극(220)에 의해 커버된 제 2 채널(n채널)층(213)의 폭(W3)은 대략 2 nm 내지 대략 20 nm의 범위에 있을 수 있다. 일부 실시예들에서, p채널 FET 및 n채널 FET를 위한 게이트 유전체층의 물질은 상이할 수 있다.
게이트 유전층(212)은 실리콘 질화물, 실리콘 산화물, 또는 하이-k(high-k) 유전체 물질, 다른 적합한 유전체 물질, 및/또는 이들의 조합과 같은 유전체 물질을 포함한다. 하이-k 유전체 물질의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, HfO2-Al2O3(hafnium dioxide-alumina) 합금, 다른 적합한 하이-k 유전체 물질, 및/또는 이들의 조합을 포함한다.
게이트 전극(120 및 220)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 코발트, 몰리브덴, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 물질, 및/또는 이들의 조합과 같은 임의의 적합한 물질을 포함한다. 게이트 구조물은 게이트 라스트 방법 또는 교체 게이트 방법을 이용하여 형성될 수 있다.
본 발명개시의 특정 실시예들에서, 일 함수 조정층(122 및 222)이 게이트 유전체층(121)과 제이트 전극(120, 220) 사이에 개재될 수 있다. 일 함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이러한 물질들 중 두 개 이상의 다층과 같은 전도성 물질로 만들어진다. n채널 Fin FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일 함수 조정층으로서 이용되고, p채널 Fin FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일 함수 조정층으로서 이용된다.
도 2 내지 도 9는 일 실시예에 따라 Fin FET 디바이스의 예시적인 순차 공정의 횡단면도를 도시한다. 추가의 동작들이 도 2 내지 도 9에 의해 도시된 공정 이전에, 공정 동안에, 그리고 공정 이후에 제공될 수 있고, 아래에 기술된 동작의 일부는 상기 방법의 추가의 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해된다. 동작/공정의 순서는 변경될 수 있다.
도 2에 도시된 바와 같이, 베이스층(300), 중간 반도체층(310) 및 상위 반도체층(320)의 적층된 층이 제공된다. 일 실시예에서, 베이스층(300)은 실리콘이고, 중간 반도체층(310)은 SiGe 층이며, 상위 반도체층(320)은 실리콘이다. 실리콘 베이스층(300)은 실리콘 기판 또는 SOI(silicon-on insulator) 기판의 실리콘 층이다. SiGe 중간층(310)은 에피택셜 성장된 층으로서, SixGe(1-x)으로 표현되고, 여기서, x는 대략 0.1 내지 대략 0.9의 범위에 있다. 일부 실시예들에서, SiGe 중간층(310)의 두께는 대략 10 nm 내지 대략 100 nm의 범위에 있다. 특정 실시예들에서, SiGe 중간층(310)의 두께는 대략 30 nm 내지 대략 70 nm의 범위에 있다. 일부 실시예들에서, Si 상위층(320)은 에피택셜 성장된 층이고, 대략 20 nm 내지 대략 70 nm 범위의 두께를 갖는다. 특정 실시예들에서, Si 상위층(320)의 두께는 대략 30 nm 내지 대략 50 nm의 범위에 있다.
도 2에 도시된 바와 같이, 마스크층이 또한 상위 반도체층(320) 위에 형성된다. 일부 실시예들에서, 마스크층은, 예를 들어, 패드 산화물(예컨대, 실리콘 산화물) 층(330) 및 실리콘 질화물 마스크층(340)을 포함한다. 일부 실시예들에서, 패드 산화물층(330)의 두께는 대략 2 nm 내지 대략 15 nm의 범위에 있고, 실리콘 질화물 마스크층(340)의 두께는 대략 10 nm 내지 대략 50 nm의 범위에 있다.
패턴화 공정을 이용함으로써, 패드 산화물층(330) 및 실리콘 질화물 마스크층(340)의 하드 마스크 패턴(345)이 도 3에 도시된 바와 같이 형성된다. 일부 실시예들에서, 하드 마스크 패턴(345)의 폭은 대략 5 nm 내지 대략 40 nm의 범위에 있다. 특정 실시예들에서, 하드 마스크 패턴의 폭은 대략 10 nm 내지 대략 30 nm의 범위에 있다.
도 3에 도시된 바와 같이, 에칭 마스크로서 하드 마스크 패턴(345)을 이용함으로써, Si 베이스 층(330), SiGe 중간층(310) 및 Si 상위층(320)은 건식 에칭 방법 및/또는 습식 에칭 방법을 이용하는 트렌치 에칭에 의해 핀 구조물(110, 210)로 패턴화된다.
도 4에 도시된 바와 같이, n채널 핀 구조물을 위한 SiGe 층(212)의 측벽은 SiGe 산화물층(214)을 형성하기 위해 산화된다. 제 2 핀 구조물(210)의 SiGe 층(212)을 선택적으로 산화시키기 위해서, p채널 Fin FET를 위한 제 1 핀 구조물(110)은 실리콘 질화물층(도시되지 않음)에 의해 커버된다. 그런 다음, SiGe 층(212)은 선택적으로 산화된다. Si 베이스층(211) 및 Si 상위층(213)이 또한 산화되지만, SiGe(구체적으로, Ge)가 Si보다 빠르게 산화되기 때문에, SiGe 산화물층(214)이 선택적으로 형성될 수 있다. 일부 실시예들에서, SiGe 층은 대략 300 ℃ 내지 대략 1000 ℃ 범위의 온도에서, 산소(O2), O2 및 수소(H2), 또는 증기(H2O)를 함유하는 대기에서, 어닐링 또는 가열에 의해 산화될 수 있다. SiGe 층(112)의 측벽이 실리콘 질화물층에 의해 커버되기 때문에, p채널 핀 구조물의 SiGe 층(112)은 산화되지 않는다. SiGe 층(212)이 선택적으로 산화된 이후에, p채널 핀 구조물을 커버하는 실리콘 질화물층은, 예를 들어, 건식 에칭 또는 습식 에칭에 의해 제거된다. 산소가 SiGe 층의 중심에서 더욱 빠르게 확산하기 때문에, SiGe 층의 중심은 빠르게 산화되고, SiGe 산화물층(214)은 도 4에 도시된 바와 같이 "눈" 형상이 된다.
도 5에 도시된 바와 같이, 보호층(140)이 제 1 핀 구조물(110) 및 제 2 핀 구조물(210)을 각각 커버하기 위해 형성된다. 보호층(140)은 밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어진다. 본 실시예에서, 실리콘 질화물(SiN)이 보호층으로서 이용된다. SiCN, SiOCN 또는 SiC가 또한 보호층으로서 이용된다. SiN 층은 물리적 기상 증착(physical vapor deposition; PVD)(스퍼터링), 화학적 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화된 CVD(plasma-enhanced chemical vapor deposition; PECVD), 대기압 화학적 기상 증착(atmospheric pressure chemical vapor deposition; APCVD), 저압 CVD(low-pressure CVD; LPCVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 원자층 증착(atomic layer deposition; ALD) 및/또는 다른 공정에 의해 퇴적될 수 있다. 일부 실시예들에서, LPCVD 또는 플라즈마 CVD 공정에서, Si2H6, SiH4 및/또는 Si2Cl6과 같은 실리콘 소스, 및 NH3 및/또는 N2와 같은 질소 소스가 이용되고, SiN 막은 대략 0.01 내지 10 Torr(대략 1.33 Pa 내지 대략 1333 Pa) 범위의 감소된 압력 하에서, 대략 실온 내지 대략 1000 ℃ 범위의 온도에서 형성된다.
일부 실시예들에서, 보호층의 두께는 대략 1 nm 내지 대략 10 nm의 범위에 있다. 특정 실시예들에서, 보호층의 두께는 대략 2 nm 내지 대략 5 nm의 범위에 있다.
SiGe 층(112 및 212)의 측벽이 보호층(140)에 의해 완전히 커버되는 한, 보호층은 반드시 Si 베이스층(111, 211) 및 Si 상위층(131, 231)의 전체 측벽을 커버하는 것은 아니다. 다시 말해서, 보호층은 Si 베이스층(111, 211) 및 Si 상위층(131, 231)의 측벽을 부분적으로 커버할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 분리 절연층(130)이 형성된다. p채널 영역 및 n채널 영역을 위한 분리 절연층(130)은 n채널 Fin FET와 p채널 Fin FET 사이에서 실질적으로 동일하고, 동시에 형성된다. 분리 절연층(130)은, 예를 들어, LPCVD(저압 화학적 기상 증착), 플라즈마-CVD 또는 유동성 CVD에 의해 형성된 실리콘 이산화물로 만들어진다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 물질이 퇴적된다. 유동성 유전체 물질은, 그것들의 이름이 보여주듯이, 높은 종횡비를 갖는 간극 또는 공간을 충전하기 위해 퇴적 동안에 "흐르는 것"이 가능하다. 보통, 다양한 화학 물질이 퇴적된 막을 흐르게 하도록 허용하기 위해 실리콘 함유 전구체에 부가된다. 일부 실시예들에서, 질소 수소 결합이 부가된다. 유동성 유전체 전구체, 구체적으로, 유동성 실리콘 산화물 전구체의 예는, 실리케이트, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane; MSQ), 하이드로겐 실세스퀴옥산(hydrogen silsesquioxane; HSQ), MSQ/HSQ, 퍼하이드로실라잔(perhydrosilazane; TCPS), 퍼하이드로 폴리실라잔(perhydro-polysilazane; PSZ), 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS), 또는 트리실리라민(trisilylamine; TSA)과 같은 실리라민을 포함한다. 이러한 유동성 실리콘 산화물 물질은 다수의 동작 공정으로 형성된다. 유동성 막이 퇴적된 이후에, 비의도된 요소(들)을 제거하여 실리콘 산화물을 형성하기 위해 경화되고 그런 다음 어닐링된다. 비의도된 요소(들)이 제거된 경우, 유동성 막은 고밀화되고 수축된다. 일부 실시예들에서, 다수의 어닐링 공정이 수행된다. 유동성 막은 대략 1000 ℃ 내지 대략 1200 ℃의 범위와 같은 온도에서, 총 30 시간 이상과 같은 연장된 기간 동안, 몇 번이고 경화 및 어닐링된다. 분리 절연층(130)은 SOG에 의해 형성될 수 있다. 일부 실시예들에서, SiO, SiON, SiOCN 또는 불소 도핑된 실리케이트 유리(fluoride-doped silicate glass; FSG)가 분리 절연층으로서 이용될 수 있다.
분리 절연층(130)이 형성된 이후에, 열 공정, 예를 들어, 어닐링 공정이 분리 절연층의 품질을 개선시키기 위해 수행된다. SiGe 층(112 및 212)의 측벽이 보호층(140)에 의해 각각 커버되기 때문에, SiGe 층(112 및 212)은 분리 절연층(130)을 형성하기 위한 열 공정 동안 산화되지 않는다.
도 7에 도시된 바와 같이, 하드 마스크 패턴(345) 및 분리 절연층(130) 상부 부분 및 보호층(140)은, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing; CMP) 방법 또는 에치백 공정과 같은 다른 평탄화 방법에 의해 제거된다. Si 상위층(113 및 213)의 상부 부분들은 약간 에칭될 수 있다.
다음으로, 도 8에 도시된 바와 같이, 보호 하드 마스크층(350), 예를 들어, 실리콘 질화물(일부 실시예들에서, 대략 10 nm 내지 대략 50 nm의 범위에 있음) 및 실리콘 산화물(일부 실시예들에서, 대략 5 nm 내지 대략 50 nm의 범위에 있음)의 이중층이 n채널 Fin FET 영역의 분리 절연층(130) 위에 형성된다. 보호 하드 마스크층(350)은 p채널 Fin FET 상에 수행되는 후속 공정으로부터 n채널 Fin FET를 보호한다. 패턴화 공정을 이용함으로써, 개구부(116)가 분리 절연층(130), 보호층(140), 및 제 1 실리콘층(113)을 부분적으로 제거함으로써 형성된다. 일부 실시예들에서, 개구부(116)의 상부의 폭(Wo1)은 대략 5 nm 내지 대략 40 nm의 범위에 있고, 개구부(116)의 하부의 폭(Wo2)은 대략 5 nm 내지 대략 40 nm의 범위에 있으며, 개구부(116)의 깊이(Do1)는 대략 10 nm 내지 대략 50 nm의 범위에 있다. 일 실시예에서, 개구부(116)의 하부의 폭은 개구부(116)의 상부의 폭보다 크다. 그러나, 개구부(116)의 하부의 폭은 개구부(116)의 상부의 폭보다 작거나 같을 수 있다. 개구부(116)의 단면 형상은 사다리꼴, 역사다리꼴, 직사각형 또는 원통형 형상일 수 있다. 개구부의 하부에서, Si 층(113)의 에칭된 표면이 노출된다.
그런 다음, SiGe 층(115)이 개구부(116)를 충전하기 위해서, Si 층(113)의 노출된 표면 상에 에피택셜 성장된다. SiGe 층의 에피택셜 성장은 대략 10 내지 100 Torr(대략 133 Pa 내지 대략 1333 Pa) 범위의 압력에서, 대략 500 ℃ 내지 700 ℃ 범위의 온도에서, 소스 가스로서 SiH4 및/또는 SiH2Cl2 및 GeH4를 이용함으로써 수행될 수 있다.
일부 실시예들에서, SiGe 층(115)은 SixGe(1-x)로서 표현되고, 여기서, x는 대략 0.1 내지 대략 0.9의 범위에 있다. 그 뒤에, 불필요한 SiGe 층 및 보호 하드 마스크층(350)이, 예를 들어, 도 9에 도시된 바와 같이, CMP 방법에 의해 제거된다.
도 9에 도시된 바와 같이, 핀 구조물(110, 210)이 형성된 이후에, 도 1에 도시된 바와 같은 게이트 구조물이 형성된다.
게이트 유전체층(121)은 CVD, PVD, ALD, 전자빔 증착, 또는 다른 적합한 공정에 의해 형성된다. 게이트 유전체층(121)이 실리콘 산화물인 경우, SiH4, Si2H6 및/또는 Si2Cl6이 소스 가스로서 이용된다. 게이트 유전체층(121)이 실리콘 질화물인 경우, SiH4, Si2H6 및/또는 Si2Cl6 및 NH3가 소스 가스로서 이용된다. 게이트 유전체층(121)이 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 또는 티타늄 산화물인 경우, 금속 수소화물, 금속 염화물 및/또는 Hf, Zr, Al 또는 Ti를 포함하는 유기 금속이 소스 가스로서 이용된다.
게이트 전극(120 및 220)은 ALD, PVD, CVD, 전자빔 증착, 전기 도금 또는 다른 적합한 공정, 및 패턴화 공정을 이용함으로써 막 형성 공정에 의해 형성될 수 있다. 금속 수소화물, 금속 염화물 및/또는 Ti, Ta, Co, Si, Zr, Al 또는 W를 포함하는 유기 금속이 소스 가스로서 이용된다. 게다가, 게이트 전극(120 및 220)은 상이한 금속층을 이용할 수 있는 n채널 Fin FET(200) 및 p채널 Fin FET(100)을 위해 별도로 형성될 수 있다. 게이트 구조물은 게이트 라스트 방법 또는 교체 게이트 방법을 이용하여 형성될 수 있다.
도 10은 본 발명개시의 다른 실시예에 따라 Fin FET 디바이스의 예시적인 횡단면도를 도시한다. Fin FET 디바이스는 p채널 Fin FET(100A) 및 n채널 Fin FET(200A)를 포함한다. n채널 Fin FET(200A) 및 p채널 Fin FET(100A)가 도면들에 별도로 도시되어 있지만, n채널 Fin FET(200A) 및 p채널 Fin FET(100A)는 동일한 반도체 디바이스에 배치되고, 일부 층들은 p채널 Fin FET 영역 및 n채널 Fin FET 영역에 연속적으로 형성된다. 최소한도로, 이 실시예의 Fin FET 디바이스는 보호층의 구조물에서 앞서 기술된 실시예의 것과 상이하다.
도 10에 도시된 바와 같이, p채널 Fin FET를 위한 보호층(140A)은 제 1 베이스층(111)의 측벽 및 SiGe 층(112)의 측벽을 커버하지만, 변형층(113)의 측벽은 일부만을 커버한다. 그 결과, 보호층(140A)은 제 1 채널층(115A)으로부터 이격된다.
일부 실시예들에서, 제 1 보호층이 변형층(113)의 측벽의 일부분을 커버하는 거리(길이 L1)는 SiGe 층을 효과적으로 보호하기 위해 대략 1 nm 내지 대략 10 nm의 범위에 있다. 특정 실시예들에서, 거리(L1)는 대략 2 nm 내지 대략 5 nm의 범위에 있다. 일부 실시예들에서, 제 1 보호층(140A)과 제 1 채널층(115A) 사이의 거리(공간 L2)는 대략 2 nm 내지 대략 20 nm의 범위에 있고, 이는 채널층의 폭이 더욱 작아지도록 허용한다. 특정 실시예들에서, 거리(L2)는 대략 4 nm 내지 대략 10 nm의 범위에 있다.
이 실시예에서, 게이트 전극(120)에 의해 커버되는 제 1 채널층의 폭(W1)은 일부 실시예들에서 대략 최대 40 nm이다. 특정 실시예들에서, 폭(W1)은 대략 최대 30 nm이다. 변형층(113)과 SiGe 채널층(115A) 사이의 인터페이스에서, SiGe 채널층(115A)의 폭은 변형층(113)의 폭보다 크다. 일부 실시예들에서, 채널층(115A)의 평균 폭은 변형층(113)의 평균 폭보다 작거나 같을 수 있다.
일부 실시예들에서, 유사하게, n채널 Fin FET(200A)에서, 보호층(140A)은 대략 1 nm 내지 대략 10 nm 범위의 거리만큼 변형층(213)의 하부 부분만을 커버한다. 특정 실시예들에서, 이 거리는 대략 2 nm 내지 대략 5 nm의 범위에 있다.
이 실시예에서, 제 1 보호층(140A)의 높이는 제 2 보호층(240A)의 높이와 실질적으로 같다. 여기서, "실질적으로 같다"는 차이가 2-3 nm 미만이라는 것을 의미한다. 핀 구조물의 깊이가 균일하지 않은 경우, 기판으로부터의 높이는 핀 구조물의 평균 깊이에 대응하는 면에서부터 측정될 수 있다.
도 11 내지 도 16은 다른 실시예에 따라 Fin FET 디바이스의 예시적인 순차 공정의 횡단면도를 도시한다. 추가의 동작들이 도 11 내지 도 16에 의해 도시된 공정 이전에, 공정 동안에, 그리고 공정 이후에 제공될 수 있고, 아래에 기술된 동작의 일부는 상기 방법의 추가의 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해된다. 동작/공정의 순서는 변경될 수 있다.
제 2 실시예의 Fin FET의 제조 방법은 도 2 내지 도 5에 도시된 동일한 단계를 포함한다.
도 5에 도시된 핀 구조물이 형성된 이후에, 핀 구조물이 희생층(360)에 임베딩되도록 희생층(360)이 형성된다. 핀 구조물(110A 및 210A)은 희생층(360)에 완전히 또는 부분적으로 임베딩될 수 있다. 이 실시예에서, 희생층은 포토 레지스트층이다. 포토 레지스트층은 스핀 코팅에 의해 형성된다.
그런 다음, 도 12에 도시된 바와 같이, 희생층(360)의 두께는, 예를 들어, 핀 구조물의 일부분을 노출시키기 위해서, 에치백 공정에 의해 감소된다. 특정 실시예들에서, 포토 레지스트의 에치백 공정은 대략 1 내지 대략 10 Torr(대략 133 Pa 내지 대략 1333 Pa) 범위의 압력에서, 대략 0 ℃ 내지 대략 300 ℃ 범위의 온도에서, CF4 및 CHF3 중 적어도 하나 및 O2를 포함하는 플라즈마를 이용함으로써 수행될 수 있다. 에칭 시간을 조정함으로써, 남아 있는 포토 레지스트층의 원하는 두께가 획득될 수 있다. 본 발명개시에서, 일부 실시예들에서, 두께(T1)는 대략 1 nm 내지 대략 10 nm의 범위만큼 SiGe 층(112, 212)의 높이보다 크도록 조정된다.
두꺼운 레지스트층을 에치백하는 대신에, 예를 들어, 스핀 코팅 조건을 조정함으로써, 직접적으로 두께(T1)를 갖는 포토 레지스트의 얇은 희생층을 형성하는 것이 가능할 수 있다. 포토 레지스트층은 임의의 유기 수지(예컨대, 비감광성 수지) 층 또는 무기물층으로 교체될 수 있다. 하부 반사 방지 코팅을 위한 물질이 이용될 수 있다.
다음으로, 도 13에 도시된 바와 같이, SiN 보호층의 상위 부분은 플리즈마 에칭 또는 습식 에칭에 의해 제거된다. 특정 실시예들에서, 하드 마스크 패턴(345)이 또한 이 공정에서 제거된다.
남아 있는 희생층(360)은, 예를 들어, 애싱 공정 및/또는 습식 세척 공정에 의해 제거된다. 도 6 및 도 7과 유사하게, 분리 절연층(130)이 형성되고, 하드 마스크 패턴(345)은 도 4에 도시된 바와 같이 제거된다.
보호층의 일부분의 제거 이후에, 제 1 보호층(140A)의 높이 및 제 2 보호층(240A)의 높이는 실질적으로 서로 같다.
그런 다음, 도 8과 유사하게, 보호 하드 마스크층(350)이 도 15에 도시된 바와 같이 n채널 Fin FET 영역의 분리 절연층(130) 위에 형성된다. 패턴화 공정을 이용함으로써, 개구부(117)가 분리 절연층(130), 및 제 1 실리콘층(113)을 부분적으로 제거함으로써 형성된다. 일부 실시예들에서, 개구부(117)의 상부의 폭(Wo3)은 대략 5 nm 내지 대략 40 nm의 범위에 있고, 개구부(117)의 하부의 폭(Wo4)은 대략 5 nm 내지 대략 40 nm의 범위에 있으며, 개구부(117)의 깊이(Do2)는 대략 10 nm 내지 대략 100 nm의 범위에 있다. 일 실시예에서, 개구부(117)의 하부의 폭(Wo4)은 개구부(117)의 상부의 폭(Wo3)보다 크다. 그러나, 개구부(117)의 하부의 폭은 개구부(117)의 상부의 폭보다 작거나 같을 수 있다. 개구부(117)의 단면 형상은 사다리꼴, 역사다리꼴, 직사각형 또는 원통형 형상일 수 있다. 개구부의 하부에서, 변형층(113)의 에칭된 표면이 노출된다.
이 실시예에서, 개구부(117)를 형성할 때 SiN 보호층을 에칭할 필요가 없기 때문에, 개구부(117)의 폭은 작게 만들어질 수 있다.
그런 다음, SiGe 층(117)이 개구부(117)를 충전하기 위해서 Si 층(113)의 노출된 표면 상에 에피택셜 성장된다. 그 뒤에, 불필요한 SiGe 층 및 보호 하드 마스크층(350)이, 예를 들어, 도 16에 도시된 바와 같이, CMP 방법에 의해 제거된다.
핀 구조물(110A, 210A)이 도 16에 도시된 바와 같이 형성된 이후에, 도 10에 도시된 바와 같은 게이트 구조물이 형성된다.
도 17 내지 도 20은 다른 실시예에 따라 Fin FET 디바이스의 예시적인 순차 공정의 횡단면도를 도시한다. 다른 실시예의 Fin FET의 제조 방법은 도 2 내지 도 5에 도시된 동일한 단계를 포함한다.
도 5에 도시된 핀 구조물이 형성된 이후에, 도 17에 도시된 바와 같이, 핀 구조물(110A, 210A)이 절연층(370)에 임베딩되도록 절연층(370)이 형성된다. 핀 구조물(110A 및 210A)은 절연층(370)에 완전히 또는 부분적으로 임베딩될 수 있다. 절연층(370)은 분리 절연층과 동일한 물질로 만들어지고, LPCVD, 플라즈마 CVD, 유동성 CVD 또는 SOG 방법에 의해 형성된다.
그런 다음, 도 12와 유사하게, 절연층(370)의 두께는, 예를 들어, 도 18에 도시된 바와 같이, 핀 구조물의 일부분을 노출시키기 위해서 에치백 공정에 의해 감소된다. 에치백 공정은 건식 에칭 또는 습식 에칭을 이용함으로써 수행될 수 있다. 에칭 시간을 조정함으로써, 남아 있는 절연층(370)의 원하는 두께가 획득될 수 있다. 본 발명개시에서, 일부 실시예들에서, 두께(T1)는 대략 1 nm 내지 대략 10 nm의 범위만큼, SiGe 층(112, 212)의 높이보다 크도록 조정된다.
다른 실시예에서, 두께(T1)를 갖는 얇은 절연층이, 예를 들어, LPCVD, 플라즈마 CVD, 유동성 CVD 또는 SOG 방법의 퇴적 조건을 조정함으로써 직접적으로 형성된다.
다음으로, 도 19에 도시된 바와 같이, 도 13과 유사하게, SiN 보호층의 상위 부분은 플라즈마 에칭 또는 습식 에칭에 의해 제거된다. 하드 마스크 패턴(345)이 또한 이 공정에서 제거될 수 있다.
SiN 보호층이 부분적으로 제거된 이후에, 추가 절연층(380)이 남아 있는 절연층(370) 상에 퇴적되고, CMP 공정을 이용하는 평탄화 공정이 도 20에 도시된 바와 같이 수행된다. 추가 절연층(380)은 분리 절연층과 동일한 물질로 만들어지고, LPCVD, 플라즈마 CVD, 유동성 CVD 또는 SOG에 의해 형성된다. 절연층(370) 및 추가 절연층(380)은 분리 절연층(130)을 구성한다. 절연층(370)을 위한 물질 및 형성 방법은 추가 절연층(380)을 위한 물질 및 형성 방법과 상이할 수 있다.
도 20에 도시된 공정의 완료 이후에, 도 15 및 도 16에 도시된 동일한 공정이 핀 구조물을 완전하게 만들기 위해서 수행된다. 핀 구조물(110A, 210A)이 도 16에 도시된 바와 같이 형성된 이후에, 도 10에 도시된 바와 같은 게이트 구조물이 형성된다.
이 실시예에서, 도 18 내지 도 20에 도시된 바와 같이, 절연층(370)은 남아 있고, 추가 절연층(380)이 더욱 퇴적된다. 그러나, 도 13 및 도 14에 도시된 공정과 유사하게, 도 19에 도시된 공정 이후에 남아 있는 절연층(370)을 제거하는 것이 가능하고, 추가 절연층(380)(즉, 분리 절연층)이 형성된다.
본 명세서에 기술된 다양한 실시예들은 기존 기술에 비해 여러 장점을 제공한다. 예를 들어, 본 발명개시에서, 핀 구조물의 중간 SiGe 층은 산화를 방지하기 위해 보호층(예컨대, SiN)에 의해 커버되기 때문에, 어닐링과 같은 후속 가열 공정에서 SiGe 층의 산화는 효과적으로 방지될 수 있다. 게다가, 후속 가열 공정에서 발생할 수 있는 변형 완화 및 핀 굽힘을 방지하는 것이 가능하다. 또한, p채널 SiGe 층을 위해 개구부를 형성하기 전에 보호층을 제거함으로써, p채널 Fin FET를 위한 핀 구조물의 폭을 더욱 감소시키는 것이 가능하다.
모든 장점이 반드시 본 명세서에 논의된 것이 아니고, 어떠한 특별한 장점도 모든 실시예들에 요구되지 않으며, 다른 실시예들은 상이한 장점을 제공할 수 있다는 것이 이해될 것이다.
본 발명개시의 일 양태에 따라, 반도체 디바이스는 핀 전계 효과 트랜지스터(FET)를 위한 핀 구조물을 포함한다. 핀 구조물은 기판으로부터 돌출된 베이스층, 베이스층 위에 배치된 중간층, 및 중간층 위에 배치된 상위층을 포함한다. 핀 구조물은 밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어진 보호층을 더 포함한다. 중간층은 베이스층 위에 배치된 제 1 반도체층을 포함하고, 보호층은 적어도 제 1 반도체층의 측벽을 커버한다.
본 발명개시의 다른 양태에 따라, 반도체 디바이스는 제 1 FET를 위한 제 1 핀 구조물, 및 제 2 핀 FET를 위한 제 2 핀 구조물을 포함한다. 제 1 핀 구조물은 기판으로부터 돌출된 제 1 베이스층, 제 1 베이스층 위에 배치된 제 1 중간층, 및 제 1 중간층 위에 배치된 제 1 채널층을 포함한다. 제 1 핀 구조물은 또한 밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어진 제 1 보호층을 포함한다. 제 2 핀 구조물은 기판으로부터 돌출된 제 2 베이스층, 제 2 베이스층 위에 배치된 제 2 중간층, 및 제 2 중간층 위에 배치된 제 2 채널층을 포함한다. 제 2 핀 구조물은 또한 제 2 베이스층의 측벽, 제 2 중간층의 측벽, 및 제 2 채널층의 측벽을 커버하는 제 2 보호층을 포함한다. 제 1 채널층은 SiGe로 만들어진다. 제 1 중간층은 제 1 베이스층 위에 배치된 제 1 반도체층, 및 제 1 반도체층 위에 배치된 제 2 반도체층을 포함한다. 제 1 보호층은 제 1 베이스층의 측벽, 제 1 반도체층의 측벽, 및 제 2 반도체층의 일부분의 측벽을 커버한다.
본 발명개시의 또 다른 양태에 따라, 반도체 디바이스를 제조하기 위한 방법이 다음의 단계들을 포함한다. 하위층, 하위층 위에 배치된 중간층, 및 중간층 위에 배치된 상위층을 포함하는 핀 구조물이 형성된다. 보호층이 중간층의 측벽을 커버하기 위해 적어도 핀 구조물의 측벽 위에 형성된다. 보호층은 밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어진다. 보호층을 갖는 핀 구조물이 분리 절연층에 임베딩되도록 분리 절연층이 형성된다. 개구부가 분리 절연층에 형성되도록 분리 절연층 및 상위층의 일부분이 제거된다. 채널층이 개구부에 형성된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    핀 전계 효과 트랜지스터(field effect transistor; FET)를 위한 핀 구조물 - 상기 핀 구조물은 기판으로부터 돌출된 베이스층, 상기 베이스층 위에 배치된 중간층, 및 상기 중간층 위에 배치된 채널층을 포함함 - ; 및
    밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어진 보호층
    을 포함하고,
    상기 중간층은 상기 베이스층 위에 배치된 제 1 반도체층과, 상기 제 1 반도체층 위에 배치된 제 2 반도체층을 포함하고,
    상기 보호층은 적어도 상기 제 1 반도체층의 측벽을 커버하며,
    상기 채널층은 SiGe를 포함하고,
    상기 보호층은 상기 제 2 반도체층의 측벽의 일부분을 커버하며,
    상기 보호층은 상기 채널층의 측벽을 커버하지 않고 상기 채널층으로부터 이격되는 것인, 반도체 디바이스.
  2. 삭제
  3. 제 1 항에 있어서, 상기 보호층의 두께는 1 내지 10 nm인 것인, 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 보호층은 실리콘 질화물로 만들어진 것인, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 보호층은 2 내지 20 nm의 거리만큼 개구부의 하부로부터 이격되는 것인, 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    제 1 핀 전계 효과 트랜지스터(FET)를 위한 제 1 핀 구조물 - 상기 제 1 핀 구조물은 기판으로부터 돌출된 제 1 베이스층, 상기 제 1 베이스층 위에 배치된 제 1 중간층, 및 상기 제 1 중간층 위에 배치된 제 1 채널층을 포함함 - ;
    밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어진 제 1 보호층; 및
    제 2 핀 FET를 위한 제 2 핀 구조물 - 상기 제 2 핀 구조물은 상기 기판으로부터 돌출된 제 2 베이스층, 상기 제 2 베이스층 위에 배치된 제 2 중간층, 및 상기 제 2 중간층 위에 배치된 제 2 채널층을 포함함 - ; 및
    상기 제 2 베이스층의 측벽, 상기 제 2 중간층의 측벽, 및 상기 제 2 채널층의 측벽을 커버하는 제 2 보호층
    을 포함하고,
    상기 제 1 채널층은 SiGe로 만들어지고,
    상기 제 1 중간층은 상기 제 1 베이스층 위에 배치된 제 1 반도체층, 및 상기 제 1 반도체층 위에 배치된 제 2 반도체층을 포함하며,
    상기 제 1 보호층은 상기 제 1 베이스층의 측벽, 상기 제 1 반도체층의 측벽, 및 제 2 반도체층의 일부분의 측벽을 커버하는 것인, 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 채널층 위에 배치된 제 1 게이트 유전체층, 및 상기 제 1 게이트 유전체층 위에 배치된 제 1 게이트 전극; 및
    상기 제 2 채널층 위에 배치된 제 2 게이트 유전체층, 및 상기 제 2 게이트 유전체층 위에 배치된 제 2 게이트 전극
    을 더 포함하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 게이트 유전체층과 상기 제 1 게이트 전극 사이에 배치된 제 1 금속층; 및
    상기 제 2 게이트 유전체층과 상기 제 2 게이트 전극 사이에 배치된 제 2 금속층
    을 더 포함하는 반도체 디바이스.
  9. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    하위층, 상기 하위층 위에 배치된 중간층, 및 상기 중간층 위에 배치된 상위층을 포함하는 핀 구조물을 형성하는 단계;
    상기 중간층의 측벽을 커버하기 위해 적어도 상기 핀 구조물의 측벽 상에 보호층 - 상기 보호층은 밑에 있는 층이 산화되는 것을 방지하는 물질로 만들어짐 - 을 형성하는 단계;
    상기 보호층을 갖는 상기 핀 구조물이 분리 절연층에 임베딩되도록 상기 분리 절연층을 형성하는 단계;
    개구부가 상기 분리 절연층에 형성되도록 상기 분리 절연층 및 상기 상위층의 일부분을 제거하는 단계; 및
    상기 개구부에 채널층을 형성하는 단계
    를 포함하고,
    상기 채널층은 상기 상위층 위에 배치되고,
    상기 보호층은 적어도 상기 중간층의 측벽을 커버하며,
    상기 채널층은 SiGe를 포함하고,
    상기 보호층은 상기 상위층의 측벽의 일부분을 커버하며,
    상기 보호층은 상기 채널층의 측벽을 커버하지 않고 상기 채널층으로부터 이격되는 것인, 반도체 디바이스를 제조하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 보호층이 상기 하위층의 측벽, 상기 중간층의 측벽, 및 상기 상위층의 하부 부분의 측벽 상에 남아 있도록 상기 상위층을 커버하는 상기 보호층의 일부분을 제거하는 단계
    를 더 포함하고,
    상기 개구부의 하부는 상기 보호층으로부터 이격되는 것인, 반도체 디바이스를 제조하기 위한 방법.
KR1020150153888A 2014-12-22 2015-11-03 Fin-fet를 포함하는 반도체 디바이스 및 이의 제조 방법 KR101788408B1 (ko)

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