JP2017011272A - ｆｉｎＦＥＴ構造を形成する方法、半導体基板とｆｉｎＦＥＴトランジスタを提供する方法、およびｆｉｎＦＥＴトランジスタ - Google Patents

ｆｉｎＦＥＴ構造を形成する方法、半導体基板とｆｉｎＦＥＴトランジスタを提供する方法、およびｆｉｎＦＥＴトランジスタ Download PDF

Info

Publication number
JP2017011272A
JP2017011272A JP2016123171A JP2016123171A JP2017011272A JP 2017011272 A JP2017011272 A JP 2017011272A JP 2016123171 A JP2016123171 A JP 2016123171A JP 2016123171 A JP2016123171 A JP 2016123171A JP 2017011272 A JP2017011272 A JP 2017011272A
Authority
JP
Japan
Prior art keywords
region
source
drain
fin
sige
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016123171A
Other languages
English (en)
Inventor
ワン・ユン−ユ
Yun-Yu Wang
省吾 望月
Shogo Mochizuki
省吾 望月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of JP2017011272A publication Critical patent/JP2017011272A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】ｎ型バルクfinFETのチャネル領域に引張りひずみを生じるトランジスタの形成方法を提供する。【解決手段】ゲート構造２１１〜２１３の下にフィンチャネル領域１１１と、ゲート構造の対向する２つの側面にフィンチャネル領域と直接隣接するソース領域およびドレイン領域を有し、ソース領域およびドレイン領域に圧縮応力を与えるステップと、ソース領域およびドレイン領域がフィンチャンネル領域に引張り応力を作用させるfinFET構造を形成するステップを含む。その上面をゲートで覆われたフィン形状のチャネル領域、ゲートの第１の側面上のチャネル領域の第１の端部に隣接するソース、ゲートの第２の側面上のチャネル領域の第２の端部に隣接するドレインを含んで形成されたfinFETもまた提供され、ソースおよびドレインは原子割合で少なくとも５０％の濃度レベルを有し、シリコンキャップで覆われたシリコンゲルマニウムでできている。【選択図】図８

Description

発明の分野
本発明は概ね半導体装置製造の分野に関する。特にｎ型バルクfinFETトランジスタのチャネル領域に引張ひずみをもたらす方法およびそれに関連する構造に関する。
背景
製造プロセスおよび設備部品の一定の進化とともに、半導体装置の構造の様々な形態および／または形状と同時に、一定の改善された性能および／または特殊化した機能が開発された。半導体トランジスタを例に挙げると、通常のプレーナ型電界効果トランジスタ（ＦＥＴｓ）同様に近時開発されたフィン型電界効果トランジスタ（finFets）がある。さらに、finFetsの間でも、絶縁体上シリコン（ＳＯＩ）ベースのfinFetsとバルクfinFetsがある。一方で、装置の機能的な見地からは、トランジスタが採用するチャージキャリアのタイプによって特徴づけられるｐ型トランジスタとｎ型トランジスタとがある。たとえばｐ型バルクfinFetsとｎ型バルクfinFetsがある。
トランジスタの性能はトランジスタのチャネル領域に存在する適切なひずみで改善される。たとえば、チャネル領域におけるキャリアの移動度を改善するためにｐ型トランジスタでは圧縮ひずみが概ね好ましく用いられ、ｎ型トランジスタでは引張りひずみが概ね好ましく用いられる。従来のプレーナ型ＦＥＴでは、例として、チャネル領域にひずみを創りだす上記目標に達するためにトランジスタの領域に応力ライナー（圧縮または引張りのいずれも）が適用されてもよい。しかしながら、フィン型バルク電界効果を利用したトランジスタあるいはfinFETに応力をかける効果的な方法は存在しなかった。とりわけ、ｎ型バルクfinFETのチャネル領域に引張り応力を適用することは困難な仕事だと知られていた。
実施形態の簡潔な要約
本発明の実施形態はｎ型finFETトランジスタの形成方法を提供する。ある実施形態では、この方法はゲート構造の下方にフィンチャネル領域および、ゲート構造の２つの対向側面においてフィンチャネル領域に直接隣接したソース領域とドレイン領域を有するfinFETを形成するステップと、ソース領域とドレイン領域に圧縮応力をかけ、これによりソース領域とドレイン領域にフィンチャネル領域への引張り応力を生じさせるステップを含む。
ある実施形態では、finFET構造を形成するステップはソース領域とドレイン領域を形成するためにフィンチャネル領域の２つの対向側面において十分に弛緩したシリコンゲルマニウム（ＳｉＧｅ）をエピタキシャルに成長させるステップを含み、ソース領域およびドレイン領域のＳｉＧｅは原子割合で少なくとも５０％のＧｅ濃度レベルを有する。
他の実施形態では、十分に弛緩したＳｉＧｅをエピタキシャルに成長させるステップはＳｉＧｅにより積層欠陥および転位を有するようにソース領域とドレイン領域を形成するステップと、ソース領域およびドレイン領域内の積層欠陥および転位の量を調節するためのＧｅ濃度レベルを使用するステップを含む。
ある実施形態によれば、finFET構造を形成するステップは、ゲート構造を備えた基板上のフィンを覆うステップと、ゲート構造の側壁に隣接する側壁スペーサーを形成するステップと、ゲート構造および側壁スペーサーで覆われていないフィンの部分の除去によりフィンチャネル領域を形成するステップとを含む。
ある実施形態では、ソース領域およびドレイン領域に圧縮応力をかけるステップは、その上面のシリコンキャップ層をエピタキシャルに成長させて、ソース領域およびドレイン領域を覆うステップを含み、シリコンキャップ層はソース領域およびドレイン領域よりも小さい格子定数を有する。
他の実施形態では、シリコンキャップ層は約５ｎｍから約３０ｎｍの範囲の厚さを有し、ソース領域およびドレイン領域に引張り応力を作用させて、フィンチャネル領域に結果的に少なくとも０．７％の引張りひずみを生じる。
さらに他の実施形態では、ソース領域およびドレイン領域を覆うシリコンキャップ層を成長させ、ソース領域およびドレイン領域が少なくとも−１．８％の圧縮ひずみをともなう応力が付与されたソースおよびドレインとなるようにする。
本発明の実施形態はまた半導体装置を提供する。半導体装置はその上面をゲートで覆われたフィン形状のチャネル領域と、ゲートの第１の側面上のチャネル領域の第１の端部に隣接するソースと、ゲートの第２の側面上のチャネル領域の第２の端部に隣接するドレインとを含み、ソースおよびドレインは原子割合で少なくとも５０％のＧｅ濃度レベルを有するエピタキシャルに成長されたシリコンゲルマニウム（ＳｉＧｅ）で形成される。
本発明は、添付の図面と併せて以下の好ましい実施形態の詳細な説明により十分に理解し、評価されるであろう。
本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法のステップの明示的な図である。 本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図１（a)および図１（ｂ）に次ぐステップの明示的な図である。 本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図２（a)および図２（ｂ）に次ぐステップの明示的な図である。 本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図３（a)および図３（ｂ）に次ぐステップの明示的な図である。 本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図４（a)および図４（ｂ）に次ぐステップの明示的な図である。 本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図５（a)及び図５（ｂ）に次ぐステップの明示的な図である。 本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図６（a)及び図６（ｂ）に次ぐステップの明示的な図である。 図３（a）および図３（ｂ）で例証的に図示されたステップと非常に似通った、１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法のステップの斜視図である。 図４（a）および図４（ｂ）で例証的に図示されたステップと非常に似通った、１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法のステップの斜視図である。 図５（a）および図５（ｂ）で例証的に図示されたステップと非常に似通った、１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法のステップの斜視図である。 本発明の別の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図４（a)および図４（ｂ）に次ぐステップの明示的な図である。 本発明の別の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図１１（a)および図１１（ｂ）に次ぐステップの明示的な図である。 本発明の実施形態に従って製造されたｎ型バルクfinFETｓのチャネル、ソースおよびドレインにおけるひずみを例証的に図示した図である。 フィンの垂直方向に沿って計測されたひずみのテスト結果である。
図示の簡素化と明瞭化のために、図内の要素は必ずしも原寸に比例して描かれていない。たとえば明瞭化目的にためにいくつかの要素の寸法は他の要素の寸法と比較しておおげさにされてもよい。
発明の詳細な説明
以下の詳細な説明では、本発明の様々な実施形態の全体的な理解をもたらすために多くの特徴的な詳細が示されている。しかしながら、本発明の実施形態はこれらの特徴的な詳細なしでも実施可能であることが理解されるべきである。
本発明のエッセンスおよび/または実施形態の提案を曖昧にしないように、以下の詳細な説明では、提示および/または図示目的のために技術上知られたいくつかの過程ステップおよび/または操作が１つにまとめられてもよく、いくつかの例では詳細に説明されなくともよい。他の例では、技術上知られたいくつかの過程ステップおよび/または操作が全く説明されなくてもよい。加えて、いくつかのよく知られた装置加工技術は詳細に説明されなくともよく、いくつかの例では、本発明のエッセンスおよび/または実施形態の提案を曖昧にしないために他の公開文献、特許およびまたは公開特許公報が参照されてもよい。以下の説明は本発明の実施形態独特の特徴および/または要素にむしろ焦点をおくものと理解されるべきである。
図１（a）および図１（ｂ）は本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法のステップの明示的な図である。より具体的には、図１（a)は製造中の側面図であり、装置の基板上面の上に形成されたフィンに沿って装置を見たものである。図１（a)ではフィンは明示的に紙内におよび/またはそこから延びて示される。図１（ｂ）は製造中の装置の正面図であり、図１（ｂ）では明示的に紙内におよび/またはそこから延びて示されるフィンに垂直な方向に沿って装置が見られる。同様に図２（a）から７（ｂ）および図１１（a）から図１１（ｂ）は「（a）」を側面図、「（ｂ）」を正面図として、図１（a）および図１（ｂ）と似ているが異なる製造ステージまたはステップを明示的に示す。
加えて、図１（a）から図７（ｂ）のさらなる理解を補助するために、異なる製造ステージにおける斜視図が図８、図９および図１０で提供される。より具体的には、図８は、図３（a）および図３（ｂ）に示されたステップと緊密に関連した装置の斜視図を示し、図９は図４（a）および図４（ｂ）に示されたステップと緊密に関連した装置の斜視図を示し、図１０は図５（a）および図５（ｂ）に示されたステップと緊密に関連した装置の斜視図を示す。
一つの実施形態に従えば、本発明の方法は、まとめて以後半導体装置１０と称する１またはそれ以上のｎ型バルクfinFETトランジスタがその上に形成されてもよい基板１０１の提供、準備および供給を含む。基板１０１は、可能な基板の素材の限定されないわずかな例としてバルクシリコン（Ｓｉ）、ドープされたシリコンあるいはシリコンゲルマニウム（ＳｉＧｅ）の半導体基板でもよい。以下の説明では、一般性を失わない単純な説明として、基板１０１はバルクシリコン基板であると仮定する。しかしながら技術に通じた人は以下に提供される説明は異なる基板素材が用いられる状況でも同様に適用されてもよいことを理解するであろう。
ある実施形態では、基板１０１は、図１（a）の側面図に明示的に示されたように、その中にたとえば１またはそれ以上のフィン１１１、１２１、１３１、１４１がすでに形成されてもよい。他の実施形態では、フィン１１１、１２１、１３１、１４１は基板１０１の上面に、基板１０１と同じあるいは異なる素材とともに形成されてもよい。以下の説明では、容易に参照できるよう、数字１０１はフィン１１１、１２１、１３１、１４１の下方の基板あるいは基板の部分を示すものとして使用される。
図１（a）および図１（ｂ）に示されるように、フィン１１１、１２１、１３１および１４１の形成後、絶縁素材１０２の層が少なくとも基板１０１のフィン１１１、１２１、１３１および１４１で覆われていない露出した部分に配置されてもよい。絶縁層１０２は酸化ＴＥＯＳ（酸化シリコン）層あるいは半導体基板１０１上面に形成される装置または装置の機能部として、その下側の半導体基板１０１に電気絶縁をもたらすために使用される他の適切な誘電性または絶縁素材の層でもよい。以後、参照の便のために層１０２はその一般性を失うことなく酸化層として時々参照されてもよい。
図２（a)および図２（ｂ）は本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図１（a)および図１（ｂ）に次ぐステップの明示的な図である。より具体的には、本発明の１実施形態は１またはそれ以上のフィン１１１、１２１、１３１および１４１の上にゲート構造２１１、２２１、２３１のような１またはそれ以上のゲートまたはゲート構造の形成を含む。ゲート構造２１１、２２１、２３１はたとえば、酸化層１０２と同様にフィン１１１、１２１、１３１および１４１を覆うゲート素材の層の配置、ゲート素材の上面にハードマスク層の配置、たとえば固いマスク層内にたとえばリソグラフィによるパターニング過程を通じて、ゲートマスク２１２、２２２、２３２を含むゲートパターンの創出、およびハードマスク層の下のゲート素材の層の方向性のある選択的なエッチング過程を通じたゲート構造２１１、２２１、および２３１への最終的な変形を通じて形成される。
より具体的には、ゲート素材の層のゲート構造２１１、２２１および２３１への変形にあたり、ゲートマスク２１２、２２２、および２３２で覆われていないゲート素材の部分はたとえばリアクティブ・イオン・エッチング（ＲＩＥ）過程でエッチング除去されてもよい。ＲＩＥ過程はフィン１１１、１２１、１３１および１４１と酸化層１０２の両方の素材に選択的となるようになされまたは設計されてもよい。結果的に、エッチング過程は酸化層１０２の上面に残るゲートマスク２１２、２２２および２３２の直下のゲート素材のみ残し、ゲートマスクで覆われていないエリアでは、エッチング選択性により下方の酸化層または同様にフィン構造１１１、１２１、１３１および１４１でエッチングが止まる。ある実施形態では、ゲート構造２１１、２２１および２３１はゲート構造の長手方向がフィン構造１１１、１２１、１３１および１４１と垂直となるように形成されてもよい。
図３（a)および図３（ｂ）は本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図２（a)および図２（ｂ）に次ぐステップの明示的な図である。より具体的には、スペーサー２１３、２２３、２３３のような側壁スペーサーがそれぞれのゲート構造２１１、２２１および２３１の対向する側壁に直接隣接して形成されてもよい。スペーサー２１３、２２３、および２３３はたとえば、まずその側壁および上面のゲートマスクを含むゲート構造２１１、２２１および２３１を覆う窒化物または酸化物のような誘電材料のコンフォーマルな層を堆積することを通じて形成されてもよい。コンフォーマルな誘電体層は先に露出したゲート構造間の酸化層１０２も覆ってもよい。その後、方向性のあるエッチング過程がゲートマスクの上面および酸化層１０２の上面のコンフォーマルな誘電体層の部分を取り除くために適用される。以上の堆積およびエッチング過程はゲート構造２１１、２２１および２３１の側壁に隣接したコンフォーマルな誘電体層の部分のみを最終的に残す。その間にも、少なくとも高さの違いにより、フィンの側壁には少数しかあるいは全くコンフォーマルな誘電体層が残らないかもしれない。必要があれば、フィンの側壁に残った任意の誘電体層を取り除く他の方法が使用されてもよい。
ここで注意すべきは本発明の実施形態は上記態様に限定されず側壁スペーサー２１３、２２３、２３３は現在存在するあるいは将来開発された適切な他の技術を採用して作られてもよい。加えて、側壁スペーサー２１３、２２３、２３３は製造中にソース／ドレインとfinFETのゲートとの間に適切な距離／間隔を提供するのが装置製造に好ましく、たとえば約２ｎｍから約１０ｎｍなど、厚さを有して作られてもよい。
上記図３（a）および図３（ｂ）で示されたステップで製造された半導体装置の斜視図は、フィン１１１、１２１、１３１、ゲート２１１、側壁スペーサー２１３、ゲートマスク２１２、ｎ型finFETの上部に製造され下部の半導体基板１０１と分断する酸化層１０２を明示的に示す図８にもみられる。
図４（a)および図４（ｂ）は本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図３（a)および図３（ｂ）に次ぐステップの明示的な図である。たとえば、ゲート構造２１１、２２１、２３１の側壁に隣接してスペーサー２１３、２２３、２３３を形成した後、フィン１１１、１２１、１３１および１４１の一定の部分は取り除かれるかエッチングされてもよい。より具体的には、ゲート構造２１１、２２１および２３１と、ゲート構造２１１、２２１および２３１と側壁スペーサー２１３、２２３、２３３のいずれにも覆われていない部分との間のフィン１１１、１２１、１３１および１４１の部分または区分が、他の除去プロセスも同様に使用できるが、たとえば選択的なエッチング過程により除去される。
特に、窒化素材あるいは酸化素材の側壁スペーサー２１３、２２３および２３３と酸化層１０２の両方に選択的な任意のエッチング過程はシリコン素材のフィン１１１、１２１、１３１および１４１の上記した部分の選択的除去のために採用されてもよい。より具体的には、除去過程は酸化層よりも上にあるシリコンフィンの相当部分あるいは全体を除去してもよく、いくつかの実施形態では、酸化層１０２の少し下までエッチングされてもよい。除去過程はまた側壁スペーサーの外側のシリコンフィンの相当部分あるいは全体を除去してもよく、これにより側壁スペーサーにおけるフィン１１１、１２１、１３１および１４１の垂直断面と同様に酸化層１０２の高さにおける水平断面を露出する。ある実施形態では、フィンの断面は長方形形状をとる。
図４（ｂ）で明示的に示されるように、ゲート構造２１１と２２１の間、ゲート構造２２１と２３１の間のフィン１１１（とフィン１２１、１３１および１４１）の部分はエッチングされて除去されてもよい。ここで、図４（a）で明示的に示されるようなフィン１１１a、フィン１２１a、フィン１３１aおよびフィン１４１aは、図面では図３（a）と明示的に同じように見えたとしても、スペーサー２１３の前（スペーサー２１３によってカバーされていない）のフィンの部分が除去された後、ゲート構造２１１と側壁スペーサー２１３においてフィン１１１、１２１、１３１および１４１の断面を実質的に露出することが理解されるべきである。
上記図４（a）および図４（ｂ）で示されたステップで製造された半導体装置の斜視図は、フィン１１１、１２１、１３１の部分が除去あるいはエッチングされ、側壁スペーサー２１３の表面と同一平面上で断面１１１a、１２１a、１３１aを露出するのを明示的に示す図９にもみられる。それはまた酸化層１０２の上面表面と同一平面におけるフィンの露出した断面を図示する。
図５（a)および図５（ｂ）は本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図４（a)および図４（ｂ）に次ぐステップの明示的な図である。より具体的には、この方法は第１の素材のゲート間で完全に弛緩したソース／ドレイン領域の形成を含む。第１の素材は、後に図６（a）から図７（ｂ）を参照して詳細に説明するソース／ドレイン領域を覆うキャッピング層の形成に用いられる第２の素材よりも大きい格子定数を有してもよい。たとえば、第１の素材はシリコンゲルマニウム（ＳｉＧｅ）でもよく、第２の素材はシリコン（Ｓｉ）でもよい。そのようなケースでは、エピタキシャルに形成されたソース／ドレイン領域は、エピタキシャル成長過程で用いられたシリコン（Ｓｉ）の量あるいは濃度レベルと比較したゲルマニウム（Ｇｅ）の量あるいは濃度レベルに依存した格子定数を有してもよい。ＧｅはＳｉのそれよりも概ね４％大きい格子定数を有しているので、たとえば原子割合で５０％のゲルマニウムを含んで形成されたＳｉＧｅは純粋なＳｉのそれより概ね２％大きい格子定数を有してもよく、原子割合で２５％のゲルマニウムを含んで形成されたＳｉＧｅは純粋なＳｉのそれより概ね１％大きい格子定数を有してもよい。以下の説明では、他の適切な半導体素材の組み合わせも同様に上記過程において第１および第２の素材に使用されてもよいが、限定されない例として、ＳｉＧｅを第１の素材と仮定し、Ｓｉを第２の素材と仮定する。
以下の説明では、引張状態・非引張状態いずれのＳｉＧｅおよび／またはＳｉのような様々な素材の格子定数はすべて、格子定数０％（それ自体と比較して）を有すると定義される十分に弛緩し引張られていないＳｉ結晶と比較した割合で参照される。他方で、素材の引張り度は、十分に弛緩した引張られていない状態と比較した格子定数の変化によって計測される。たとえば、純粋なＳｉでは、正の格子定数（正の割合）はシリコン素材に引張りひずみをもたらす一方、負の格子定数（負の割合）は同じ素材に圧縮ひずみをもたらす。さらに例として、ＳｉＧｅでは、仮にＳｉＧｅ素材の格子定数（たとえば２．４％）が完全に弛緩した引張られていないＳｉＧｅの格子定数（たとえば２．０％）より大きい場合、そのＳｉＧｅ素材は（０．４％の）引張りひずみ下にあると考えられる。他方で、仮にＳｉＧｅ素材の格子定数（たとえば０．２％）が十分に弛緩した引張られていないＳｉＧｅの格子定数（たとえば２．０％）よりも小さい場合、仮にそれがまだ（０．２％の）正の格子定数であったとしても、そのＳｉＧｅ素材は（−１．８％の）圧縮ひずみ下にあると考えられる。以後、素材内の圧縮または引張りひずみは（十分に弛緩した引張られていない状態と比較した）格子定数の変化によって計測されてもよい。素材の格子定数はたとえば二重レンズ暗視野電子ホログラフィーの適用により経験的に計測されてもよい。
図５（a）および図５（ｂ）で明示的に示されるように、ソース／ドレイン領域３１１、３２１、３３１および３４１はフィン１１１、１２１、１３１および１４１の露出した断面からエピタキシャルに成長させてもよい。十分に弛緩したＳｉＧｅソース／ドレイン領域を実現するために、ＳｉＧｅのエピタキシャルな成長過程は、大量の積層欠陥および転位が形成されたＳｉＧｅソース／ドレイン領域に誘導されるよう、調整あるいは調節されてもよい。ここで「大量の」という言葉は、当業者が一般に避けるソース／ドレイン領域にとって通常望ましくないと考えられる高い量の積層欠陥および転位を示す。大量の積層欠陥および転位は十分に弛緩したＳｉＧｅ領域において、以下で図６（a）から図７（ｂ）を参照して詳細に説明されるように、本発明の実施形態についてfinFETのチャネル領域に引張りひずみを好適にもたらすことを可能とする。ここで、本発明の実施形態は十分に弛緩したソース／ドレイン領域を創出するために用いられる他の方法および／または過程を含んでもよいことに注意されるべきである。
形成されたソース／ドレイン領域に積層欠陥および転位をもたらすために、本発明の１実施形態はＳｉＧｅのエピタキシャルな成長において高レベルの濃度のゲルマニウム（Ｇｅ）をもたらすことを含んでもよい。たとえば、本発明は高水準の積層欠陥および転位を伴うと知られた原子割合で５０〜５３％の含有量のＧｅが形成されたＳｉＧｅソース／ドレイン領域に導入されてもよいことを実験的に試験を行って確認した。本発明はまた完全に弛緩したＳｉＧｅソース／ドレイン領域において積層欠陥および転位および転位の存在が上記の結果生じたことを確認し、これは外部圧縮応力の適用を通じてソース／ドレイン領域において圧縮ひずみをもたらすための条件を提供する。圧縮応力のかかったソース／ドレイン領域はソースおよびドレイン領域の間のfinFETのゲート下部のシリコンチャネル領域において代わりに引張りひずみを生じてもよい。
上記図５（a）および図５（ｂ）で示されたステップで製造された半導体装置の斜視図は、エピタキシャルに成長されたソース／ドレイン領域３１１、３２１および３３１を明示的に示す図１０にも見られる。
図５（a）および図５（ｂ）では、エピタキシャルな成長過程を通じてダイヤモンド形状のソース／ドレイン領域が形成されることが明示的に示される。さらに他の実施形態では、ダイヤモンド形状のソース／ドレイン領域はさらにたとえば、選択的なエッチング過程、イオンスパッタリング過程、あるいはその他の現在存在するあるいは将来開発される技術を通じて、フィンチャネル領域の断面と実質的に同じ形状を有するよう、形状変化される。そのような形状の１つはたとえば代替的な実施形態として図１１（a）および図１１（ｂ）に明示的に図示された長方形である。フィンと実質的に類似形状を有するソース／ドレイン領域の形成はさらに以下に詳細に説明するとおり、フィンチャネル領域に対してソース／ドレイン領域により引張り応力を作用させる効果をさらに高める。
図６（a)および図６（ｂ）は本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図５（a)及び図５（ｂ）に次ぐステップの明示的な図である。完全に弛緩したＳｉＧｅソースおよびドレイン領域をエピタキシャルに形成した後、そのソース／ドレイン領域はさらに、ゲート構造の下で覆われたシリコンフィンチャネル領域に対して結果的に引張り応力を生じさせる、内部圧縮ひずみを創りだすよう加工されてもよい。より具体的には、ソース／ドレイン領域への内部圧縮ひずみを創りだす非限定的な例として、キャッピング層特にシリコンキャッピング層はエピタキシャルに成長されたソース／ドレイン領域を囲み実質的に覆うよう形成または創りだされてもよい。図６（a)に明示的に示されるように、シリコンキャップ層４１１、４２１、４３１および４４１は、もとより大量の積層欠陥および転位を有する下部のソース／ドレイン領域３１１、３２１、３３１および３４１を取り囲んでエピタキシャルに成長されてもよい。シリコンキャップ層４１１、４２１、４３１および４４１は、そのエピタキシャルな成長中に、ソース／ドレイン領域３１１、３２１、３３１および３４１内で圧縮ひずみの創出開始に十分な厚さを有して形成されてもよい。たとえば、シリコンキャップまたはキャップ層の厚さは下部のＳｉＧｅソース／ドレイン領域に対して十分な圧縮ひずみを創出するために約５ｎｍから約３０ｎｍの範囲でもよい。少なくとも形成されたＳｉキャップ層とＳｉキャップ層によって覆われたソース／ドレイン領域の間の格子定数の違いにより、圧縮ひずみがＳｉＧｅソース／ドレイン領域内に形成されてもよい。たとえば、純粋なＳｉよりも約２％大きい格子定数を有する十分に弛緩したＳｉＧｅにより、ソース／ドレイン領域は（まだ純粋なＳｉよりも大きいけれども）約０．２％の格子定数を有し、正味の格子定数の変化を経験して−１．８％の圧縮圧力で引っ張られてもよい。
代替的な実施形態では、ＳｉＧｅソース／ドレイン領域がシリコンフィンチャネルの断面と実質的に同じ形状を有して形成される図１１（a）および図１１（ｂ）に明示的に示されるように、シリコンキャップ層はシリコンフィンチャネルよりもより近い場所でＳｉＧｅシリコン／ドレイン領域内の圧縮応力が形成される図１２（a）および図１２（ｂ）に明示的に示されるように形成され、シリコンフィンチャネル領域に対してＳｉＧｅソース／ドレイン領域の引張り応力を効果的に作用させる効果を高める。
図７（a)および図７（ｂ）は本発明の実施形態にしたがった１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法の図６（a)及び図６（ｂ）に次ぐステップの明示的な図である。より具体的には、シリコンキャップ層４１１、４２１、４３１および４４１形成の最中、格子の不整合により、形成されたシリコンキャップ層がそれが覆うＳｉＧｅソース／ドレイン領域に対して圧縮応力を適用し始め、十分に弛緩されるという事実がＳｉＧｅソース／ドレイン領域のソースおよびドレイン３１２、３２２、３３２および３４２への「崩壊」を促進する。これは結果的にゲート構造の下部でソース／ドレイン領域とすぐ隣接するＳｉフィンチャネル領域に対して引張り効果を適用する。この引張り効果はＳｉチャネル領域内で引張りひずみを生じ、それはｎ型finFETトランジスタ内のキャリアの移動度を増すのに一般的に望ましいと考えられている。ある実施形態では、Ｓｉフィンチャネル領域は圧縮ひずみ下にある隣接するＳｉＧｅソース／ドレイン領域により少なくとも０．７％の引張りひずみを経るべくテストされた。
図８は上記で説明した図３（a）および図３（ｂ）で例証的に図示されたステップと非常に似通った、１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法のステップの斜視図であり、図９は上記で説明した図４（a）および図４（ｂ）で例証的に図示されたステップと非常に似通った、１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法のステップの斜視図であり、図１０は上記で説明した図５（a）および図５（ｂ）で例証的に図示されたステップと非常に似通った、１またはそれ以上のｎ型バルクfinFETｓを有する半導体装置を製造する方法のステップの斜視図である。
図１３（a）は本発明の実施形態に従って製造されたｎ型バルクfinFETｓのチャネル、ソースおよびドレインにおけるひずみを明示した図である。ＳｉＧｅソース／ドレイン領域が圧縮ひずみを経験する間、シリコンフィンチャネル領域１１１が引張りひずみを経験することを異なるタイプの矢で示す。図１３（ｂ）はＳｉＧｅ領域はＳｉキャップを備えるかＳｉキャップなしのいずれかで形成された場合のfinFETのfin領域の垂直方向に沿って試験されたひずみの測定結果である。測定はゲート領域、分離領域および基板領域に対応する領域を垂直に横切って行われた。テスト結果はＳｉキャップ層の適用により、フィンチャネル領域では引張ひずみが増大し、フィンの上面に近い領域で０．７％までの引張りひずみとなる。引張強度は基板１０１に向かう垂直方向に沿って減少する。
本発明の一定の特徴を図示、説明してきたが、多くの修正、代用、変更および同等物がこの技術の通常のスキルで発生する。それゆえ、添付の特許請求の範囲は本発明の精神に含まれるこれらのすべての変形や変更をカバーする意図があると理解されるべきである。

Claims (20)

  1. ゲート構造下のフィンチャネル領域と、前記ゲート構造の２つの対向する側面において前記フィンチャネルに直接隣接するソース領域およびドレイン領域を有するfinFET構造を形成するステップと、
    前記ソース領域および前記ドレイン領域に圧縮応力を与えて、前記ソース領域および前記ドレイン領域により前記フィンチャネル領域への引張り応力を作用させるステップとを備える方法。
  2. 前記finFET構造を形成するステップは、前記ソース領域および前記ドレイン領域の形成のために前記フィンチャネルの前記２つの対向するする側面において十分に弛緩したシリコンゲルマニウム（ＳｉＧｅ）をエピタキシャルに成長させるステップを備え、前記ソース領域および前記ドレイン領域のＳｉＧｅは、原子割合で少なくとも５０％のＧｅ濃度レベルを有する、請求項１に記載の方法。
  3. 前記十分に弛緩したＳｉＧｅをエピタキシャルに成長させるステップは前記ＳｉＧｅにより積層欠陥および転位を有して前記ソース領域および前記ドレイン領域を形成するステップと、前記ソース領域および前記ドレイン領域内の前記積層欠陥および転位の量の調節のための前記Ｇｅ濃度レベルを使用するステップとを備える、請求項２に記載の方法。
  4. 前記finFET構造を形成するステップが、
    基板上のフィンを前記ゲート構造によって覆うステップと、
    前記ゲート構造の側壁に隣接する側壁スペーサーを形成するステップと、
    前記フィンの部分の除去により前記ゲート構造および前記側壁スペーサーによって覆われていない前記finチャネル領域を形成するステップとを備える、請求項１に記載の方法。
  5. 前記ソース領域および前記ドレイン領域に圧縮応力を与えるステップが、その上面上にシリコンキャップ層をエピタキシャルに成長させて、前記ソース領域および前記ドレイン領域を覆うステップを備え、前記シリコンキャップ層は前記ソース領域および前記ドレイン領域よりも小さい格子定数を有する、請求項１に記載の方法。
  6. 前記シリコンキャップ層は約５ｎｍから約３０ｎｍの範囲の厚さを有し、前記ソース領域および前記ドレイン領域に引張り応力を作用させて結果的に前記フィンチャネル領域に少なくとも０．７％の引張りひずみを生じさせる、請求項５に記載の方法。
  7. 前記ソース領域および前記ドレイン領域を覆う前記シリコンキャップ層を成長させるステップが、前記ソース領域および前記ドレイン領域が少なくとも−１．８％の圧縮ひずみで応力が付与されたソースおよびドレインとなるようにする、請求項５に記載の方法。
  8. 上面に１またはそれ以上のフィンを備える半導体基板を提供するステップと、
    前記１またはそれ以上のフィンの下部を絶縁素材によって覆うステップと、
    前記１またはそれ以上のフィンのフィンチャネル領域をゲート構造を用いて覆うステップと、
    前記ゲート構造の２つの対向する側面における前記フィンチャネル領域に直接隣接するソース領域およびドレイン領域を形成するステップと、
    前記ソース領域および前記ドレイン領域へ圧縮応力を作用させて、前記ソース領域および前記ドレイン領域により前記フィンチャネル領域に引張り応力を作用させるステップとを備える方法。
  9. 前記ソース領域および前記ドレイン領域を形成するステップが、
    前記ゲート構造の２つの対向する側壁に隣接する側壁スペーサーを形成するステップと、
    前記ゲート構造によって覆われておらず、前記側壁スペーサーに覆われていない前記１またはそれ以上のフィンの部分を除去し、前記側壁スペーサーの表面における前記１またはそれ以上のフィンおよび前記絶縁素材の断面を露出するステップと、
    前記ソース領域および前記ドレイン領域を形成するための前記１またはそれ以上のフィンの前記露出した断面からシリコンゲルマニウム（ＳｉＧｅ）をエピタキシャルに成長させるステップとを備える、請求項８に記載の方法。
  10. 前記ＳｉＧｅをエピタキシャルに成長させるステップが、前記ＳｉＧｅにより積層欠陥および転位を有して前記ソース領域および前記ドレイン領域を形成するステップと、前記ソース領域および前記ドレイン領域内の前記積層欠陥および転位の量を調節するために原子割合で少なくとも５０％の前記ＳｉＧｅ内のＧｅ濃度レベルを使用するステップとを備える、請求項９に記載の方法。
  11. 前記ソース領域および前記ドレイン領域に前記圧縮応力を作用させるステップがその上面を覆うシリコンキャップ層をエピタキシャルに成長させて前記ソース領域および前記ドレイン領域を覆うステップ備え、前記ソース領域および前記ドレイン領域、前記シリコンキャップ層がその形成過程の間、前記シリコンキャップ層が取り囲む前記ソース領域および前記ドレイン領域に対して前記圧縮応力を適用する、請求項８に記載の方法。
  12. 前記シリコンキャップ層が約５ｎｍから約３０ｎｍの範囲の厚さを有し、前記厚さは前記ソース領域および前記ドレイン領域が前記フィンチャネル領域から離れる方向引き出され、前記フィンチャネル領域内に少なくとも０．７％の引張りひずみを結果的に生じるのに十分なものである、請求項１１に記載の方法。
  13. 前記ソース領域および前記ドレイン領域を覆う前記シリコンキャップ層を成長させるステップが前記ソース領域および前記ドレイン領域を少なくとも−１．８％の圧縮応力によりfinFETの応力がかかったソースおよびドレインとする、請求項１１に記載の方法。
  14. finFETトランジスタであって、
    上面をゲートによって覆われるフィン形状のチャネル領域と、
    前記ゲートの第１の側面上の前記チャネル領域の第１の端部に隣接するソースと、
    前記ゲートの第２の側面上の前記チャネル領域の第２の端部に隣接するドレインとを備え、
    前記ソースおよび前記ドレインが少なくとも原子割合で５０％のＧｅ濃度レベルを有するエピタキシャルに成長されたシリコンゲルマニウム（ＳｉＧｅ）で形成される、finFETトランジスタ。
  15. 前記ソースおよびドレインが少なくとも−１．８％の圧縮ひずみ下にある、請求項１４に記載のfinFETトランジスタ。
  16. 前記ソースおよびドレインがエピタキシャルに成長されたシリコンキャップ層によって覆われ、前記シリコンキャップ層が前記シリコンキャップ層と前記ソースおよびドレインの間の格子定数の差による支援により、ＳｉＧｅのソースおよびドレインの下部に対して圧縮応力を作用させる、請求項１４に記載のfinFETトランジスタ。
  17. 前記シリコンキャップ層が前記ソースおよびドレイン内に少なくとも−１．８％の圧縮ひずみを生じるのに十分な厚さを有する、請求項１６に記載のfinFETトランジスタ。
  18. 前記シリコンキャップ層が前記ソースおよびドレイン内に圧縮ひずみを生じさせ、前記圧縮ひずみは前記チャネル領域と前記ソースおよびドレイン間の界面を介して前記チャネル領域内に結果的に引張りひずみをもたらす、請求項１６に記載のfinFETトランジスタ。
  19. 前記ソースおよび前記ドレインが前記少なくとも５０％のＧｅ濃度レベルの存在によって生じた積層欠陥よび転位を含む、請求項１８に記載のfinFET。
  20. 前記チャネル領域内部の前記引張りひずみが少なくとも０．７％である、請求項１８に記載のfinFET。
JP2016123171A 2015-06-22 2016-06-22 ｆｉｎＦＥＴ構造を形成する方法、半導体基板とｆｉｎＦＥＴトランジスタを提供する方法、およびｆｉｎＦＥＴトランジスタ Pending JP2017011272A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/745,547 2015-06-22
US14/745,547 US9685553B2 (en) 2015-06-22 2015-06-22 Generating tensile strain in bulk finFET channel

Publications (1)

Publication Number Publication Date
JP2017011272A true JP2017011272A (ja) 2017-01-12

Family

ID=57467376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016123171A Pending JP2017011272A (ja) 2015-06-22 2016-06-22 ｆｉｎＦＥＴ構造を形成する方法、半導体基板とｆｉｎＦＥＴトランジスタを提供する方法、およびｆｉｎＦＥＴトランジスタ

Country Status (5)

Country Link
US (1) US9685553B2 (ja)
JP (1) JP2017011272A (ja)
CN (1) CN106257690B (ja)
DE (1) DE102016210964B4 (ja)
TW (1) TWI610442B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019530223A (ja) * 2016-09-13 2019-10-17 クアルコム，インコーポレイテッド 総直列抵抗が低減されたＦｉｎＦＥＴ
TWI685947B (zh) * 2018-09-28 2020-02-21 大陸商芯恩（青島）積體電路有限公司 全包圍閘奈米片互補反相器結構及其製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017007850T5 (de) 2017-09-27 2020-04-30 Intel Corporation Epitaktische Oxidstopfen für gedehnte Transistoren
CN110571195B (zh) * 2018-06-05 2021-12-21 中芯国际集成电路制造(上海)有限公司 一种sram及其制造方法和电子装置
US11222980B2 (en) * 2019-07-18 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11374002B2 (en) * 2020-07-24 2022-06-28 Globalfoundries U.S. Inc. Transistors with hybrid source/drain regions
US11735590B2 (en) 2020-11-13 2023-08-22 International Business Machines Corporation Fin stack including tensile-strained and compressively strained fin portions
CN113889413B (zh) * 2021-09-13 2022-08-30 上海集成电路制造创新中心有限公司 环栅器件及其源漏制备方法、器件制备方法、电子设备

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339309A (ja) * 2005-05-31 2006-12-14 Toshiba Corp 半導体装置とその製造方法
JP2007088400A (ja) * 2005-09-23 2007-04-05 Ind Technol Res Inst 相補型ｍｏｓ装置およびその製造方法
US20070284613A1 (en) * 2006-06-09 2007-12-13 Chi On Chui Strain-inducing semiconductor regions
US20080048262A1 (en) * 2006-08-22 2008-02-28 Samsung Electronics Co., Ltd Fin field effect transistor and method of forming the same
JP2011071517A (ja) * 2009-09-24 2011-04-07 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
JP2011129825A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置、および、半導体装置の製造方法
US20130146942A1 (en) * 2011-09-28 2013-06-13 Huilong Zhu Method for Making FinFETs and Semiconductor Structures Formed Therefrom
JP2014017515A (ja) * 2010-03-17 2014-01-30 Taiwan Semiconductor Manufactuaring Co Ltd フィン型電界効果トランジスタおよびその製造方法
US20140167163A1 (en) * 2012-12-17 2014-06-19 International Business Machines Corporation Multi-Fin FinFETs with Epitaxially-Grown Merged Source/Drains
JP2015008291A (ja) * 2013-06-24 2015-01-15 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 歪み半導体構造を形成する方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US43507A (en) * 1864-07-12 Improvement in amalgamating-barrels
US7015469B2 (en) 2003-01-09 2006-03-21 Jeol Usa, Inc. Electron holography method
JP2005051241A (ja) * 2003-07-25 2005-02-24 Interuniv Micro Electronica Centrum Vzw 多層ゲート半導体デバイス及びその製造方法
US8338259B2 (en) 2010-03-30 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a buried stressor
US9087902B2 (en) * 2013-02-27 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339309A (ja) * 2005-05-31 2006-12-14 Toshiba Corp 半導体装置とその製造方法
JP2007088400A (ja) * 2005-09-23 2007-04-05 Ind Technol Res Inst 相補型ｍｏｓ装置およびその製造方法
US20070284613A1 (en) * 2006-06-09 2007-12-13 Chi On Chui Strain-inducing semiconductor regions
US20080048262A1 (en) * 2006-08-22 2008-02-28 Samsung Electronics Co., Ltd Fin field effect transistor and method of forming the same
JP2011071517A (ja) * 2009-09-24 2011-04-07 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
JP2011129825A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置、および、半導体装置の製造方法
JP2014017515A (ja) * 2010-03-17 2014-01-30 Taiwan Semiconductor Manufactuaring Co Ltd フィン型電界効果トランジスタおよびその製造方法
US20130146942A1 (en) * 2011-09-28 2013-06-13 Huilong Zhu Method for Making FinFETs and Semiconductor Structures Formed Therefrom
US20140167163A1 (en) * 2012-12-17 2014-06-19 International Business Machines Corporation Multi-Fin FinFETs with Epitaxially-Grown Merged Source/Drains
JP2015008291A (ja) * 2013-06-24 2015-01-15 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 歪み半導体構造を形成する方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019530223A (ja) * 2016-09-13 2019-10-17 クアルコム，インコーポレイテッド 総直列抵抗が低減されたＦｉｎＦＥＴ
JP7041126B2 (ja) 2016-09-13 2022-03-23 クアルコム，インコーポレイテッド 総直列抵抗が低減されたＦｉｎＦＥＴ
TWI685947B (zh) * 2018-09-28 2020-02-21 大陸商芯恩（青島）積體電路有限公司 全包圍閘奈米片互補反相器結構及其製造方法

Also Published As

Publication number Publication date
CN106257690B (zh) 2020-03-31
US20160372598A1 (en) 2016-12-22
US9685553B2 (en) 2017-06-20
DE102016210964A1 (de) 2016-12-22
TW201701477A (zh) 2017-01-01
CN106257690A (zh) 2016-12-28
DE102016210964B4 (de) 2022-03-10
TWI610442B (zh) 2018-01-01

Similar Documents

Publication Publication Date Title
JP2017011272A (ja) ｆｉｎＦＥＴ構造を形成する方法、半導体基板とｆｉｎＦＥＴトランジスタを提供する方法、およびｆｉｎＦＥＴトランジスタ
US9589848B2 (en) FinFET structures having silicon germanium and silicon channels
US8030144B2 (en) Semiconductor device with stressed fin sections, and related fabrication methods
US9543210B2 (en) Forming crown active regions for FinFETs
JP6440600B2 (ja) 集積回路のトランジスタ構造
US8906768B2 (en) Wrap around stressor formation
US9812530B2 (en) High germanium content silicon germanium fins
US7964465B2 (en) Transistors having asymmetric strained source/drain portions
US9837511B2 (en) Method for fabricating semiconductor device
US20100151645A1 (en) Semiconductor device and method of fabricating the same
US9461042B2 (en) Sublithographic width finFET employing solid phase epitaxy
US7982269B2 (en) Transistors having asymmetric strained source/drain portions
US8518757B2 (en) Method of fabricating strained semiconductor structures from silicon-on-insulator (SOI)
CN107564859B (zh) 半导体装置及其制造方法
CN105304490B (zh) 半导体结构的制作方法
US20170194498A1 (en) Method of forming strained mos transistors
US11271091B2 (en) Fin structure for vertical field effect transistor having two-dimensional shape in plan view
JP2010080487A (ja) 半導体装置およびその製造方法
US9112030B2 (en) Epitaxial structure and process thereof for non-planar transistor
CN111477548B (zh) 鳍式场效应晶体管的形成方法
JP2009016423A (ja) 半導体装置及びその製造方法
TWI533379B (zh) 半導體裝置及其製造方法
JP2010010382A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160629

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200825

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210803

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210928