TW201701477A - 於塊體鰭式場效電晶體通道中產生拉伸應變 - Google Patents
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Abstract
本發明的實施例提供一種形成鰭片型電晶體的方法。該方法包括形成finFET結構，該finFET結構具有位於閘極結構下面的鰭片通道區、以及與該閘極結構的兩個相對側的該鰭片通道區直接相鄰的源極區及汲極區；以及使該源極區及該汲極區經受壓縮應變，從而使該源極區及該汲極區對該鰭片通道區施加拉伸應變。還提供由此形成的一種finFET電晶體，其包括鰭片形狀的通道區，由其頂部上的閘極覆蓋；與該閘極的第一側上的該通道區的第一端相鄰的源極；以及與該閘極的第二側上的該通道區的第二端相鄰的汲極，其中，該源極及汲極由以矽覆蓋層覆蓋的具有至少50%原子百分比的Ge濃度水準的磊晶生長的矽-鍺(SiGe)製成。
Description
本發明通常涉及半導體裝置製造的領域，尤其涉及在n型塊體(bulk)鰭式場效電晶體(finFET)的通道區中產生拉伸應變的方法以及與其相關的結構。
隨著製程及設備工具的不斷發展，目前為止已開發出具有不同類型及/或形狀的半導體裝置結構以不斷地改進性能及/或特定功能。以半導體電晶體為例，具有常見的平面型場效電晶體(planar-type field-effect-transistor；FET)以及最近開發的鰭式場效電晶體(fin-type field-effect-transistor；finFET)。而且，在finFET中，具有絕緣體上矽(silicon-on-insulator；SOI)型finFET以及塊體finFET。另一方面，從裝置功能的角度來看，具有以電晶體所採用的電荷載體類型為特徵的p型電晶體及n型電晶體。例如，具有p型塊體finFET以及n型塊體finFET。
另外，現有技術已知，電晶體的性能通常隨該電晶體的通道區中存在的適當應變類型而提升。例如，在p型電晶體中通常優先使用壓縮應變(compressive
strain)，且在n型電晶體中通常優先使用拉伸應變(tensile strain)，以提升通道中載體的遷移率。在傳統的平面型FET中，例如，可向該電晶體的區域施加應變襯裡(壓縮或拉伸)，以實現上述在通道區中產生應變的目標。不過，尚無有效的方法來向鰭式塊體場效電晶體或finFET施加應變。尤其，眾所周知，向n型塊體finFET的通道區施加拉伸應變是具有挑戰性的任務。
本發明的實施例提供一種形成n型finFET電晶體的方法。在一個實施例中，該方法包括：形成finFET結構，該finFET結構具有位於閘極結構下面的鰭片通道區、以及與該閘極結構的兩個相對側的該鰭片通道區直接相鄰的源極區及汲極區；以及使該源極區及該汲極區經受壓縮應變，從而使該源極區及該汲極區對該鰭片通道區施加拉伸應變。
在一個實施例中，形成該finFET結構包括在該鰭片通道區的該兩個相對側磊晶生長完全鬆弛的矽-鍺(SiGe)以形成該源極區及該汲極區，其中，該源極區及該汲極區的該SiGe具有原子百分比至少50%的Ge濃度水準。
在另一個實施例中，磊晶生長該完全鬆弛的SiGe包括透過該SiGe形成該源極區及該汲極區以具有堆垛層錯(stacking fault)及位錯(dislocation)，並利用該Ge濃度水準控制該源極區及該汲極區內部的該堆垛層錯及位
錯的量。
依據一個實施例，形成該finFET結構包括：利用該閘極結構覆蓋基板上的鰭片；鄰近該閘極結構的側壁形成側壁間隔件；以及藉由移除未被該閘極結構及該側壁間隔件覆蓋的該鰭片的部分來形成該鰭片通道區。
在一個實施例中，使該源極區及該汲極區經受該壓縮應變包括磊晶生長位於該源極區及該汲極區的頂部上並覆蓋該源極區及該汲極區的矽覆蓋層，其中，該矽覆蓋層的晶格常數小於該源極區及該汲極區的晶格常數。
在另一個實施例中，該矽覆蓋層具有在約5奈米至約30奈米範圍內的厚度，使該源極區及該汲極區對該鰭片通道區施加拉伸應變並導致該鰭片通道區中至少0.7%的拉伸應變。
在又一個實施例中，生長覆蓋該源極區及該汲極區的該矽覆蓋層使該源極區及該汲極區成為具有至少-1.8%的壓縮應變的應變源極及汲極。
本發明的實施例還提供一種半導體裝置。該半導體裝置包括：鰭片形狀的通道區，由其頂部上的閘極覆蓋；與該閘極的第一側上的該通道區的第一端相鄰的源極；以及與該閘極的第二側上的該通道區的第二端相鄰的汲極，其中，該源極及汲極由具有原子百分比至少50%的Ge濃度水準的磊晶生長矽-鍺(SiGe)製成。
10‧‧‧半導體裝置
101‧‧‧基板
102‧‧‧絕緣層
111、111a、121、121a、131、131a、141、141a‧‧‧鰭片
211、221、231‧‧‧閘極結構
212、222、232‧‧‧閘極遮罩
213、223、233‧‧‧間隔件
311、321、331、341‧‧‧源極/汲極區
411、421、431、441‧‧‧矽覆蓋層
從下面參照附圖所作的優選實施例的詳細說明將更充分地理解和領會本發明，附圖中：第1(a)及1(b)圖示意顯示依據本發明的實施例製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟；第2(a)及2(b)圖示意顯示依據本發明的實施例在第1(a)及1(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟；第3(a)及3(b)圖示意顯示依據本發明的實施例在第2(a)及2(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟；第4(a)及4(b)圖示意顯示依據本發明的實施例在第3(a)及3(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟；第5(a)及5(b)圖示意顯示依據本發明的實施例在第4(a)及4(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟；第6(a)及6(b)圖示意顯示依據本發明的實施例在第5(a)及5(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟；第7(a)及7(b)圖示意顯示依據本發明的實施例在第6(a)及6(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟；第8圖顯示製造具有一個或多個n型塊體
finFET的半導體裝置的方法的一個步驟的立體圖，其與第3(a)及3(b)圖中示意顯示的步驟非常相似；第9圖顯示製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟的立體圖，其與第4(a)及4(b)圖中示意顯示的步驟非常相似；第10圖顯示製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟的立體圖，其與第5(a)及5(b)圖中示意顯示的步驟非常相似；第11(a)及11(b)圖示意顯示依據本發明的另一個實施例在第4(a)及4(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟；第12(a)及12(b)圖示意顯示依據本發明的另一個實施例在第11(a)及11(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟；以及第13(a)圖示意顯示依據本發明的實施例製造的n型塊體finFET的通道、源極及汲極區中的應變，且第13(b)圖顯示沿鰭片的垂直方向測量的應變測試結果。
應當瞭解，出於簡化及說明清楚的目的，附圖中的元件並不一定按比例繪製。例如，出於清楚目的，一些元件的尺寸可能相對其它元件的尺寸被放大。
在下面的詳細說明中，闡述許多具體細節
來提供有關本發明的各種實施例的充分理解。不過，應當理解，可在不具有這些具體細節的情況下實施本發明的實施例。
為不模糊有關本發明的實質和/或實施例的陳述，在下面的詳細說明中，可能將現有技術已知的一些製程步驟和/或操作組合在一起來進行陳述和/或用於說明目的，且在一些例子中可能對其不作詳細說明。在其它例子中，現有技術已知的一些製程步驟和/或操作可能根本不作說明。另外，一些已知的裝置製程技術可能未作詳細說明，且在一些例子中，可能參考其它公開的文章、專利和/或公開的專利申請進行參照，以免模糊有關本發明的實質和/或實施例的說明。應當理解，下面的說明在一定程度上著重於本發明的各種實施例的獨特特徵和/或元件。
第1(a)及1(b)圖示意顯示依據本發明的實施例製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟。更具體而言，第1(a)圖是處於製造中的該裝置的側視圖，其中，沿形成於該裝置的基板的頂部或頂部部分的鰭片的方向觀看該裝置。將鰭片示意顯示為延伸入和/或出第1(a)圖中的紙面。第1(b)圖顯示處於製造中的該裝置的正視圖，其中，沿垂直於鰭片的方向觀看該裝置，將鰭片示意顯示為平行於第1(b)圖中的紙面延伸。類似地，第2(a)至7(b)圖以及第11(a)至11(b)圖示意顯示處於不同製造階段或步驟的該裝置，且與第1(a)及1(b)圖類似，“(a)”為側視圖且“(b)”為該裝置的正視圖。
另外，為進一步幫助理解第1(a)至7(b)圖，第8圖、第9圖及第10圖中示例提供處於不同製造階段的該裝置的一些立體圖。更具體而言，第8圖顯示與第3(a)及3(b)圖中所示的步驟密切對應的該裝置的示例立體圖；第9圖顯示與第4(a)及4(b)圖中所示的步驟密切對應的該裝置的示例立體圖；以及第10圖顯示與第5(a)及5(b)圖中所示的步驟密切對應的該裝置的示例立體圖。
依據一個實施例，本發明的方法包括設置、製備或者供應基板101，在其上可形成一個或多個n型塊體finFET電晶體(下文中總稱為半導體裝置10)。基板101可為由塊體矽(Si)、摻雜矽，或矽-鍺(SiGe)等列舉的一些可能的非限制性例子的基板材料所構成的半導體基板。在下面的說明中，為簡單說明而不失一般性，將基板101假定為塊體矽基板。不過，本領域的技術人員將瞭解，下面提供的說明可類似地應用於使用不同基板材料的情形。
在一個實施例中，基板101可已有一個或多個鰭片形成於其中，例如第1(a)圖的側視圖中示意顯示的鰭片111、121、131以及141。在另一個實施例中，鰭片111、121、131以及141可形成於基板101的頂部上，且其材料與基板101相同或不同。在下面的說明中，出於容易參考的目的，標記101用以指基板或位於鰭片111、121、131及141下方的基板部分。
如第1(a)及1(b)圖中所示，在形成鰭片111、121、131及141以後，至少在被暴露且未被鰭片111、
121、131及141覆蓋的基板101的部分上可沉積絕緣材料層102。絕緣層102可為TEOS氧化物(氧化矽)層或其它合適的介電或絕緣材料層，用以為形成於半導體基板101頂部上的裝置或裝置的功能部分提供與下面的半導體基板101的電性絕緣。下文中，層102偶爾可指氧化物層，而不喪失其一般性以方便參照。
第2(a)及2(b)圖示意顯示依據本發明的實施例在第1(a)及1(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟。更具體地說，本發明的一個實施例包括在一個或多個鰭片或鰭片結構111、121、131及141上方形成一個或多個閘極或閘極結構，例如閘極結構211、221及231。閘極結構211、221及231可藉由例如下述方式形成：沉積覆蓋鰭片111、121、131及141以及氧化物層102的閘極材料層；在該閘極材料層的頂部上沉積硬遮罩層；藉由例如微影圖案化製程在該硬遮罩層中形成包括例如閘極遮罩212、222及232的閘極圖案；以及最後，藉由定向及選擇性蝕刻製程將該硬遮罩層下面的該閘極材料層轉換為閘極結構211、221及231。
更具體而言，在將該閘極材料層轉換為閘極結構211、221及231的過程中，藉由例如反應離子蝕刻(reactive-ion-etching；RIE)製程可蝕刻掉不被閘極遮罩212、222及232覆蓋的該閘極材料的部分。該RIE製程可經製作或設計而對鰭片111、121、131及141以及氧化物
層102的材料都具有選擇性。因此，該蝕刻製程僅使直接位於閘極遮罩212、222及232下面的閘極材料保留於氧化物層102的頂部上，且在不被該閘極遮罩覆蓋的區域中，該蝕刻藉由蝕刻選擇性停止於下面的氧化物層102以及鰭片結構111、121、131及141。在一個實施例中，閘極結構211、221及231可經形成以使該閘極結構的縱向垂直於鰭片結構111、121、131及141的方向。
第3(a)及3(b)圖示意顯示依據本發明的實施例在第2(a)及2(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟。更具體而言，直接鄰近各閘極結構211、221及231的兩個相對側壁可形成側壁間隔件，例如間隔件213、223以及233。為形成間隔件213、223以及233，可例如首先沉積覆蓋閘極結構211、221及231(包括側壁及其頂部上的閘極遮罩212、222及232)的共形介電材料(例如氮化物或氧化物)層。該共形介電層也可覆蓋位於該閘極結構之間的先前暴露的氧化物層102。接著，應用定向蝕刻製程，以移除位於該閘極遮罩的頂部上以及氧化物層102的頂部上的該共形介電層的部分。上面的沉積及蝕刻製程最終僅保留與閘極結構211、221以及231的側壁相鄰的該共形介電層的部分。與此同時，至少由於高度差，在鰭片的側壁可保留很少或沒有共形介電層。如必要，可使用其它技術來移除鰭片的側壁處的任意剩餘介電材料。
應當注意，本發明的實施例不限於上述態
樣，且可藉由使用當前存在或未來開發的其它合適的技術來製造側壁間隔件213、223及233。另外，側壁間隔件213、223及233可經製造而具有例如約2奈米至約10奈米的厚度，以藉由在處於製造中的finFET的源極/汲極與閘極之間提供適當的間距/間隔而可適合裝置性能。
藉由上面在第3(a)及3(b)圖中所示的步驟製造的該半導體裝置的示例立體圖可在第8圖中獲得，第8圖示意顯示鰭片111、121、131，閘極結構211，側壁間隔件213，閘極遮罩212，以及將其頂部上的n型finFET與下面的半導體基板101隔開的氧化物層102。
第4(a)及4(b)圖示意顯示依據本發明的實施例在第3(a)及3(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟。例如，在形成與閘極結構211、221及231的側壁相鄰的間隔件213、223及233以後，可移除或蝕刻掉鰭片111、121、131及141的特定部分。更具體而言，例如藉由選擇性蝕刻製程(不過也可使用其它移除製程)可移除位於閘極結構211、221及231之間因此未被閘極結構211、221及231覆蓋也未被側壁間隔件213、223及233覆蓋的鰭片111、121、131及141的部分。
尤其，可使用對側壁間隔件213、223及233(其可為氮化物或氧化物材料)及氧化物層102的材料都具有選擇性的任意蝕刻製程，以選擇性移除由矽材料製成的鰭片111、121、131及141的上述部分。更具體而言，
該移除製程可移除高於氧化物層102的高度的矽鰭片的較大部分或整個部分，且在一些實施例中可蝕刻至略低於氧化物層102的高度。該移除製程也可移除位於該側壁間隔件外部的矽鰭片的較大部分或整個部分，從而在該側壁間隔件暴露鰭片111、121、131及141的垂直剖面以及在氧化物層102的高度暴露水準剖面。在一個實施例中，鰭片的剖面為矩形。
如第4(b)圖中示意顯示，可能已蝕刻掉並移除閘極結構211與221之間以及閘極結構221與231之間的鰭片111(以及鰭片121、131以及141)的部分。這裡，應當理解，如第4(a)圖中示意顯示，鰭片111a、121a、131a及141a實際上是在已移除位於間隔件213前面(從而不被間隔件213覆蓋)的鰭片的部分以後，位於閘極結構211的間隔件213的側壁表面的鰭片111、121、131及141的暴露剖面，儘管該附圖可能看起來與第3(a)圖中所示類似。
藉由上面在第4(a)及4(b)圖中所示的步驟製造的該半導體裝置的示例立體圖可在第9圖中獲得，第9圖示意顯示已移除或蝕刻掉鰭片111、121、131的部分，從而在與側壁間隔件213的表面共面的表面暴露剖面111a、121a以及131a。第9圖也顯示位於與氧化物層102的頂部表面共面的表面的鰭片的暴露剖面。
第5(a)及5(b)圖示意顯示依據本發明的實施例在第4(a)及4(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟。
更具體而言，該方法可包括在該閘極之間形成由第一材料構成的完全鬆弛的源極/汲極區。該第一材料的晶格常數大於第二材料的晶格常數，該第二材料可用以形成覆蓋層以覆蓋該源極/汲極區，如下面參照第6(a)至7(b)圖更詳細所述。例如，該第一材料可為矽-鍺(SiGe)且該第二材料可為矽(Si)。在此類情況下，磊晶形成的源極/汲極區可具有依賴於該磊晶生長製程中所使用的鍺(Ge)的量或濃度水準相對矽(Si)的量或濃度水準的晶格常數。由於Ge具有比Si的晶格常數大大約4%的晶格常數，因此例如具有50%原子百分比鍺含量的SiGe可具有比純Si的晶格常數大大約2%的晶格常數，具有20%原子百分比鍺的SiGe可具有比純Si的晶格常數大大約1%的晶格常數。在下面的說明中，作為非限制性例子，假定SiGe是該第一材料並假定Si是該第二材料，不過針對上面的製程中的該第一及該第二材料也可使用合適半導體材料的其它組合。
在下面的說明中，各種材料例如SiGe和/或Si(應變的或未應變的)的晶格常數都以相對完全鬆弛且未應變的Si晶體的百分比表示，該完全鬆弛且未應變的Si晶體被定義為具有0%的晶格常數(相對其自己)。另一方面，材料中的應變可依據相對其處於完全鬆弛且未應變狀態的晶格常數的晶格常數變化來測量。例如，對於純Si，正晶格常數(正百分比)表示該矽材料中的拉伸應變，而負晶格常數(負百分比)表示同一材料中的壓縮應變。另外例如，對於SiGe，如果該SiGe材料的晶格常數(例如2.4%)
大於完全鬆弛的未應變SiGe的晶格常數(例如2.0%)，則認為該SiGe材料處於拉伸應變(0.4%)。另一方面，如果該SiGe材料的晶格常數(例如0.2%)小於完全鬆弛的未應變SiGe的晶格常數(例如2.0%)，儘管它仍是正晶格常數(0.2%)，但認為該SiGe材料處於壓縮應變(-1.8%)。下文中，材料內部的壓縮或拉伸應變可藉由其晶格常數中的百分比變化(相對其完全鬆弛的未應變狀態)來測量。例如藉由應用雙透鏡暗視場電子全息照相術可試驗性測量材料的晶格常數。
如第5(a)及5(b)圖中示意顯示，源極/汲極區311、321、331及341可自鰭片111、121、131及141的暴露剖面磊晶生長。為獲得完全鬆弛的SiGe源極/汲極區，該SiGe磊晶生長製程可經調節或調整，從而可在所形成的SiGe源極/汲極區中引入大量的堆垛層錯及位錯。這裡，術語“大量”表示堆垛層錯及位錯的量高至通常被本領域的技術人員認為不利於源極/汲極區並因此一般會避免的程度。該大量的堆垛層錯及位錯可導致完全鬆弛的SiGe源極/汲極區，其使本發明的實施例能夠在finFET的通道區中有利地引入拉伸應變，如下面參照第6(a)至7(b)圖更詳細所述。這裡，應當注意，本發明的實施例可包括可用於形成完全鬆弛的源極/汲極區的其它方法和/或製程。
為在所形成的源極/汲極區中引入堆垛層錯及位錯，本發明的一個實施例可包括在SiGe磊晶生長中引入高濃度水準的鍺(Ge)含量。例如，本發明已實驗性測試
並證實，在所形成的SiGe源極/汲極區中可引入原子百分比高達50%至53%的Ge含量，發現其伴隨有高度堆垛層錯及位錯。本發明也證實，上面所引起的堆垛層錯及位錯的存在導致完全鬆弛的SiGe源極/汲極區，其為藉由施加外部壓縮應變在該源極/汲極區中引入壓縮應變提供了條件。具有壓縮應變的SiGe源極/汲極區可在該源汲極區之間的finFET的閘極下面的Si通道區中相應產生拉伸應變。
藉由上面在第5(a)及5(b)圖中所示的步驟製造的該半導體裝置的示例立體圖可在第10圖獲得，第10圖示意顯示磊晶生長的源極/汲極區311、321以及331。
在第5(a)及5(b)圖中，示意顯示藉由磊晶生長製程可形成菱形源極/汲極區。依據另一個實施例，該菱形源極/汲極區還可藉由例如選擇性蝕刻製程、離子濺鍍製程或任何其它現有或未來開發的技術重新成形，以具有與鰭片通道區的剖面基本類似的形狀。一個此類形狀可例如為矩形，其作為替代實施例示例顯示於第11(a)及11(b)圖中。具有與鰭片的形狀基本類似的形狀的源極/汲極區的形成還可增強源極/汲極區向鰭片通道區施加拉伸應變的效果，如下面更詳細所述。
第6(a)及6(b)圖示意顯示依據本發明的實施例在第5(a)及5(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟。在磊晶形成完全鬆弛的SiGe源汲極區以後，該源極/汲極區可經進一步處理以產生內部壓縮應變，其因此可導致向
閘極結構下面所覆蓋的Si鰭片通道區施加拉伸應變。更具體而言，作為在源極/汲極區產生內部壓縮應變的非限制性例子，可形成或創建覆蓋層，尤其矽覆蓋層，以包圍並基本覆蓋該磊晶生長的源極/汲極區。如第6(a)圖中示意顯示，可磊晶生長矽覆蓋層411、421、431及441以包覆下面的源極/汲極區311、321、331及341，該些源極/汲極區本身具有大量的堆垛層錯及位錯。矽覆蓋層411、421、431及441可經形成以具有足夠厚的厚度，從而在其磊晶形成期間在源極/汲極區311、321、331及341內部開始產生壓縮應變。例如，矽覆蓋層的厚度可在約5奈米至約30奈米範圍內，以對下面的SiGe源極/汲極區產生足夠的壓縮應變。至少由於在所形成的Si覆蓋層的晶格常數與被該Si覆蓋層覆蓋的該SiGe源極/汲極區的晶格常數之間的差別，可在該SiGe源極/汲極區內部產生壓縮應變。例如，從具有比純Si的晶格常數大大約2%的晶格常數的完全鬆弛的SiGe，該源極/汲極區可應變以具有約0.2%的晶格常數(儘管仍大於純Si的晶格常數)，從而經歷淨晶格常數變化以及因此-1.8%的壓縮應變。
在替代實施例中，如第11(a)及11(b)圖中示意顯示，其中，該SiGe源極/汲極區經形成以具有與該矽鰭片通道區的剖面基本類似的形狀。第12(a)及12(b)圖中示意顯示所形成的矽覆蓋層，其中，該SiGe源極/汲極區中的壓縮應變可在更靠近該矽鰭片通道區的區域中產生，從而增強該SiGe源極/汲極區向該矽鰭片通道區施加拉伸
應變的有效性。
第7(a)及7(b)圖示意顯示依據本發明的實施例在第6(a)及6(b)圖中所示的步驟之後，製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟。更具體而言，在形成矽覆蓋層411、421、431及441期間，由於晶格不匹配，所形成的矽覆蓋層開始向其覆蓋的該SiGe源極/汲極區施加壓縮應變，且完全鬆弛的事實促進該SiGe源極/汲極區“崩潰”為源極及汲極312、322、332及342。這因此導致對位於該閘極結構下面並緊鄰該源極/汲極區的該Si鰭片通道區施加拉拽作用。此拉拽作用在該矽通道區內部產生拉伸應變，其通常被認為有利於增加n型finFET電晶體中的載流子的遷移率。在一個例子中，經測試，由於處於壓縮應變下的相鄰SiGe源極/汲極區，該矽鰭片通道區經歷至少0.7%的拉伸應變。
第8圖顯示製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟的示例立體圖，其與如上所述的第3(a)及3(b)圖中示意顯示的步驟非常相似；第9圖顯示製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟的立體圖，其與如上所述的第4(a)及4(b)圖中示意顯示的步驟非常相似；以及第10圖顯示製造具有一個或多個n型塊體finFET的半導體裝置的方法的一個步驟的立體圖，其與如上所述的第5(a)及5(b)圖中示意顯示的步驟非常相似。
第13(a)圖示意顯示依據本發明的實施例製
造的n型塊體finFET的通道、源極及汲極區中的應變。不同類型的箭頭表示該矽鰭片通道區111經歷拉伸應變而該SiGe源極/汲極區經歷壓縮應變。第13(b)圖顯示沿finFET的鰭片區的垂直方向測試的應變測量結果，其中，其SiGe區形成有矽覆蓋層或沒有矽覆蓋層。垂直穿過閘區對應區域、隔離區並進入基板區進行測量。測試結果清楚地表明，藉由施加矽覆蓋層，鰭片通道區經歷拉伸應變增加，在靠近鰭片的頂部的區域中高達0.7%應變。應變強度沿著朝向基板101的垂直方向降低。
儘管這裡顯示並說明本發明的特定特徵，但本領域的普通技術人員會作許多修改、替代、變更以及等同。因此，應當理解，所附申請專利範圍意圖涵蓋落入本發明的精神範圍內的所有此類修改及變更。
101‧‧‧基板
102‧‧‧絕緣層
111‧‧‧鰭片
Claims (20)
- 一種方法，包括：形成finFET結構，該finFET結構具有位於閘極結構下面的鰭片通道區、以及與該閘極結構的兩個相對側的該鰭片通道區直接相鄰的源極區及汲極區；以及使該源極區及該汲極區經受壓縮應變，從而使該源極區及該汲極區對該鰭片通道區施加拉伸應變。
- 如申請專利範圍第1項所述的方法，其中，形成該finFET結構包括在該鰭片通道區的該兩個相對側磊晶生長完全鬆弛的矽-鍺(SiGe)以形成該源極區及該汲極區，其中，該源極區及該汲極區的該SiGe具有原子百分比至少50%的Ge濃度水準。
- 如申請專利範圍第2項所述的方法，其中，磊晶生長該完全鬆弛的SiGe包括透過該SiGe形成該源極區及該汲極區以具有堆垛層錯及位錯，並利用該Ge濃度水準控制該源極區及該汲極區內部的該堆垛層錯及位錯的量。
- 如申請專利範圍第1項所述的方法，其中，形成該finFET結構包括：利用該閘極結構覆蓋基板上的鰭片；鄰近該閘極結構的側壁形成側壁間隔件；以及藉由移除未被該閘極結構及該側壁間隔件覆蓋的該鰭片的部分來形成該鰭片通道區。
- 如申請專利範圍第1項所述的方法，其中，使該源極區及該汲極區經受該壓縮應變包括磊晶生長位於該源極 區及該汲極區的頂部上並覆蓋該源極區及該汲極區的矽覆蓋層，其中，該矽覆蓋層的晶格常數小於該源極區及該汲極區的晶格常數。
- 如申請專利範圍第5項所述的方法，其中，該矽覆蓋層具有在約5奈米至約30奈米範圍內的厚度，使該源極區及該汲極區對該鰭片通道區施加拉伸應變並導致該鰭片通道區中至少0.7%的拉伸應變。
- 如申請專利範圍第5項所述的方法，其中，生長覆蓋該源極區及該汲極區的該矽覆蓋層使該源極區及該汲極區成為具有至少-1.8%的壓縮應變的應變源極及汲極。
- 一種方法，包括：在半導體基板的頂部上設置一個或多個鰭片；覆蓋該一個或多個鰭片的下部於絕緣材料中；利用閘極結構覆蓋該一個或多個鰭片的鰭片通道區；形成與該閘極結構的兩個相對側的該鰭片通道區直接相鄰的源極區及汲極區；以及使該源極區及該汲極區經受壓縮應變，從而使該源極區及該汲極區對該鰭片通道區施加拉伸應變。
- 如申請專利範圍第8項所述的方法，其中，形成該源極區及該汲極區包括：鄰近該閘極結構的兩個相對側壁形成側壁間隔件；移除未被該閘極結構覆蓋且未被該側壁間隔件覆蓋的該一個或多個鰭片的部分，以在該側壁間隔件及該 絕緣材料的表面暴露該一個或多個鰭片的剖面；以及自該一個或多個鰭片的該暴露剖面磊晶生長矽-鍺(SiGe)以形成該源極區及該汲極區。
- 如申請專利範圍第9項所述的方法，其中，磊晶生長該SiGe包括透過該SiGe形成該源極區及該汲極區以具有堆垛層錯及位錯，並利用具有原子百分比至少50%的該SiGe中的Ge濃度水準來控制該源極區及該汲極區內部的該堆垛層錯及位錯的量。
- 如申請專利範圍第8項所述的方法，其中，使該源極區及該汲極區經受該壓縮應變包括磊晶生長位於該源極區及該汲極區的頂部上並覆蓋該源極區及該汲極區的矽覆蓋層，其中，該矽覆蓋層在其形成過程中向該矽覆蓋層所包覆的該源極區及該汲極區施加該壓縮應變。
- 如申請專利範圍第11項所述的方法，其中，該矽覆蓋層具有在約5奈米至約30奈米範圍內的厚度，該厚度足以使該源極區及該汲極區沿遠離該鰭片通道區的方向被拉拽，從而導致該鰭片通道區內部至少0.7%的拉伸應變。
- 如申請專利範圍第11項所述的方法，其中，生長覆蓋該源極區及該汲極區的該矽覆蓋層使該源極區及該汲極區成為具有至少-1.8%的壓縮應變的finFET的應變源極及汲極。
- 一種finFET電晶體，包括：鰭片形狀的通道區，係由其頂部上的閘極覆蓋； 源極，係與該閘極的第一側上的該通道區的第一端相鄰；以及汲極，係與該閘極的第二側上的該通道區的第二端相鄰，其中，該源極及汲極由具有原子百分比至少50%的Ge濃度水準的磊晶生長矽-鍺(SiGe)製成。
- 如申請專利範圍第14項所述的finFET電晶體，其中，該源極及汲極處於至少-1.8%的壓縮應變下。
- 如申請專利範圍第14項所述的finFET電晶體，其中，該源極及汲極由磊晶生長的矽覆蓋層覆蓋，由該矽覆蓋層與該源極及汲極之間的晶格常數的差別輔助該矽覆蓋層向下面的由SiGe構成的源極及汲極施加壓縮應變。
- 如申請專利範圍第16項所述的finFET電晶體，其中，該矽覆蓋層具有足夠厚的厚度，以在該源極及汲極內部引起至少-1.8%的壓縮應變。
- 如申請專利範圍第16項所述的finFET電晶體，其中，該矽覆蓋層在該源極及汲極內部引起壓縮應變，該壓縮應變藉由在該通道區與該源極及汲極之間的介面導致在該通道區內部產生拉伸應變。
- 如申請專利範圍第18項所述的finFET，其中，該源極及該汲極包含由該至少50%的Ge濃度水準的存在引起的堆垛層錯及位錯。
- 如申請專利範圍第18項所述的finFET，其中，該通道 區內部的該拉伸應變為至少0.7%。
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