KR102436637B1 - 나노와이어 구조물을 형성하는 방법 - Google Patents

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Abstract

본 발명의 실시예는, 기판 상에 나노와이어 구조물을 형성하기 위한 방법에 대해 기재한다. 하나의 실시예에 따르면, 방법은, a) 기판 상에 제1 반도체 층을 성막하는 단계, b) 패터닝된 제1 반도체 층을 형성하도록 제1 반도체 층을 에칭하는 단계, c) 패터닝된 제1 반도체 층에 걸쳐 유전체 층을 형성하는 단계, 및 d) 패터닝된 제1 반도체 층 상에 그리고 유전체 층 상에 제2 반도체 층을 성막하는 단계를 포함한다. 방법은, e) 단계 a) 내지 단계 d)를 적어도 1회 반복하는 단계, f) 단계 e)에 이어서, 단계 a) 내지 단계 c)를 1회 반복하는 단계, g) 핀 구조물을 형성하도록 패터닝된 제1 반도체 층, 유전체 층, 및 제2 반도체 층을 에칭하는 단계, 및 h) 핀 구조물로부터 패터닝된 제1 반도체 층을 제거하는 단계를 포함한다.

Description

나노와이어 구조물을 형성하는 방법{METHOD FOR FORMING A NANOWIRE STRUCTURE}
관련 출원에 대한 상호 참조
본 출원은 2015년 1월 13일 출원된 미국 가출원 번호 제62/102,735호와 관련되며 이의 우선권을 주장하고, 이의 전체 내용은 참조에 의해 여기에 포함된다.
기술분야
본 발명은 일반적으로 반도체 디바이스를 형성하기 위한 방법에 관한 것이며, 보다 상세하게는 기판 상에 나노와이어 구조물(nanowire structure)을 형성하는 방법에 관한 것이다.
반도체 산업은 성능을 촉진시키고 트랜지스터 밀도를 증가시키기 위하여 디바이스 피처 크기의 스케일링/감소에 의존해왔다. 스케일링으로 인해 계속된 디바이스 성능 개선은, 절연체 상의 반도체(예를 들어, SOI 및 GeO), 90nm 노드에서의 모빌리티를 개선하기 위한 SiGe, SiC와 같은 스트레서(stressor), 소스 및 드레인의 에피텍셜 재성장(상승된 소스 및 드레인), 45nm 노드에서의 하이 k(high-k) 금속 게이트(HKMG; high-k metal gate), 22nm 노드에서의 FinFET 및 트리게이트와 같은 3D 구조물과 같은 고유의 기술의 도입을 겪어왔다.
그러나, 디바이스 성능 및 양호한 단채널 제어를 유지하는 것이 14nm 기술 노드를 넘어서는 상당한 난제이다. 새로운 재료(예를 들어, Ⅲ-Ⅴ 반도체, Ge, SiGe, 그라핀, MoS2, WS2, MoSe2, 및 WS2) 및 새로운 집적 방식(예를 들어, 나노와이어)이 필요하다. 나노와이어는 피처 크기의 스케일링, 양호한 단채널 제어, 및 디바이스 전자 모빌리티의 향상, 그에 따른 디바이스 속도의 향상을 제공한다.
본 발명의 실시예는 기판 상에 나노와이어 구조물을 형성하는 방법을 기술한다.
하나의 실시예에 따르면, 방법은, (a) 기판 상에 제1 반도체 층을 성막하는 단계, b) 패터닝된 제1 반도체 층을 형성하도록 제1 반도체 층을 에칭하는 단계, c) 패터닝된 제1 반도체 층에 걸쳐 유전체 층을 형성하는 단계, 및 d) 패터닝된 제1 반도체 층 상에 그리고 유전체 층 상에 제2 반도체 층을 성막하는 단계를 포함한다. 방법은, e) 단계 a) 내지 단계 d)를 적어도 1회 반복하는 단계, f) 단계 e)에 이어서, 단계 a) 내지 단계 c)를 1회 반복하는 단계, g) 핀 구조물을 형성하도록 패터닝된 제1 반도체 층, 유전체 층, 및 제2 반도체 층을 에칭하는 단계, 및 h) 핀 구조물로부터 패터닝된 제1 반도체 층을 제거하는 단계를 더 포함한다.
도 1은 기판 상에 나노와이어 구조물을 형성하기 위한 프로세스 흐름을 도시한다.
도 2a 내지 도 2m은 기판 상에 나노와이어 구조물을 형성하기 위한 프로세스 흐름을 개략 단면도들을 통해 개략적으로 도시한다.
본 개시는 나노와이어 구조물의 제조 및 나노와이어 구조물의 반도체 디바이스로의 집적을 기술한다.
이제 도면을 참조하면, 도 1은 기판 상에 나노와이어 구조물을 형성하기 위한 프로세스 흐름을 도시하고, 도 2a 내지 도 2m은 기판 상에 반도체 나노와이어 구조물을 형성하기 위한 프로세스 흐름을 개략 단면도들을 통해 개략적으로 도시한다. 도면에서는 2차원적으로만 도시되어 있지만, 나노와이어 구조물은, 길이, 폭 및 두께를 갖는 복수의 수직 적층된 나노와이어들을 포함한 3차원 구조물이다. 프로세스 흐름(10)은, 단계 100에서, 구조물(20)을 형성하도록 기판(200) 상에 제1 반도체 층(202)을 성막하는 것을 포함한다. 기판(예를 들어, Si 웨이퍼)(100)은 임의의 크기로 이루어질 수 있으며, 예를 들어 200 mm 웨이퍼, 300 mm 웨이퍼, 450 mm 웨이퍼, 또는 그보다도 더 큰 웨이퍼일 수 있다. 하나의 실시예에 따르면, 기판(200) 및 제1 반도체 층(202)은 Si, SixGe1-x, Ge, 및 화합물 반도체(예를 들어, Ⅲ-Ⅴ 반도체)로부터 선택될 수 있다. 하나의 실시예에 따르면, 제1 반도체 층(202)은 에피텍셜 성장된 반도체 층일 수 있다. 다른 실시예에 따르면, 기판(200)은 Ge 또는 SixGe1-x 화합물을 포함할 수 있으며, 여기에서 x는 Si의 원자 비율이고, 1-x는 Ge의 원자 비율이다. 하나의 예에서, 기판(200)은 완화된 Si0.5Ge0.5 버퍼 층 상에 성막된 압축 변형된 Ge 층 또는 인장 변형된 SixGe1-x(x>0.5)을 포함할 수 있다.
도 2b 및 도 2c에서의 구조물(22 및 24)도 또한 참조하면, 각각, 단계 102에서, 방법은 패터닝된 제1 반도체 층(203)을 형성하도록 제1 반도체 층(202)을 에칭하는 것을 포함한다. 에칭은 제1 반도체 층(202)을 에칭하도록 제1 반도체 층(202) 상의 마스크로서 패터닝된 막(204)을 사용하여 수행될 수 있다. 에칭은 선택적이고, 기판(200) 상에서 정지한다. 패터닝된 막(204)은 포토레지스트 막, 하드 마스크 층, 또는 이들의 조합을 포함할 수 있고, 표준 리소그래피 및 에칭 방법을 사용하여 준비될 수 있다.
방법은, 단계 104에서, 패터닝된 제1 반도체 층(203)에 걸쳐 유전체 층(206)을 형성하는 것을 더 포함한다(도 2d의 구조물(26)). 하나의 예에서, 유전체 층(206)은, 기판(200) 상에 선택적으로 성장되며 패터닝된 막(204) 상에는 성장되지 않는 에피텍셜 산화물 층일 수 있다. 결정질 위층(overlayer)인 에피텍셜 산화물 층은, 예를 들어, 분자 빔 에피텍시(MBE; molecular beam epitaxy) 또는 금속 산화물 화학적 기상 증착(MOCVD; metal oxide chemical vapor deposition)을 사용하여 성장될 수 있다. 에피텍셜 산화물의 비한정적인 예는, SiO2 그리고 Gd2O3, CeO2, 및 La2O3와 같은 금속 산화물을 포함한다. 다른 예에서, 유전체 층(206)은, 기판(200) 상에 에피텍셜 성장되고, 패터닝된 제1 반도체 층(203) 상에 비에피텍셜(non-epitaxial) 성막될 수 있으며, 그 후에 비에피텍셜 부분을 패터닝된 막(204)으로부터 우선적으로 제거할 수 있다. 우선적 제거는, 에피텍셜 부분에 비교하여 비에피텍셜 부분의 더 빠른 에칭을 이용할 수 있다. 그 후에, 패터닝된 막(204)이 건식 또는 습식 에칭에 의해 패터닝된 제1 반도체 층(203)으로부터 제거될 수 있다.
단계 106에서, 도 2e의 구조물(26)을 형성하도록 제2 반도체 층(208)이 패터닝된 제1 반도체 층(203) 상에 그리고 유전체 층(206) 상에 성막된다. 제2 반도체 층(208)은 패터닝된 제1 반도체 층(203)과 상이한 화학 조성을 갖고, Si, SiGe, Ge, 및 화합물 반도체(예를 들어, Ⅲ-Ⅴ 반도체)로부터 선택될 수 있다. 하나의 실시예에 따르면, 제2 반도체 층(208)은 에피텍셜 반도체 층일 수 있다. 하나의 실시예에 따르면, 패터닝된 제1 반도체 층(203)은 에피텍셜 실리콘을 포함할 수 있고, 제2 반도체 층(208)은 에피텍셜 실리콘 게르마늄을 포함할 수 있다. 다른 실시예에 따르면, 패터닝된 제1 반도체 층(203)은 에피텍셜 실리콘 게르마늄을 포함할 수 있고, 제2 반도체 층(208)은 에피텍셜 실리콘을 포함할 수 있다.
프로세싱 단계들(100-106)은, 패터닝된 제1 반도체 층(203), 유전체 층(206) 및 제2 반도체 층(208)의 추가적인 교호의(alternating) 층들을 형성하도록 적어도 1회 반복될 수 있다. 도 2f는 단계들(100-106)을 두 번 반복한 후의 결과적인 구조물(30)을 도시하지만, 다른 예는 더 적거나 또는 추가의 교호의 층들을 포함할 수 있다. 그 후에, 단계 108로 진행하기 전에 단계들(100-104)이 1회 수행된다. 결과적인 구조물(32)이 도 2g에 도시되어 있다.
단계 108에서, 프로세스 흐름(10)은, 복수의 패터닝된 제1 반도체 층(203), 유전체 층(206), 및 제2 반도체 층(208)을 에칭하는 것을 더 포함한다. 에칭은, 더미 게이트(210)(예를 들어, 폴리실리콘), 및 더미 게이트(210) 상의 마스크 층(212)(예를 들어, SiN 또는 SiO2 또는 SiN 상의 SiO2)을 형성하는 것을 포함할 수 있다. 도 2h에 개략적으로 도시된 핀 구조물(34)을 형성하도록, 패터닝된 제1 반도체 층(203), 유전체 층(206), 제2 반도체 층(208), 및 더미 게이트(210)를 에칭하는 데 마스크 층(212)이 사용될 수 있다.
그 후에, 도 2i에 도시된 바와 같이, 소스 및 드레인(214)이 제2 반도체 층(208) 상에 선택적으로 에피텍셜 성장될 수 있다. 소스 및 드레인(214)은 제2 반도체 층(208)과 동일한 재료를 포함하거나 구성될 수 있다. 그 후에, 게이트 유전체 재료(216)(예를 들어, SiO2 또는 SiN)가 도 2i의 구조물(36) 위에 성막될 수 있고, 게이트 유전체 층(216)은 화학 기계적 연마(CMP; chemical mechanical polishing)를 사용하여 평탄화된다. 평탄화 프로세스는 더미 게이트(210) 상의 마스크 층(212)을 제거한다. 결과적인 구조물(38)이 도 2j에 도시되어 있다.
그 후에, 도 2j의 핀 구조물(38)은 나노와이어 구조물을 형성하도록 더 처리될 수 있다. 부가의 프로세싱은, 도 2k의 구조물(40)로서 도시된 바와 같이, 제1 선택적 에칭 프로세스에서 더미 게이트(210)를 제거하고, 제2 선택적 에칭 프로세스에서 구조물(40)로부터 패터닝된 제1 반도체 층(203)을 제거하는 것을 포함할 수 있다. 도 2l은 제2 반도체 층(208)을 포함하는 수직 적층된 나노와이어들 포함한 결과적인 구조물(42)을 도시한다.
도 2l의 나노와이어 구조물은 종래의 하이 k/금속 게이트 프로세싱을 계속함으로써 더 처리될 수 있다. 부가의 프로세싱은, 제2 반도체 층(208)의 나노와이어들 주변에 게이트 유전체 층(220)을 형성하고, 게이트 유전체 층(216) 주변에 게이트 전극 재료(218)를 형성하는 것을 포함할 수 있다. 도 2m은 결과적인 나노와이어 구조물(44)을 도시한다.
기판 상에 나노와이어 구조물을 형성하기 위한 방법이 다양한 실시예에서 개시되었다. 본 발명의 실시예의 전술한 기재는, 예시 및 기재를 위한 목적으로 제시된 것이다. 본 발명을 개시된 정확한 형태에 한정하거나 철저하도록 의도되지 않는다. 이러한 기재 및 다음의 청구항들은, 단지 서술을 위한 목적으로 사용되는 용어를 포함하며, 한정하는 것으로 해석되어서는 안 된다. 관련 기술 분야에서의 숙련자라면, 상기 교시에 비추어 많은 수정 및 변형이 가능하다는 것을 알 수 있을 것이다. 당해 기술 분야에서의 숙련자라면, 도면에 도시된 다양한 컴포넌트에 대한 다양한 등가의 조합 및 치환을 알 수 있을 것이다. 따라서, 본 발명의 범위는 이러한 상세한 설명에 의해서가 아니라 여기에 첨부된 청구항에 의해 한정되어야 하는 것으로 의도된다.

Claims (20)

  1. 기판 상에 나노와이어 구조물을 형성하는 방법에 있어서,
    a) 기판 상에 제1 반도체 층을 성막하는 단계;
    b) 패터닝된 제1 반도체 층을 형성하도록 상기 제1 반도체 층을 에칭하는 단계;
    c) 상기 패터닝된 제1 반도체 층에 인접한 유전체 층을 형성하는 단계;
    d) 상기 유전체 층을 형성한 후에 상기 패터닝된 제1 반도체 층 상에 그리고 상기 유전체 층 상에 제2 반도체 층을 성막하는 단계;
    e) 상기 단계 a) 내지 단계 d)를 적어도 1회 반복하는 단계;
    f) 상기 단계 e)에 이어서, 상기 단계 a) 내지 단계 c)를 1회 반복하는 단계;
    g) 핀 구조물을 형성하도록 상기 유전체 층들, 및 상기 제2 반도체 층들을 에칭하는 단계; 및
    h) 상기 핀 구조물로부터 상기 패터닝된 제1 반도체 층들을 제거하는 단계
    를 포함하는 나노와이어 구조물의 형성 방법.
  2. 청구항 1에 있어서, 상기 패터닝된 제1 반도체 층을 제거하는 단계는, 갭에 의해 서로 분리되어 있는 상기 제2 반도체 층의 나노와이어들을 형성하는 것인 나노와이어 구조물의 형성 방법.
  3. 청구항 2에 있어서, 상기 나노와이어들 주변에 게이트 유전체 층을 형성하는 단계를 더 포함하는 나노와이어 구조물의 형성 방법.
  4. 청구항 3에 있어서, 상기 게이트 유전체 층 주변에 게이트 전극 층을 형성하는 단계를 더 포함하는 나노와이어 구조물의 형성 방법.
  5. 청구항 1에 있어서, 상기 제1 및 제2 반도체 층들은 에피텍셜 층들인 것인 나노와이어 구조물의 형성 방법.
  6. 청구항 1에 있어서, 상기 패터닝된 제1 반도체 층들의 재료와 상기 제2 반도체 층들의 재료는 상이하고, Si, SiGe, Ge, 및 화합물 반도체들로 구성된 그룹으로부터 선택되는 것인 나노와이어 구조물의 형성 방법.
  7. 청구항 1에 있어서, 상기 패터닝된 제1 반도체 층들은 에피텍셜 실리콘을 포함하고, 상기 제2 반도체 층들은 에피텍셜 실리콘 게르마늄을 포함하는 것인 나노와이어 구조물의 형성 방법.
  8. 청구항 1에 있어서, 상기 패터닝된 제1 반도체 층들은 에피텍셜 실리콘 게르마늄을 포함하고 상기 제2 반도체 층들은 에피텍셜 실리콘을 포함하는 것인 나노와이어 구조물의 형성 방법.
  9. 청구항 1에 있어서, 상기 단계 b)는,
    상기 제1 반도체 층 상에 패터닝된 막을 형성하는 단계; 및
    상기 패터닝된 막에 따라 상기 제1 반도체 층을 에칭하는 단계를 포함하는 것인 나노와이어 구조물의 형성 방법.
  10. 청구항 9에 있어서, 상기 단계 c)는,
    상기 기판 상에 에피텍셜 층으로서 상기 유전체 층을 선택적으로 성장시키는 단계 - 상기 패터닝된 막 상에는 성장시키지 않음 - 를 포함하는 것인 나노와이어 구조물의 형성 방법.
  11. 청구항 9에 있어서, 상기 단계 c)는,
    상기 기판 상에 에피텍셜 층으로서 그리고 상기 패터닝된 막 상에 비에피텍셜(non-epitaxial) 층으로서 상기 유전체 층을 성장시키는 단계; 및
    상기 패터닝된 막으로부터 상기 비에피텍셜 층을 제거하는 단계를 포함하는 것인 나노와이어 구조물의 형성 방법.
  12. 청구항 1에 있어서, 상기 유전체 층은 에피텍셜 산화물을 포함하는 것인 나노와이어 구조물의 형성 방법.
  13. 청구항 12에 있어서, 상기 에피텍셜 산화물은 SiO2 및 금속 산화물로 구성된 그룹으로부터 선택되는 것인 나노와이어 구조물의 형성 방법.
  14. 청구항 13에 있어서, 상기 금속 산화물은 Gd2O3, CeO2, 및 La2O3으로 구성된 그룹으로부터 선택되는 것인 나노와이어 구조물의 형성 방법.
  15. 기판 상에 나노와이어 구조물을 형성하는 방법에 있어서,
    a) 기판 상에 SiGe 층을 성막하는 단계;
    b) 패터닝된 SiGe 층을 형성하도록 상기 SiGe 층을 에칭하는 단계;
    c) 상기 패터닝된 SiGe 층에 인접한 산화물 층을 형성하는 단계;
    d) 상기 산화물 층을 형성한 후에 상기 패터닝된 SiGe 층 상에 그리고 상기 산화물 층 상에 Si 층을 성막하는 단계;
    e) 상기 단계 a) 내지 단계 d)를 적어도 1회 반복하는 단계;
    f) 상기 단계 e)에 이어서, 상기 단계 a) 내지 단계 c)를 1회 반복하는 단계;
    g) 핀 구조물을 형성하도록 상기 산화물 층들, 및 상기 Si 층들을 에칭하는 단계; 및
    h) 상기 핀 구조물로부터 상기 패터닝된 SiGe 층들을 제거하는 단계를 포함하고,
    상기 패터닝된 SiGe 층들은 갭에 의해 서로 분리되어 있는 Si 나노와이어들을 형성하도록 상기 핀 구조물로부터 제거되는 것인 나노와이어 구조물의 형성 방법.
  16. 청구항 15에 있어서, 상기 Si 나노와이어들 주변에 게이트 유전체 층을 형성하는 단계, 및 상기 게이트 유전체 층 주변에 게이트 전극 층을 형성하는 단계를 더 포함하는 나노와이어 구조물의 형성 방법.
  17. 청구항 15에 있어서, 상기 단계 b)는,
    상기 SiGe 층 상에 패터닝된 막을 형성하는 단계; 및
    상기 패터닝된 막에 따라 상기 SiGe 층을 에칭하는 단계를 포함하는 것인 나노와이어 구조물의 형성 방법.
  18. 청구항 17에 있어서, 상기 단계 c)는,
    상기 기판 상에 에피텍셜 층으로서 상기 산화물 층을 선택적으로 성장시키는 단계 - 패터닝된 막 상에는 성장시키지 않음 - 를 포함하는 것인 나노와이어 구조물의 형성 방법.
  19. 청구항 17에 있어서, 상기 단계 c)는,
    상기 기판 상에 에피텍셜 층으로서 그리고 상기 패터닝된 막 상에 비에피텍셜 층으로서 상기 산화물 층을 성장시키는 단계; 및
    상기 패터닝된 막으로부터 상기 비에피텍셜 층을 제거하는 단계를 포함하는 것인 나노와이어 구조물의 형성 방법.
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