KR101287260B1 - 고이동성 다중 게이트 트랜지스터를 위한 핀 구조 - Google Patents

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Abstract

반도체 트랜지스터용 수직 핀 구조는 반도체 기판, 반도체 기판의 상부에 형성된 핀층, 및 핀층을 감싸는 캡핑층;을 포함하며, 반도체 기판은 Ⅳ족 반도체 물질을 포함하고, 핀층은 Ⅳ족 반도체 물질을 포함하며, 캡핑층은 Ⅲ-Ⅴ족의 반도체 화합물을 포함한다. 핀층은 Ge, SiGe, SiC, 또는 이들의 조합을 포함할 수 있다. 반도체 기판은 Si, Ge, SiGe, 또는 SiC를 포함할 수 있다. 캡핑층은 GaAs, InGaAs, InAs, InSb, GaSb, GaN, InP, 또는 이들의 조합을 포함할 수 있다. 캡핑층은 반도체 기판에 4 퍼센트 이상의 격자 미스매치를 제공할 수 있다. 핀층은 인접한 소자들로부터 절연을 제공하는 얕은 트렌치 절연(STI)층들 사이에 위치할 수 있다. 또한, 수직 핀 구조는 캡핑층을 감싸는 고-k 유전체층과 상기 고-k 유전체층을 감싸는 금속 게이트층을 더 포함할 수 있다.

Description

고이동성 다중 게이트 트랜지스터를 위한 핀 구조 {Fin Structure for High Mobility Multiple-gate Transistor}
본 출원은 2009년7월31자로 미국에 출원된 미국 가특허출원 No. 61/230,403의 우선권 주장 출원이며, 상기 가특허출원은 참조로서 전체 내용이 여기에 통합된다.
본 발명은 일반적으로 집적회로에 관한 것이며, 더욱 상세하게는 핀 구조를 갖는 FinFET 및/또는 다중 게이트 FET 소자에 관한 것이다.
집적회로 소자의 크기가 점점 작아짐에 따라 반도체 소자 성능을 계속해서 향상시키기 위한 몇 가지 전략이 있다. 한가지 전략은 스트레인 엔지니어링(strain engineering)이다. 트랜지스터 채널(channel)에서 스트레인(strain)을 조정함으로써 성능상 이익을 얻을 수 있다. 이러한 이익은 전자 이동성(electron mobility)(또는 정공 이동성(hole mobility))을 향상시켜 채널을 통한 전도성(conductivity)을 향상시키는 것이다.
CMOS 기술에 있어서, PMOS와 NMOS는 다른 형태의 스트레인에 대해 다르게 반응한다. 특히, PMOS 성능은 채널에 압축 스트레인(compressive strain)이 인가됨으로써 최고로 발휘된다. 반면에 NMOS는 인장 스트레인(tensile strain)에서 이익을 받는다. 예를 들면, Si0 .3Ge0 .7과 같이 임의의 분자비(molar ratio)의 실리콘과 게르마늄으로 구성된 SiGe (Si1 - xGex)은 보통 CMOS 트랜지스터에서 긴장된 실리콘(strained silicon)을 위한 스트레인 야기층(strain-inducing layer)(즉, 스트레서(stressor))으로 집적회로(ICs)에서 반도체 물질로서 사용된다.
긴장된 실리콘은 실리콘 원자들이 정상적인 원자간 거리를 넘도록 늘려진 실리콘층이다. 예를 들면, 이 긴장된 실리콘은 실리콘 게르마늄(SiGe) 기판(substrate) 위에 실리콘층을 놓음으로써 달성될 수 있다. 실리콘층에서 원자들은 벌크 실리콘 결정(bulk silicon crystal)의 원자들에 대해 훨씬 더 떨어져서 배열된 아래에 있는 실리콘 게르마늄층의 원자들에 맞추어 정렬하기 때문에, 실리콘 원자들 사이의 링크(link)가 늘어나게 되고, 이에 의해 긴장된 실리콘이 되게 된다.
다른 전략은 다중 게이트 소자(multigate devices)를 사용하는 것이다. 다중 게이트 소자 또는 다중 게이트 전계 효과 트랜지스터(MuGFET, Multigate Field Effect Transistor)는 한 개 이상의 게이트가 한 개의 소자에 통합된 MOSFET를 말한다. 다중 게이트는 다중 게이트 표면들이 전기적으로 한 개의 게이트로 작동하는 한 개의 게이트 전극에 의해 또는 독립 게이트 전극들에 의해 제어될 수 있다. 독립 게이트 전극들(independent gate electrodes)을 갖는 다중 게이트 소자는 때때로 다중 독립 게이트 전계 효과 트랜지스터(MIGFET, Multiple Independant Gate Field Effect Transistor)라고 불린다.
다중 게이트 소자에서, 채널은 다중 표면들 위에 한 개 이상의 게이트에 의해 둘려싸여 있어, "오프 상태(off state)" 누설 전류(leakage current)의 더욱 효과적인 억제가 가능하다. 또한, 다중 게이트는 구동 전류로 알려진 "온(on)" 상태에서 높아진 전류(enhanced current)를 허용한다. 온/오프 상태 사이에서의 높은 대비(contrast)와 감소된 누설 전류는 전력소비를 낮추고 소자 성능을 향상시킨다. 비평면 소자(non-planar devices)는 종래의 평면 트랜지스터보다 더 컴팩트하고, 더 작은 집적회로로 될 수 있는 더 높은 트랜지스터 밀도를 얻을 수 있다.
상기와 같은 전략에도 불구하고, 여전히 더한 개선과 더 높은 캐리어 이동성(carrier mobility)을 포함하는 더 좋은 성능이 요구된다. 특히, SiGe/Ge 긴장된 소자에 의한 더 높은 스트레인이 바람직하나, 고 인장 Ge 소자를 만드는 것은 어렵다. 또한, 게이트 유전체와 NMOS 소자의 Ge 사이의 질 낮은 경계면(poor interface)이 문제이다.
따라서, 더 높은 캐리어 이동성을 포함하는 더 좋은 소자 성능과 NMOS 소자의 게이트 유전체와 게르마늄(Ge) 사이의 더 좋은 경계면(better interface)을 위한 새로운 구조와 방법이 요구된다.
본 발명과 그 이점의 더욱 완벽한 이해를 위해 첨부된 도면을 참조하여 아래에서 본 발명을 설명한다. 첨부된 도면에서,
도 1은 제조 공정에서 긴장된 Ge 또는 긴장된 SiGe을 구비한 FinFET 및/또는 MuGFET를 위한 수직 핀 구조의 트랜지스터 게이트 영역을 나타낸 단면도이고,
도 2는 Ⅲ-Ⅴ 캡핑층(capping layer)을 구비하고 긴장된 Ge 또는 긴장된 SiGe을 구비한 FinFET 및/또는 MuGFET를 위한 수직 핀 구조의 트랜지스터 게이트 영역을 나타낸 단면도이다.
현재의 바람직한 실시예들을 만들고 사용하는 것은 아래에서 상세하게 설명한다. 그러나, 본 발명은 특정 내용의 다양한 변화로 구체화될 수 있는 많은 응용 가능한 발명 개념들을 제공한다는 것이 이해되어야 한다. 여기서 논의되는 특정한 실시예들은 단지 본 발명을 구현하고 사용할 수 있는 특정한 방법을 예시한 것이며 발명의 범위를 제한하는 것은 아니다.
고이동도 긴장된 Ge(strained-Ge) 또는 긴장된 SiGe(strained-SiGe) FinFET 및 다중 전계 효과 트랜지스터(MuGFET, Multigate Field Effect Transister), 예를 들면 Ⅲ-Ⅴ 캡핑층(capping layer)을 가진 실리콘 기판(Si substrate) 위의 이중 게이트(Double-gate) FET 또는 삼중 게이트(Tri-gate) FET의 구조 및 이를 제조하는 방법이 제공된다. 본 발명의 다양한 도면과 실시예에서 동일한 구성요소에 대해서는 동일한 참조번호를 사용한다.
도 1은 제조 공정에서 긴장된 Ge 또는 긴장된 SiGe을 구비한 FinFET 및/또는 MuGFET를 위한 수직 핀 구조(vertical fin structure)의 트랜지스터 게이트 영역에서의 단면도를 나타낸다. 반도체 기판(102)은 Ⅳ족 반도체 물질, 예를 들면, Si, Ge, SiGe, SiC, 또는 다른 적절한 물질들을 포함한다. 핀층(fin layer)(104)은 Ⅳ족 반도체 물질, 예를 들면, Ge, SiGe, SiC, 이들의 조합, 또는 다른 적절한 물질들을 포함한다. 얕은 트렌치 절연(STI, Shallow Trench Isolation)(106)은 인접한 소자들로부터의 절연을 제공하여 인접한 반도체 소자의 구성요소들 사이의 전기적 전류 누설을 방지한다.
STI(106)는 반도체 소자 제조공정 중에 트랜지스터가 형성되기 전에 생성될 수 있다. STI 공정의 중요 단계는 트렌치 패턴을 에칭하는 단계, 트렌치를 채우기 위해 한 개 이상의 유전체 물질(예를 들면, 실리콘 디옥사이드(silicon dioxide))을 증착하는 단계, 및 화학적 기계적 평탄화와 같은 기술을 사용하여 초과 유전체를 제거하는 단계를 포함한다. 도 1에서 STI(106)가 먼저 형성되고 다음으로 핀층(104) (예를 들면, Ge, SiGe, SiC, 이들의 조합) 증착을 위해 에칭되었다. 다른 방안으로, 핀층(104)이 증착된 후에 트렌치가 에칭되고, 유전체 물질이 트렌치를 채워 상기 STI(106)를 형성할 수 있다.
도 2는 Ⅲ-Ⅴ 캡핑층(capping layer)을 구비하고 긴장된 Ge(strained-Ge) 또는 긴장된 SiGe(strained-SiGe)을 구비한 FinFET 및/또는 MuGFET를 위한 수직 핀 구조의 트랜지스터 게이트 영역에서의 단면도를 나타낸다. 도 1과 비교하여, 상기 STI(106)는 후속 소자 생산을 위해 핀층(104)을 노출시키도록 에칭된다. 캡핑층(capping layer)(202)은 핀층(104)을 감싸도록 증착된다. 캡핑층(202)은 트랜지스터 게이트 영역에서 트랜지스터 채널(channel) 주위로 핀층(104)을 둘러싼다. 상기 캡핑층(202)은 Ⅲ-Ⅴ족 반도체의 화합물, 예를 들면, GaAs, InGaAs, InAs, InSb, GaSb, GaN, InP, 이들의 조합 또는 다른 적절한 재료를 포함한다. 더 상세하게, 격자 매칭(lattice matching) 때문에, 예를 들면, InGaAs 캡핑층(202)은 Ge 핀층(104)과 함께 사용될 수 있고, 또는 GaAs 캡핑층(202)은 SiGe 핀층(104)과 함께 사용될 수 있다.
캡핑층(202)과 기판(102) 사이의 격자 미스매치(lattice mismatch)는 핀층(104)과 기판(102) 사이의 격자 미스매치보다 더 높다. 예를 들면, InGaAs 캡핑층(202)과 Si 기판(102) 사이의 격자 미스매치는 Ge 핀층(104)과 Si 기판(102) 사이의 4 퍼센트(percent) 격자 미스매치보다 더 높다. Ⅲ-Ⅴ족 화합물 캡핑층(202)을 사용하여 야기되는 더 높은 미스매치 때문에, 상기 캡핑층(202)은 상기 핀층(104)에 스트레인(strain)을 인가한다. 핀층(104)이 반도체 트랜지스터의 채널로서 기능 할 때, 이 스트레인이 인장 긴장된(tensile-strained) 핀층(104)(예를 들면, Ge)을 통한 이동성(mobility)을 향상시키므로 채널에서 더 높은 이동성을 얻을 수 있다.
예들 들면, Ge의 4000 ㎠/V·s의 전자 이동도(electron mobility), Si의 1400 ㎠/V·s의 전자 이동도, 또는 GaAs의 8500 ㎠/V·s의 전자 이동도에 비교하여, 1.5 퍼센트 인장 긴장된 Ge은 약 12000 ㎠/V·s의 전자 이동도를 나타낸다. 또한, Ge의 2000 ㎠/V·s, Si의 450 ㎠/V·s, 또는 GaAs의 400 ㎠/V·s에 비교하여, 1.5 퍼센트 인장 긴장된 Ge의 정공 이동도(hole mobility)는 약 20000 ㎠/V·s이다. 그러므로, 도 2에 보여준 구조는 핀층(104)의 상단에 Ⅲ-Ⅴ족 반도체 화합물 캡핑층(202)을 가짐으로 해서 고속 CMOS 채널을 제공한다.
또한, 고-k 게이트 유전체층(high-k gate dielectric layer)은 캡핑층(202) 위에 증착될 수 있다(미도시). 상기 Ⅲ-Ⅴ족 반도체 화합물 캡핑층(202)은 버퍼(buffer)로서 기능하여, 고-k 게이트 유전체층과 Ge 핀층(104) 사이의 질 나쁜 경계면과 비교하여 고-k 게이트 유전체층과 핀층(104) 사이에 질 좋은 경계면을 제공한다. 이는 재료의 성질, 즉, 예를 들면, InGeAs 위의 게이트 유전체의 경계면 결함 밀도(Dit, interface defect density)가 Ge 위의 그것보다 훨씬 작기 때문이다.
본 발명의 유리한 특징은 상기에서 설명한 높은 격자 미스매치에 기인한 고인장 스트레인 FinFET와 다중 게이트 FET 소자들을 포함하며, 그 결과 보다 큰 격자 상수 물질을 사용함으로써 매우 높은 이동성 채널을 얻는다. 또한, 게이트 유전체 경계면은 Ge과 고 Ge 함유 SiGe 소자를 위해 Ⅲ-Ⅴ 캡핑층을 사용함으로써 향상된다. 당해 기술분야에서 통상의 기술을 가진자는 본 발명의 다양한 변형 실시예가 있을 수 있다는 것을 이해할 것이다.
본 발명과 그 이점이 상세하게 설명되었으나, 첨부된 청구항에 의해 정의된 본 발명의 정신과 범위를 벗어남 없이 다양한 변경, 치환, 교체를 할 수 있다는 것을 알아야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 기술한 공정, 기계, 제조, 및 재질, 수단, 방법, 및 단계들의 조합인 특정한 실시예에 한정되는 것은 아니다. 당해 기술분야의 통상의 기술을 가진자는 본 발명의 설명으로부터, 여기에서 설명된 대응되는 실시예가 본 발명에 따라 사용될 때 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 얻을 수 있는, 현재 존재하거나 후에 개발될, 공정, 기계, 제조, 물질의 조합, 수단, 방법, 또는 단계들을 쉽게 이해할 것이다. 따라서, 첨부된 청구항은 그러한 공정, 기계, 제조, 물질의 조합, 수단, 방법, 또는 단계들을 그 범위에 포함한다.

Claims (10)

  1. 반도체 트랜지스터용 수직 핀 구조에 있어서,
    반도체 기판;
    상기 반도체 기판의 상부에 형성된 핀층; 및
    상기 핀층을 덮어씌우는(overlay) 캡핑층을 포함하고,
    상기 반도체 기판은 Ⅳ족 반도체 물질을 포함하고, 상기 핀층은 Ⅳ족 반도체 물질을 포함하고, 상기 캡핑층은 Ⅲ-Ⅴ족 반도체 화합물을 포함하고, 상기 핀층은 상기 반도체 트랜지스터의 채널로서 기능하고, 상기 캡핑층은 상기 핀층에 스트레인을 인가하여 상기 채널을 통과하는 캐리어 이동성을 향상시키며, 상기 캡핑층과 상기 반도체 기판 사이의 격자 미스매치(lattice mismatch)는 상기 핀층과 상기 반도체 기판 사이의 격자 미스매치보다 큰 것인 반도체 트랜지스터용 수직 핀 구조.
  2. 제 1 항에 있어서,
    상기 핀층은 Ge, SiGe, SiC, 및 이들의 임의의 조합들 중 하나를 포함하고,
    상기 반도체 기판은 Si, Ge, SiGe, 및 SiC 중 하나를 포함하며,
    상기 캡핑층은 GaAs, InGaAs, InAs, InSb, GaSb, GaN, InP, 및 이들의 임의의 조합들 중 하나를 포함하는 것인 반도체 트랜지스터용 수직 핀 구조.
  3. 제 1 항에 있어서,
    상기 캡핑층은 상기 반도체 기판에 4 퍼센트 초과의 격자 미스매치를 제공하는 것인 반도체 트랜지스터용 수직 핀 구조.
  4. 제 1 항에 있어서,
    상기 핀층은 인접한 소자들로부터의 격리(isolation)를 제공하는 얕은 트렌치 절연(STI; shallow trench insulation) 층들 사이에 있는 것인 반도체 트랜지스터용 수직 핀 구조.
  5. 반도체 트랜지스터용 수직 핀 구조를 제조하는 방법에 있어서,
    Ⅳ족 반도체 물질을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 상부에 핀층을 증착하는 단계; 및
    상기 핀층을 덮어씌우는 캡핑층을 증착하는 단계를 포함하고,
    상기 핀층은 Ⅳ족 반도체 물질을 포함하며 상기 반도체 트랜지스터의 채널로서 기능하고, 상기 캡핑층은 Ⅲ-Ⅴ족 반도체 화합물을 포함하며 상기 핀층에 스트레인을 인가하여 상기 채널을 통과하는 캐리어 이동성을 향상시키고, 상기 캡핑층과 상기 반도체 기판 사이의 격자 미스매치(lattice mismatch)는 상기 핀층과 상기 반도체 기판 사이의 격자 미스매치보다 큰 것인 반도체 트랜지스터용 수직 핀 구조를 제조하는 방법.
  6. 제 5 항에 있어서,
    상기 핀층은 Ge, SiGe, SiC, 및 이들의 임의의 조합들 중 하나를 포함하고,
    상기 반도체 기판은 Si, Ge, SiGe, 및 SiC 중 하나를 포함하며,
    상기 캡핑층은 GaAs, InGaAs, InAs, InSb, GaSb, GaN, InP, 및 이들의 임의의 조합들 중 하나를 포함하는 것인 반도체 트랜지스터용 수직 핀 구조를 제조하는 방법.
  7. 제 5 항에 있어서,
    상기 캡핑층은 상기 반도체 기판에 4 퍼센트 초과의 격자 미스매치를 제공하는 것인 반도체 트랜지스터용 수직 핀 구조를 제조하는 방법.
  8. 제 5 항에 있어서,
    상기 핀층을 증착하기 전에 인접한 소자들로부터의 격리를 제공하는 얕은 트렌치 절연(STI)층을 증착하는 단계; 및
    상기 핀층을 위한 공간을 제공하기 위해 상기 STI층을 에칭하는 단계를 더 포함하는 반도체 트랜지스터용 수직 핀 구조를 제조하는 방법.
  9. 반도체 트랜지스터용 수직 핀 구조에 있어서,
    반도체 기판;
    상기 반도체 기판의 상부에 형성된 핀층; 및
    상기 핀층을 덮어씌우는 캡핑층을 포함하고,
    상기 반도체 기판은 Si, Ge, SiGe, 및 SiC 중 하나를 포함하고, 상기 핀층은 Ge, SiGe, SiC, 및 이들의 임의의 조합들 중 하나를 포함하고, 상기 캡핑층은 GaAs, InGaAs, InAs, InSb, GaSb, GaN, InP, 및 이들의 임의의 조합들 중 하나를 포함하고,
    상기 캡핑층은 상기 반도체 기판에 4 퍼센트 초과의 격자 미스매치를 제공하고, 상기 핀층은 반도체 트랜지스터의 채널로서 기능하며, 상기 캡핑층은 상기 핀층에 스트레인을 인가하여 상기 채널을 통과하는 캐리어 이동성을 향상시키는 것인 반도체 트랜지스터용 수직 핀 구조.
  10. 제 9 항에 있어서,
    상기 핀층은 인접한 소자들로부터의 격리를 제공하는 얕은 트렌치 절연(STI)층들 사이에 있는 것인 반도체 트랜지스터용 수직 핀 구조.
KR1020100071676A 2009-07-31 2010-07-23 고이동성 다중 게이트 트랜지스터를 위한 핀 구조 KR101287260B1 (ko)

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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5713837B2 (ja) 2011-08-10 2015-05-07 株式会社東芝 半導体装置の製造方法
CN102956701B (zh) * 2011-08-30 2015-04-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的结构及形成方法
US8624326B2 (en) * 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
KR101805634B1 (ko) 2011-11-15 2017-12-08 삼성전자 주식회사 Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법
CN103137445B (zh) * 2011-12-05 2015-12-02 中芯国际集成电路制造(上海)有限公司 形成Finfet掺杂鳍状物的方法
KR20160134872A (ko) * 2011-12-19 2016-11-23 인텔 코포레이션 비평면 iii-n 트랜지스터
US8486770B1 (en) * 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
US9698229B2 (en) 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US9559099B2 (en) 2012-03-01 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8847293B2 (en) * 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US9735239B2 (en) 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
US8580642B1 (en) * 2012-05-21 2013-11-12 Globalfoundries Inc. Methods of forming FinFET devices with alternative channel materials
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8841188B2 (en) * 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
EP2741337B1 (en) 2012-12-07 2018-04-11 IMEC vzw Semiconductor heterostructure field effect transistor and method for making thereof
US8768271B1 (en) 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
US9209066B2 (en) * 2013-03-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of semiconductor device
CN104037085A (zh) * 2013-03-07 2014-09-10 中国科学院微电子研究所 半导体器件制造方法
US9412871B2 (en) * 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
US9385198B2 (en) * 2013-03-12 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same
US20140264607A1 (en) 2013-03-13 2014-09-18 International Business Machines Corporation Iii-v finfets on silicon substrate
US9018054B2 (en) 2013-03-15 2015-04-28 Applied Materials, Inc. Metal gate structures for field effect transistors and method of fabrication
US9685381B2 (en) 2013-06-28 2017-06-20 Intel Corporation Integrating VLSI-compatible fin structures with selective epitaxial growth and fabricating devices thereon
KR20160029005A (ko) * 2013-06-28 2016-03-14 인텔 코포레이션 III-N 에피택시를 위한 Si (100) 웨이퍼들 상의 Si (111) 평면들을 가진 나노구조들 및 나노피처들
US9240342B2 (en) * 2013-07-17 2016-01-19 Globalfoundries Inc. Methods of forming replacement fins for a FinFET semiconductor device by performing a replacement growth process
US9224866B2 (en) * 2013-08-27 2015-12-29 Globalfoundries Inc. Suspended body field effect transistor
CN104425270B (zh) * 2013-08-27 2017-07-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9070770B2 (en) 2013-08-27 2015-06-30 International Business Machines Corporation Low interfacial defect field effect transistor
US20160190319A1 (en) 2013-09-27 2016-06-30 Intel Corporation Non-Planar Semiconductor Devices having Multi-Layered Compliant Substrates
US9935107B2 (en) * 2013-12-16 2018-04-03 Intel Corporation CMOS FinFET device with dual strained cladding layers on relaxed SiGe fins, and method of fabricating the same
US9054192B1 (en) 2013-12-20 2015-06-09 International Business Machines Corporation Integration of Ge-containing fins and compound semiconductor fins
US9484463B2 (en) 2014-03-05 2016-11-01 International Business Machines Corporation Fabrication process for mitigating external resistance of a multigate device
US9136357B1 (en) 2014-03-05 2015-09-15 International Business Machines Corporation Fabrication process for mitigating external resistance and interface state density in a multigate device
US9431537B2 (en) 2014-03-26 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
CN106030758B (zh) * 2014-03-28 2020-07-17 英特尔公司 选择性外延生长的基于iii-v材料的器件
US9263555B2 (en) 2014-07-03 2016-02-16 Globalfoundries Inc. Methods of forming a channel region for a semiconductor device by performing a triple cladding process
CN105405841A (zh) * 2014-09-10 2016-03-16 中国科学院微电子研究所 一种U型FinFET与非门结构及其制造方法
KR102331913B1 (ko) * 2014-09-26 2021-12-01 인텔 코포레이션 반도체 디바이스들에 대한 선택적 게이트 스페이서들
WO2016099570A1 (en) * 2014-12-19 2016-06-23 Intel Corporation Selective deposition utilizing sacrificial blocking layers for semiconductor devices
CN105789301B (zh) * 2014-12-25 2018-09-11 中国科学院微电子研究所 鳍式场效应晶体管、鳍结构及其制造方法
KR102270916B1 (ko) 2015-04-06 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9761667B2 (en) 2015-07-30 2017-09-12 International Business Machines Corporation Semiconductor structure with a silicon germanium alloy fin and silicon germanium alloy pad structure
US9406566B1 (en) * 2015-12-04 2016-08-02 International Business Machines Corporation Integration of III-V compound materials on silicon
US9614077B1 (en) 2016-03-03 2017-04-04 International Business Machines Corporation Vertical finfet with strained channel
US9953874B2 (en) 2016-04-28 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US9755071B1 (en) 2016-06-30 2017-09-05 International Business Machines Corporation Merged gate for vertical transistors
US9748382B1 (en) * 2016-10-24 2017-08-29 International Business Machines Corporation Self aligned top extension formation for vertical transistors
CN111223928B (zh) * 2020-04-22 2020-08-21 浙江集迈科微电子有限公司 栅指渐宽式GaN FinFET结构及其制备方法
KR20220068283A (ko) 2020-11-18 2022-05-26 삼성전자주식회사 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243667A (ja) 2002-02-22 2003-08-29 Toshiba Corp 半導体装置、半導体装置の製造方法、半導体基板の製造方法
KR20050096155A (ko) * 2003-01-23 2005-10-05 어드밴스드 마이크로 디바이시즈, 인코포레이티드 스트레인드 채널 ｆｉｎｆｅｔ
WO2007115585A1 (en) 2006-04-11 2007-10-18 Freescale Semiconductor, Inc. Method of forming a semiconductor device and semiconductor device

Family Cites Families (181)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833946B2 (ja) 1992-12-08 1998-12-09 日本電気株式会社 エッチング方法および装置
JP3144967B2 (ja) 1993-11-08 2001-03-12 株式会社日立製作所 半導体集積回路およびその製造方法
KR0146203B1 (ko) 1995-06-26 1998-12-01 김광호 반도체 집적회로의 회로소자값 조정회로
US5963789A (en) 1996-07-08 1999-10-05 Kabushiki Kaisha Toshiba Method for silicon island formation
US5949986A (en) 1996-09-05 1999-09-07 California Institute Of Technology Chip connectivity verification program
US6065481A (en) 1997-03-26 2000-05-23 Fsi International, Inc. Direct vapor delivery of enabling chemical for enhanced HF etch process performance
TW468273B (en) 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
JP3660783B2 (ja) 1997-06-30 2005-06-15 松下電器産業株式会社 半導体集積回路
TW466405B (en) * 1998-03-17 2001-12-01 Via Tech Inc Device and method of cache in computer system
US6740247B1 (en) 1999-02-05 2004-05-25 Massachusetts Institute Of Technology HF vapor phase wafer cleaning and oxide etching
US20020144230A1 (en) 1999-09-22 2002-10-03 Dupont Photomasks, Inc. System and method for correcting design rule violations in a mask layout file
JP2002057329A (ja) * 2000-08-09 2002-02-22 Toshiba Corp 縦型電界効果トランジスタ及びその製造方法
JP4044721B2 (ja) 2000-08-15 2008-02-06 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6558477B1 (en) 2000-10-16 2003-05-06 Micron Technology, Inc. Removal of photoresist through the use of hot deionized water bath, water vapor and ozone gas
US6455377B1 (en) 2001-01-19 2002-09-24 Chartered Semiconductor Manufacturing Ltd. Method to form very high mobility vertical channel transistor by selective deposition of SiGe or multi-quantum wells (MQWs)
US6830994B2 (en) 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
US7205604B2 (en) 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
US6531412B2 (en) 2001-08-10 2003-03-11 International Business Machines Corporation Method for low temperature chemical vapor deposition of low-k films using selected cyclosiloxane and ozone gases for semiconductor applications
FR2830984B1 (fr) 2001-10-17 2005-02-25 St Microelectronics Sa Tranchee d'isolement et procede de realisation
US6737302B2 (en) 2001-10-31 2004-05-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for field-effect transistor
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
NL1019298C2 (nl) 2001-11-05 2003-05-07 Stork Pmt Werkwijze voor het conserveren van vlees van een geslachte vogel of deel daarvan.
JP4118045B2 (ja) 2001-12-07 2008-07-16 富士通株式会社 半導体装置
US6662350B2 (en) 2002-01-28 2003-12-09 International Business Machines Corporation FinFET layout generation
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
JP2004014737A (ja) 2002-06-06 2004-01-15 Renesas Technology Corp 半導体装置およびその製造方法
US6812103B2 (en) 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
US6974729B2 (en) 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6713365B2 (en) 2002-09-04 2004-03-30 Macronix International Co., Ltd. Methods for filling shallow trench isolations having high aspect ratios
US6770516B2 (en) 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
JP4031329B2 (ja) 2002-09-19 2008-01-09 株式会社東芝 半導体装置及びその製造方法
US6791155B1 (en) 2002-09-20 2004-09-14 Integrated Device Technology, Inc. Stress-relieved shallow trench isolation (STI) structure and method for forming the same
US6833588B2 (en) 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6946373B2 (en) 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US7087499B2 (en) 2002-12-20 2006-08-08 International Business Machines Corporation Integrated antifuse structure for FINFET and CMOS devices
US20040192067A1 (en) 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
DE10310740A1 (de) 2003-03-10 2004-09-30 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer spannungsrelaxierten Schichtstruktur auf einem nicht gitterangepassten Substrat, sowie Verwendung eines solchen Schichtsystems in elektronischen und/oder optoelektronischen Bauelementen
US6762448B1 (en) 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
WO2004090992A1 (ja) 2003-04-09 2004-10-21 Nec Corporation 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置
US6867433B2 (en) 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US6838322B2 (en) 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
US6872647B1 (en) 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US7906441B2 (en) 2003-05-13 2011-03-15 Texas Instruments Incorporated System and method for mitigating oxide growth in a gate dielectric
TWI242232B (en) 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
TWI294670B (en) * 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
US20070020833A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
JP2005051241A (ja) 2003-07-25 2005-02-24 Interuniv Micro Electronica Centrum Vzw 多層ゲート半導体デバイス及びその製造方法
US7101742B2 (en) 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
JP4212435B2 (ja) 2003-08-29 2009-01-21 株式会社東芝 半導体装置およびその製造方法
US7078312B1 (en) 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US6881668B2 (en) 2003-09-05 2005-04-19 Mosel Vitel, Inc. Control of air gap position in a dielectric layer
US7303949B2 (en) 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
KR100585111B1 (ko) 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
US7153744B2 (en) 2003-12-03 2006-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming self-aligned poly for embedded flash
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
KR100702552B1 (ko) 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
KR100552058B1 (ko) 2004-01-06 2006-02-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100587672B1 (ko) 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
US6956277B1 (en) 2004-03-23 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Diode junction poly fuse
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20050221591A1 (en) 2004-04-06 2005-10-06 International Business Machines Corporation Method of forming high-quality relaxed SiGe alloy layers on bulk Si substrates
KR100568448B1 (ko) 2004-04-19 2006-04-07 삼성전자주식회사 감소된 불순물을 갖는 고유전막의 제조방법
US7300837B2 (en) 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
KR100605104B1 (ko) 2004-05-04 2006-07-26 삼성전자주식회사 핀-펫 소자 및 그 제조 방법
JP4493398B2 (ja) 2004-05-13 2010-06-30 富士通マイクロエレクトロニクス株式会社 半導体装置
US7157351B2 (en) 2004-05-20 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Ozone vapor clean method
US20060153995A1 (en) 2004-05-21 2006-07-13 Applied Materials, Inc. Method for fabricating a dielectric stack
JP4796329B2 (ja) 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
US6940747B1 (en) 2004-05-26 2005-09-06 Hewlett-Packard Development Company, L.P. Magnetic memory device
US7015150B2 (en) 2004-05-26 2006-03-21 International Business Machines Corporation Exposed pore sealing post patterning
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
WO2005122276A1 (ja) 2004-06-10 2005-12-22 Nec Corporation 半導体装置及びその製造方法
KR100604870B1 (ko) 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
US7361563B2 (en) 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
KR100594282B1 (ko) 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US6991998B2 (en) 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
JP5203558B2 (ja) 2004-08-20 2013-06-05 三星電子株式会社 トランジスタ及びこれの製造方法
TWI283066B (en) 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
US7067400B2 (en) 2004-09-17 2006-06-27 International Business Machines Corporation Method for preventing sidewall consumption during oxidation of SGOI islands
US20080095954A1 (en) 2004-09-27 2008-04-24 Gabelnick Aaron M Multilayer Coatings By Plasma Enhanced Chemical Vapor Deposition
US7018901B1 (en) 2004-09-29 2006-03-28 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a strained channel and a heterojunction source/drain
US6949768B1 (en) 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture
KR100652381B1 (ko) 2004-10-28 2006-12-01 삼성전자주식회사 다수의 나노 와이어 채널을 구비한 멀티 브릿지 채널 전계효과 트랜지스터 및 그 제조방법
KR100605499B1 (ko) 2004-11-02 2006-07-28 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR100693783B1 (ko) 2004-11-04 2007-03-12 주식회사 하이닉스반도체 내부전원 발생장치
US7235472B2 (en) 2004-11-12 2007-06-26 Infineon Technologies Ag Method of making fully silicided gate electrode
US7923339B2 (en) 2004-12-06 2011-04-12 Nxp B.V. Method of producing an epitaxial layer on semiconductor substrate and device produced with such a method
US7026232B1 (en) 2004-12-23 2006-04-11 Texas Instruments Incorporated Systems and methods for low leakage strained-channel transistor
US20060151808A1 (en) 2005-01-12 2006-07-13 Chien-Hao Chen MOSFET device with localized stressor
US7282766B2 (en) 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
CN100481345C (zh) 2005-02-24 2009-04-22 硅绝缘体技术有限公司 SiGe层的热氧化及其应用
JP2006303451A (ja) 2005-03-23 2006-11-02 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
WO2006107942A1 (en) 2005-04-05 2006-10-12 Analog Devices, Inc. Vapor hf etch process mask and method
JP2006324628A (ja) 2005-05-16 2006-11-30 Interuniv Micro Electronica Centrum Vzw 完全ケイ化ゲート形成方法及び当該方法によって得られたデバイス
JP4427489B2 (ja) 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7960791B2 (en) 2005-06-24 2011-06-14 International Business Machines Corporation Dense pitch bulk FinFET process by selective EPI and etch
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
KR100655788B1 (ko) 2005-06-30 2006-12-08 삼성전자주식회사 반도체 소자의 세정방법 및 이를 이용한 반도체 소자의제조방법.
US8466490B2 (en) 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7247887B2 (en) 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7605449B2 (en) 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7508031B2 (en) 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US7807523B2 (en) 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
EP1744351A3 (en) 2005-07-11 2008-11-26 Interuniversitair Microelektronica Centrum ( Imec) Method for forming a fully silicided gate MOSFET and devices obtained thereof
JP4774247B2 (ja) 2005-07-21 2011-09-14 Ｏｋｉセミコンダクタ株式会社 電圧レギュレータ
KR101172853B1 (ko) 2005-07-22 2012-08-10 삼성전자주식회사 반도체 소자의 형성 방법
JP4749076B2 (ja) 2005-07-27 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
US20070029576A1 (en) 2005-08-03 2007-02-08 International Business Machines Corporation Programmable semiconductor device containing a vertically notched fusible link region and methods of making and using same
KR101155097B1 (ko) 2005-08-24 2012-06-11 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
US7323374B2 (en) 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7589387B2 (en) 2005-10-05 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. SONOS type two-bit FinFET flash memory cell
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
JP5167816B2 (ja) * 2005-10-21 2013-03-21 富士通株式会社 フィン型半導体装置及びその製造方法
US8513066B2 (en) 2005-10-25 2013-08-20 Freescale Semiconductor, Inc. Method of making an inverted-T channel transistor
US7767541B2 (en) 2005-10-26 2010-08-03 International Business Machines Corporation Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
DE102005052055B3 (de) 2005-10-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Eingebettete Verformungsschicht in dünnen SOI-Transistoren und Verfahren zur Herstellung desselben
US7525160B2 (en) 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
US20070152276A1 (en) 2005-12-30 2007-07-05 International Business Machines Corporation High performance CMOS circuits, and methods for fabricating the same
US7410844B2 (en) 2006-01-17 2008-08-12 International Business Machines Corporation Device fabrication by anisotropic wet etch
JP2007194336A (ja) 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法
KR100827435B1 (ko) 2006-01-31 2008-05-06 삼성전자주식회사 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법
JP2007258485A (ja) 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
JP4791868B2 (ja) 2006-03-28 2011-10-12 株式会社東芝 Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
US7407847B2 (en) 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
KR100813527B1 (ko) 2006-04-06 2008-03-17 주식회사 하이닉스반도체 반도체 메모리의 내부 전압 발생 장치
US7582516B2 (en) * 2006-06-06 2009-09-01 International Business Machines Corporation CMOS devices with hybrid channel orientations, and methods for fabricating the same using faceted epitaxy
EP1868233B1 (fr) 2006-06-12 2009-03-11 Commissariat A L'energie Atomique Procédé de réalisation de zones à base de Si1-yGey de différentes teneurs en Ge sur un même substrat par condensation de germanium
JP4271210B2 (ja) 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
US8211761B2 (en) 2006-08-16 2012-07-03 Globalfoundries Singapore Pte. Ltd. Semiconductor system using germanium condensation
US7554110B2 (en) 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7494862B2 (en) 2006-09-29 2009-02-24 Intel Corporation Methods for uniform doping of non-planar transistor structures
US7410854B2 (en) 2006-10-05 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making FUSI gate and resulting structure
CN100527380C (zh) 2006-11-06 2009-08-12 北京北方微电子基地设备工艺研究中心有限责任公司 硅片浅沟槽隔离刻蚀的方法
US7534689B2 (en) 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
US7943469B2 (en) 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
US7538387B2 (en) 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
US7538391B2 (en) 2007-01-09 2009-05-26 International Business Machines Corporation Curved FINFETs
US7456087B2 (en) 2007-02-09 2008-11-25 United Microelectronics Corp. Semiconductor device and method of fabricating the same
JP2008227026A (ja) 2007-03-12 2008-09-25 Toshiba Corp 半導体装置の製造方法
KR100844938B1 (ko) 2007-03-16 2008-07-09 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7727842B2 (en) 2007-04-27 2010-06-01 Texas Instruments Incorporated Method of simultaneously siliciding a polysilicon gate and source/drain of a semiconductor device, and related device
US7939862B2 (en) 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
TW200901368A (en) 2007-06-23 2009-01-01 Promos Technologies Inc Shallow trench isolation structure and method for forming thereof
JP2009016418A (ja) 2007-07-02 2009-01-22 Nec Electronics Corp 半導体装置
US7851865B2 (en) 2007-10-17 2010-12-14 International Business Machines Corporation Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
US8063437B2 (en) 2007-07-27 2011-11-22 Panasonic Corporation Semiconductor device and method for producing the same
US7692213B2 (en) 2007-08-07 2010-04-06 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing a condensation process
US20090053883A1 (en) 2007-08-24 2009-02-26 Texas Instruments Incorporated Method of setting a work function of a fully silicided semiconductor device, and related device
JP4361102B2 (ja) * 2007-09-12 2009-11-11 富士フイルム株式会社 圧電素子の製造方法
US7985633B2 (en) 2007-10-30 2011-07-26 International Business Machines Corporation Embedded DRAM integrated circuits with extremely thin silicon-on-insulator pass transistors
US7795097B2 (en) 2007-11-20 2010-09-14 Texas Instruments Incorporated Semiconductor device manufactured by removing sidewalls during replacement gate integration scheme
US7767579B2 (en) 2007-12-12 2010-08-03 International Business Machines Corporation Protection of SiGe during etch and clean operations
US20090166625A1 (en) 2007-12-28 2009-07-02 United Microelectronics Corp. Mos device structure
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
WO2009107031A1 (en) * 2008-02-26 2009-09-03 Nxp B.V. Method for manufacturing semiconductor device and semiconductor device
US8003466B2 (en) 2008-04-08 2011-08-23 Advanced Micro Devices, Inc. Method of forming multiple fins for a semiconductor device
JP5554701B2 (ja) 2008-05-29 2014-07-23 パナソニック株式会社 半導体装置
US8716786B2 (en) 2008-06-17 2014-05-06 Infineon Technologies Ag Semiconductor device having different fin widths
DE102008030864B4 (de) 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
US7923321B2 (en) 2008-11-03 2011-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gap filling in a gate last process
US8247285B2 (en) 2008-12-22 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. N-FET with a highly doped source/drain and strain booster
US8120063B2 (en) * 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
CA2659912C (en) 2009-03-24 2012-04-24 Sarah Mary Brunet Nasal prong protector
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8236658B2 (en) 2009-06-03 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming a transistor with a strained channel
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8043920B2 (en) 2009-09-17 2011-10-25 International Business Machines Corporation finFETS and methods of making same
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8114761B2 (en) 2009-11-30 2012-02-14 Applied Materials, Inc. Method for doping non-planar transistors
US8785286B2 (en) 2010-02-09 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for FinFET doping
US8088685B2 (en) 2010-02-09 2012-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of bottom-up metal film deposition
US20110256682A1 (en) 2010-04-15 2011-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple Deposition, Multiple Treatment Dielectric Layer For A Semiconductor Device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243667A (ja) 2002-02-22 2003-08-29 Toshiba Corp 半導体装置、半導体装置の製造方法、半導体基板の製造方法
KR20050096155A (ko) * 2003-01-23 2005-10-05 어드밴스드 마이크로 디바이시즈, 인코포레이티드 스트레인드 채널 ｆｉｎｆｅｔ
WO2007115585A1 (en) 2006-04-11 2007-10-18 Freescale Semiconductor, Inc. Method of forming a semiconductor device and semiconductor device

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