KR102135017B1 - 희생 비에피택셜 게이트 스트레서 - Google Patents

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Abstract

변형된 채널의 제조 방법이 제공된다. 채널을 포함하는 핀을 갖는 finFET(fin field effect transistor) 장치를 위한 변형된 채널(strained channel)의 제조 방법으로, 그 일부에 적어도 200 MPa 이상의 스트레스(stress)를 받는 더미 게이트를 핀 상에 형성하고, 핀의 제1 말단에 제1 SD 리세스를 형성하고, 핀의 제2 말단에 제2 SD 리세스를 형성하고, 제1 SD 리세스 내에 제1 SD를 형성하고, 제2 SD 리세스 내에 제2 SD를 형성하고, 더미 게이트를 제거하는 것을 포함한다.

Description

희생 비에피택셜 게이트 스트레서{Sacrificial non-epitaxial gate stressors}
본 발명은 변형된 채널(strained channel) 전계 효과 트랜지스터(field effect transistors)에 관한 것이다. 구체적으로, 본 발명은 변형된 채널을 갖는 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
변형된 채널 전계 효과 트랜지스터는 변형되지 않은 채널 전계 효과 트랜지스터와 다른 성능을 보일 수 있고, 몇몇 상황에서는 보다 우수한 성능을 보일 수 있다. 그러나, 변형된 채널 전계 효과 트랜지스터에 대한 관련 기술의 제조 방법은 다양한 단점을 가질 수 있다.
예를 들어, 소스 드레인 스트레서(SD stressors; SD 스트레서)를 사용하는 방법은, 작은 소스 드레인(SD) 부피로 인한 스케일링으로 덜 효율적이게 될 수 있다. 또한, SD 스트레서는 nMOS(n-type metal oxide semiconductor) 장치에서 인장성 변형된(tensile strained) 채널을 달성하는데 적합하지 않을 수 있다.
개시 물질(starting material)로 빌트인 스트레스층(built in stressed layers)을 갖는 공정과 하부층 스트레서를 사용하는 공정은, (예를 들어, 대부분의 초기 스트레스를 상실하는) 제조 공정 동안에 스트레스를 유지하는데 어려움이 있을 수 있다. 구체적으로, 탄성 이완(elastic relaxation)으로 인해, 스트레스는 깊은 SD 리세스(deep SD recess) 및/또는 핀 컷(fin cut) 과정에서 상실될 수 있다. 이러한 스트레인 상실은 SD 에피택셜 재성장(SD epitaxial regrowth) 동안에 완전히 회복되지 않을 수 있다. 에피택셜 SD 재성장 모듈에서의 상당한 노력으로, 일부 스트레인은 부분적으로 회복될 수 있지만, 몇몇 경우에서 이러한 모듈에서의 스트레인 회복은 사실상 일어나지 않는다.
만일, 미리 SD 리세스를 수행하지 않아, 에피택셜 성장이 깊은 SD 리세스 없이 SD 상의 핀 구조물 상부에 추가된다면, 좋지 못한 도핑 프로파일이 야기될 수 있다.
따라서, 이러한 문제점들을 해결하는 변형된 채널 전계 효과 트랜지스터의 제조 방법이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 변형된 채널의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 finFET 장치의 핀을 변형시키는 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 변형된 채널의 제조 방법은, 채널을 포함하는 핀을 갖는 finFET(fin field effect transistor) 장치를 위한 변형된 채널(strained channel)의 제조 방법으로, 그 일부에 적어도 200 MPa 이상의 스트레스(stress)를 받는 더미 게이트를 핀 상에 형성하고, 핀의 제1 말단에 제1 SD 리세스를 형성하고, 핀의 제2 말단에 제2 SD 리세스를 형성하고, 제1 SD 리세스 내에 제1 SD를 형성하고, 제2 SD 리세스 내에 제2 SD를 형성하고, 더미 게이트를 제거하는 것을 포함한다.
몇몇 실시예에서, 더미 게이트의 일부에 적어도 300 MPa 이상의 스트레스를 받는다.
몇몇 실시예에서, 더미 게이트의 일부에 적어도 500 MPa 이상의 스트레스를 받는다.
몇몇 실시예에서, 더미 게이트는 핀의 바로(directly) 위에 배치되는 절연막을 포함하고, 절연막은 5 nm 이하의 두께를 갖는다.
몇몇 실시예에서, 절연막은 3 nm 이하의 두께를 갖는다.
몇몇 실시예에서, 절연막은 주요 구성 요소(major component)로 산화물을 포함한다.
몇몇 실시예에서, 더미 게이트를 형성하는 것은, 핀의 바로(directly) 위에, 제1 물질을 포함하고 5 nm 이하의 두께를 갖는 제1 막을 형성하고, 제1 막 바로(directly) 위에, 제2 물질을 포함하는 제2 막을 형성하는 것을 포함하고, 제2 물질은 이온 주입, 플라즈마 도핑, 어닐링, 및 이들의 조합으로 이루어진 군에서 선택된 공정에 의해 압축성 또는 인장성 스트레스(compressive or tensile stress)를 받을 수 있다.
몇몇 실시예에서, 핀은 8 nm 이하의 두께를 갖는다.
몇몇 실시예에서, 제1 SD 리세스를 형성하는 것은, 제1 SD 리세스를 적어도 10 nm 이상의 깊이로 형성하는 것을 포함하고, 제2 SD 리세스를 형성하는 것은, 제2 SD 리세스를 적어도 10 nm 이상의 깊이로 형성하는 것을 포함한다.
몇몇 실시예에서, 제1 SD를 형성하는 것은, 제1 SD를 에피택셜층(epitaxial layer)으로 성장시키는 것을 포함하고, 제2 SD를 형성하는 것은, 제2 SD를 에피택셜층으로 성장시키는 것을 포함하고, 제1 및 제2 SD를 형성한 후의 변형 상태(strain state)의 채널이 갖는 스트레인(strain)은, 제1 및 제2 SD를 형성하기 전의 변형 상태의 채널이 갖는 스트레인보다 적어도 10% 이상 크다.
몇몇 실시예에서, 제1 SD를 형성하는 것은, 제1 SD를 에피택셜층으로 성장시키는 것을 포함하고, 제2 SD를 형성하는 것은, 제2 SD를 에피택셜층으로 성장시키는 것을 포함하고, 제1 및 제2 SD를 형성한 후의 변형 상태의 채널이 갖는 스트레인은, 제1 및 제2 SD를 형성하기 전의 변형 상태의 채널이 갖는 스트레인과 30% 이하로 다르다.
몇몇 실시예에서, 제1 및 제2 SD를 형성한 후의 변형 상태의 채널이 갖는 스트레인은, 제1 및 제2 SD를 형성하기 전의 변형 상태의 채널이 갖는 스트레인과 10% 이하로 다르다.
몇몇 실시예에서, 제1 SD를 형성하는 것은, 제1 SD를 비에피택셜층(non-epitaxial layer)으로 성장시키는 것을 포함하고, 제2 SD를 형성하는 것은, 제2 SD를 비에피택셜층으로 성장시키는 것을 포함하고, 제1 및 제2 SD를 형성한 후의 변형 상태의 채널이 갖는 스트레인은, 제1 및 제2 SD를 형성하기 전의 변형 상태의 채널이 갖는 스트레인과 30% 이하로 다르다.
몇몇 실시예에서, 제1 및 제2 SD를 형성한 후의 변형 상태의 채널이 갖는 스트레인은, 제1 및 제2 SD를 형성하기 전의 변형 상태의 채널이 갖는 스트레인과 10% 이하로 다르다.
몇몇 실시예에서, finFET 장치는 n형 금속 산화물 반도체 장치이다.
몇몇 실시예에서, finFET 장치는 p형 금속 산화물 반도체 장치이다.
몇몇 실시예에서, 제1 SD는, 실리콘, 또는 적어도 30%의 게르마늄을 포함하는 실리콘 게르마늄을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 변형된 채널의 제조 방법은, 채널을 포함하는 핀을 갖는 finFET 장치를 위한 변형된 채널의 제조 방법으로, 핀 상에 더미 게이트를 형성하고, 핀의 제1 말단에 제1 SD 리세스를 형성하고, 핀의 제2 말단에 제2 SD 리세스를 형성하고, 제1 SD 리세스 내에 제1 SD를 형성하고, 제2 SD 리세스 내에 제2 SD를 형성하고, 더미 게이트를 제거하는 것을 포함하고, 더미 게이트를 형성하는 것은, 핀의 바로(directly) 위에, 제1 물질을 포함하고 5 nm 이하의 두께를 갖는 제1 막을 형성하고, 제1 막 바로(directly) 위에, 제2 물질을 포함하는 제2 막을 형성하고, 제2 막에 하나 이상의 추가 요소를 포함시키고, 700℃ 내지 1000℃의 온도에서 제2 막을 어닐링하는 것을 포함하고, 하나 이상의 추가 요소를 포함시키는 것은, 이온 주입, 플라즈마 도핑, 및 이들의 조합으로 이루어진 군에서 선택된 공정을 이용하고, 추가 요소는 비소(As), 인(P), 및 이들의 조합으로부터 선택되고, 하나 이상의 추가 요소를 포함시키는 것은, 하나 이상의 추가 요소를 1e15 cm-2 내지 5e16 cm-2의 총량(total dose)으로 포함시키는 것을 포함하고, 제2 막에 하나 이상의 추가 요소를 포함시키는 것은, finFET 장치의 전기적 특성에 영향을 미치는 것을 피하기 위해 하나 이상의 추가 요소를 핀에 충분히 적게 포함시키는 것을 야기한다.
몇몇 실시예에서, 하나 이상의 추가 요소를 포함시키는 것은, 하나 이상의 추가 요소를 1e15 cm-2 내지 1e16 cm-2의 총량으로 포함시키는 것을 포함하고, 제2 막을 어닐링하는 것은, 850℃ 내지 950℃의 온도에서 제2 막을 어닐링하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 변형된 채널의 제조 방법은, finFET 장치의 핀을 변형시키는 방법으로, 핀은 실질적으로 단결정이고, 핀 상에 더미 게이트를 형성하고, 핀의 제1 말단에 제1 SD 리세스를 형성하고, 핀의 제2 말단에 제2 SD 리세스를 형성하고, 제1 SD 리세스 내에 제1 SD를 형성하고, 제2 SD 리세스 내에 제2 SD를 형성하고, 더미 게이트를 제거하고, 대체 금속 게이트를 형성하는 것을 포함하고, 더미 게이트를 형성하는 것은, 핀의 바로(directly) 위에, 제1 물질을 포함하고 5 nm 이하의 두께를 갖는 제1 막을 형성하고, 제1 막 바로(directly) 위에, 제2 물질을 포함하는 제2 막을 형성하고, 제2 막에 하나 이상의 추가 요소를 포함시키고, 제2 막 바로(directly) 위에 제3 막을 형성하는 것을 포함하고, 제1 내지 제3 막의 높이의 합은, 대체 금속 게이트의 높이와 실질적으로 동일하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른, 변형된 채널 전계 효과 트랜지스터의 제조 방법의 중간 구조를 도시하는 개략적인 단면도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른, 변형된 채널 전계 효과 트랜지스터의 제조 방법의 중간 구조를 도시하는 개략적인 단면도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른, 변형된 채널 전계 효과 트랜지스터의 제조 방법의 중간 구조를 도시하는 개략적인 단면도이다.
도 4a는 본 발명의 기술적 사상의 몇몇 실시예에 따른, 변형된 채널 전계 효과 트랜지스터의 제조 방법의 중간 구조를 도시하는 개략적인 단면도이다.
도 4b는 본 발명의 기술적 사상의 몇몇 실시예에 따른, 변형된 채널 전계 효과 트랜지스터의 제조 방법의 중간 구조를 도시하는 개략적인 단면도이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른, 변형된 채널 전계 효과 트랜지스터의 제조 방법의 중간 구조를 도시하는 개략적인 단면도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른, 변형된 채널 전계 효과 트랜지스터의 제조 방법의 중간 구조를 도시하는 개략적인 단면도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른, 변형된 채널 전계 효과 트랜지스터의 제조 방법의 중간 구조를 도시하는 개략적인 단면도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른, 변형된 채널 전계 효과 트랜지스터의 제조 방법의 중간 구조를 도시하는 개략적인 단면도이다.
첨부된 도면과 함께 이하의 상세한 설명은, 본 발명의 기술적 사상에 따라 제공되는 핀형 전계 효과 트랜지스터(finFET) 채널의 변형 방법의 몇몇 실시예를 설명하고자 하는 것이고, 본 발명의 기술적 사상이 구성되거나 사용되는 유일한 형태를 대표하고자 하는 것이 아니다.
상세한 설명은 도시된 실시예에 따른 본 발명의 기술적 사상의 특징을 제시한다. 그러나, 본 발명의 사상 및 영역을 마찬가지로 아우르고자 하는 다른 실시예에 의해, 동일하거나 동등한 기능 및 구조가 달성될 수 있다고 이해되어야 한다.
본 발명의 기술적 사상의 몇몇 실시예는, 희생 비에피택셜 게이트 스트레서(sacrificial non-epitaxial gate stressor)에 사용에 기초한 변형된 채널 핀형 전계 효과 트랜지스터(finFET)의 제조 방법에 관한 것이다
제조 공정은, 희생 비에피택셜 게이트 스트레서(또는 "더미 게이트") 및 이에 상응하는 스페이서의 형성 단계, 핀과 희생 비에피택셜 게이트에 의해 형성된 구조를 탄성적으로 이완시키기 위한 깊은 SD 리세스 또는 핀 컷(fin cut)의 형성 단계, SD 리세스 또는 핀 컷을 채우는 단계, 및 대체 금속 게이트(RMG; replacement metal gate) 모듈 동안에 희생 비에피택셜 게이트 스트레서를 채널 물질에 대해 선택적으로 제거하는 단계를 포함한다.
이하에서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 방법의 예가 제시된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는, 희생 비에피택셜 게이트 스트레서를 실현하기 위한 많은 가능한 방법이 있다는 것을 이해할 수 있을 것이다. 제시된 공정은 예시적인 공정이고, 다양한 단계에서 많은 변형이 가능하다.
구체적으로, 공정의 서로 다른 단계에서, 관련 기술 공정에 사용되는 모든 변형이 적절한 경우에 통합될 수 있다. 몇몇 단계는 관련 기술 공정의 단계와 유사할 수 있으므로, 공정의 모든 단계가 설명되는 것은 아니다. 또한, 추가적인 제조 단계가 설명된 단계에 선행하거나, 설명된 단계 사이에 개재되거나, 또는 설명된 단계에 후속할 수 있다고 이해될 것이다.
벌크(bulk) 상의 핀을 위한 공정이 예로서 도시되지만, 본 발명의 기술적 사상은 절연체 구조 상의 핀에도 적용될 수 있다.
공정의 몇몇 부분은, 가려진(masked) 다른 유형의 장치와 함께 nMOS(n-type metal oxide semiconductor) 장치 및 pMOS(p-type metal oxide semiconductor) 장치에 수행될 수 있는 것으로 이해될 것이다.
기준 핀 공정에서처럼, 공정은 실질적으로 단결정(single crystal) 구조인 핀 구조의 형성과 함께 시작된다.
도 1은 STI 구조(115; shallow trench isolation structures)에 의해 분리된 핀(110)을 형성하는 단계와, 핀(110)과 STI 구조(115) 상에 얇은 절연막(120)과 비정질 실리콘막(125; (a-Si(amorphous silicon) layer)을 증착하는 단계 후에 나타날 수 있는 중간 구조를 도시한다.
절연막(120)은 예를 들어, 산화막일 수 있다. 또한, 절연막(120)은 3 nm 내지 5 nm의 두께를 가지거나, 3 nm 이하의 두께를 가질 수 있다. 핀들은 실리콘 또는 실리콘 게르마늄을 포함할 수 있고, 각각의 핀(110)은 실질적으로 단결정일 수 있다.
몇몇 실시예에서, 비정질 실리콘막(125) 대신에 다결정질(polycrystalline) 실리콘막이 형성될 수 있다. 비정질 실리콘막(125) 또는 다결정질 실리콘막은, 2 nm 내지 10 nm의 두께를 가질 수 있다. 예를 들어, 비정질 실리콘막(125) 또는 다결정질 실리콘막은, 2 nm 내지 4 nm, 5 nm, 또는 10 nm의 두께를 가질 수 있다.
도 2를 참조하면, 이어지는 단계에서, 예를 들어 1e15 cm-2 내지 1e16 cm-2의 밀도로(예를 들어, 5e15 cm-2의 밀도로), 비정질 실리콘막(125)에 비소(As; arsenic)를 포함시키기 위해 플라즈마 도핑(PLAD; plasma doping)이 사용될 수 있다.
도 1에 도시된 STI 구조(115) 바로 위에(directly on) 배치된 절연막(120)의 부분은, 도 2, 도 3, 및 도 4a에 도시되지 않는다. 그러하더라도, 몇몇 실시예에서 STI 구조(115) 바로 위에(directly on) 배치된 절연막(120)의 부분은 존재한다.
다결정질 실리콘막(130; (poly-Si(polycrystalline silicon) layer)은 비정질 실리콘막(125) 상에 증착되어, 도 3에 도시된 중간 구조를 형성할 수 있다. 이어서, 결정 성장(grain growth)을 유발시키기 위해 어닐링 공정이 사용될 수 있고, 도 4a 및 도 4b에 도시된 중간 구조가 나타날 수 있다. 도 4a 및 도 4b에서, 더 큰 결정을 갖는 다결정질 실리콘막(130)의 물질을 나타내기 위해, 다른 크로스 해칭(alternate cross hatching)이 사용되었다.
몇몇 실시예에서, 어닐링 단계는 700℃ 내지 1000℃의 온도(예를 들어, 약 900℃)에서 수행될 수 있다.
도 1 내지 도 4a의 도면은 각각의 3개의 핀 엔드온(end-on)을 도시하는 단면도이다. 이와 달리, 도 4b(및 이하에서 논의되는 도 5 내지 도 8)는 핀을 따라 절단한 넓은 측면의 단면도이다. 도 4b에서, 핀의 길이 방향은 도면에서 가로놓인다(transverse and horizontal). 이에 따라, 핀의 두께(도 1의 "t")가 도 1 내지 도 4a에서 보여질 수 있고, 핀의 길이를 따르는 방향이 도 5 내지 도 8에서 보여질 수 있다.
절연막(120), 비정질 실리콘막(125), 및 다결정질 실리콘막(130)의 조합은, 산화막과 같은 추가적인 막의 증착 단계 및 화학적 기계적 연마(CMP; chemical mechanical polishing) 단계를 포함하는 관련 기술 공정에서 알려진 방법에 의해 평탄화될 수 있다.
관련 기술 공정에서처럼, 평탄화 후에 추가적인 캡핑막(capping layers)이 증착될 수 있다. 이어서, 결과 구조물이 패터닝되어(즉, 식각되어) 추후의 공정 단계(예를 들어, RMG 공정을 사용하는 단계)에서 형성되는 finFET의 게이트를 위한 주형(template)의 형상을 갖고, 주형의 기능을 하는 복수의 구조물이 형성될 수 있다. 즉, 이러한 구조물 각각은 "더미 게이트"로 지칭될 수 있다.
알려진 관련 기술 공정에서처럼, 스페이서 형성이 뒤따를 수 있다.
도 5는 절연캡(520)과 함께 더미 게이트(135), 및 스페이서(510)를 형성하는 단계 후에 나타날 수 있는 중간 구조를 도시한다. 도 4b의 화살표는 더미 게이트(135)에 형성되는 압축성 스트레스(compressive stress)의 방향을 도시한다. 도시된 것처럼, 스트레스는 압축성일 수 있고, 200 MPa(megapascals) 이상이거나, 300 MPa 이상이거나, 또는 500 MPa 이상일 수 있다. 몇몇 실시예에서, 스트레스는 인장성(tensile)일 수 있고, 200 MPa 이상이거나, 300 MPa 이상이거나, 또는 500 MPa 이상일 수 있다.
스페이서(510)는 질화물을 포함할 수 있고, 절연캡(520) 또한 질화물을 포함할 수 있다. 몇몇 실시예에서, 알려진 기술에서처럼, 스페이서 및/또는 절연캡을 위해 하나 이상의 물질을 수반하는 더 많은 복잡한 층구조가 사용될 수 있다.
도 6은 깊은 SD 리세스(610)를 형성하는 단계 후에 나타날 수 있는 중간 구조를 도시한다. 깊은 SD 리세스(610)는 (깊은 SD 리세스를 형성하기 위한 관련 기술에서처럼) 핀 물질을 식각함으로써 형성될 수 있다. 각각의 깊은 SD 리세스(610)는 거의 핀의 바닥까지(즉, STI 구조(115)의 하면에 가까운 높이까지) 연장될 수 있다.
깊은 SD 리세스(610)는 SD 리세스들 사이에 배치되는 핀(110)과 더미 게이트(135)가 탄성적으로 이완될 수 있도록 한다. 이에 따라, 깊은 SD 리세스(610)에서 전체 구조의 탄성적 이완(elastic relaxation)에 의해 스트레스가 채널로 전달된다.
도 7은 이어서 수행되는 SD 재성장(SD regrowth) 후에 나타날 수 있는 중간 구조를 도시한다. 이완된 SD(710)는 에피택셜하게(epitaxially) 재성장되어(이는 에피택셜하게 재성장된 SD 물질에 결함을 형성한다), 채널의 스트레인은 보존될 수 있다. 이는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 쉽게 수행될 수 있다. 사실, SD 재성장 전의 스트레스 상태로부터 채널의 스트레스 상태를 변화시키는 SD 재성장을 수행하는 것은, SD 재성장 전의 스트레스 상태로부터 채널의 스트레스를 변화시키지 않는 방법으로 SD(710)를 재성장시키는 것보다 훨씬 어려울 수 있다.
몇몇 실시예에서, SD(710)는 비에피택셜 물질(non-epitaxial material)로 채워지거나 재성장되어, 마찬가지로 채널의 변형 상태(strain state)를 심각하게 변화시키지 않을 수 있다.
이어서, 다시 채워지거나 재성장된 SD(710)는 피닝 구조(pinning structures)로 기능하여, 핀의 말단을 고정시킬 수 있고, 희생 에피택셜 게이트 제거 단계에서 채널의 스트레인을 유지시킬 수 있다.
몇몇 실시예에서, 이하에서 설명되는 것처럼, SD(710)는 핀(110)(및 채널)의 스트레인을 강화시키기 위해서도 성장될 수 있다.
몇몇 실시예에서, 성장 동안에 채널의 변형 상태를 변화시키기 위해, 핀 결정과 코히어런트하게(coherently) 성장되는 SD 재성장이 유리할 수 있다. 한 예는 pMOS 핀을 위한 것이다. 중간 또는 높은 Ge 함량의 SiGe SD(710)는 채널에 추가적인 압축성 스트레인을 가할 수 있다. 이러한 수행은 본 발명의 기술적 사상으로부터 배제되지 않고, 채널의 변형을 더 돋우기 위해 사용될 수 있다.
SD 스트레서의 성장(즉, SD(710)는 채널에 추가적인 스트레인을 제공하고, SD(710)의 성장 동안에 채널의 변형 상태가 변화한다)은 수평 나노시트(hNS; horizontal nano-sheets) 또는 수평 나노와이어(hNW; horizontal nanowires)와 같은 구조에 수행될 때 훨씬 더 어려울 수 있다. 이러한 경우에는, SD에 핵이 있을 수 있고(nucleating), 대부분의 경우에 단결정의 레지스트리(registry)를 갖지 않는 복수의 면(각각의 나노시트 또는 나노와이어의 바닥면, 말단면)으로부터 SD가 성장될 수 있기 때문이다(즉, 이러한 모든 면에 코히어런트하게 매치되는 단결정은 없다). 서로 다른 성장 전면(grow-fronts; 대부분의 성장 전면들은 그들이 만날 때 변형되지 않을 수 있다)이 만나는 경우에, 결함(예를 들어, 낮은각 낱알 경계(low angle grain boundaries), 적층 흠(stacking faults) 등)이 형성될 수 있다.
핀 구조물을 위해 본 명세서에서 설명된 방법을 사용하는 것의 상대적인 용이함은, 몇몇 적절한 적용에 있어서 핀 구조물을 hNS 또는 hNW보다 더 적합하게 만들 수 있다.
초기에 변형된 핀 물질(예를 들어, 이완 변형된 버퍼층(SRB layer; strain-relaxed buffer layer))을 사용하는 몇몇 핀 공정에서, 에피택셜하게 성장된 SD(710)를 재성장시킴으로써 깊은 SD 리세스(또는 핀 컷)으로부터 야기되는 스트레인 손실을 회복시키는 것은 어려울 수 있다. 이러한 문제는 SRB하부층 스트레서에 의존하는 핀 공정에 문제가 될 수 있지만, 본 발명의 몇몇 실시예에서는 장점일 수 있다.
몇몇 실시예에서, SD(710)는 (SD 성장 또는 증착 전의 변형 상태와 비교할 때) 실질적으로 채널의 변형 상태를 변화시키지 않는 방법으로 성장되거나 증착될 수 있다.
몇몇 실시예에서, 깊은 SD 리세스에서 제거된 물질과 다른 격자 파라미터(lattice parameter)를 갖는 에피택셜 물질이 사용되어, (깊은 SD 리세스를 형성한 직후에 채널에 존재하는 것과 같은 유형의) 추가적인 스트레인이 획득될 수 있다.
몇몇 실시예에서, SD 재성장은 에피택셜층의 성장에 의해 수행될 수 있다. 몇몇 실시예에서, 이러한 에피택셜층은 결함을 가질 수 있다. 몇몇 실시예에서, 이 단계에서 SD 리필(refill)이 증착될 수 있고, 에피택셜하게 성장하지 않을 수 있다.
몇몇 실시예에서, SD 재성장 또는 리필은 SD 리세스 단계에서 제거된 물질과 실질적으로 같거나 그보다 높은 높이의 SD(710)를 형성할 수 있다. 즉, 이러한 단계 후의 SD(710)의 최상면은, 핀의 최상면과 같은 높이이거나, 그보다 높을 수 있다.
이어서, 관련 기술 공정에서처럼, 산화막과 같은 절연막(미도시)이 증착되고 평탄화되어 SD 영역을 덮을 수 있다. 그러나, 대체 금속 게이트(RMG; replacement metal gate) 모듈을 위한 더미 게이트의 상부는 노출될 수 있다.
도 8은 대체 금속 게이트 모듈에서 더미 게이트(135)가 제거된 후에 나타날 수 있는 중간 구조를 도시한다. 채널을 따라 형성된 스트레스의 부분은 SD(710)에 의해 유지되거나 고정될 수 있고, 다른 스트레스 부분은 자유 표면(free surfaces)에 의해 이완될 수 있다.
도 8의 화살표는 야기될 수 있는 인장성 채널 스트레인을 도시한다. 더미 게이트(135)의 제거는 RMG 모듈에서 수행될 수 있고, 절연막(120; 예를 들어, 더미 게이트 산화막)의 제거 또한 포함할 수 있다. 이어서, 관련 핀 공정 기술에서처럼, 대체 금속 게이트(RMG) 형성(인터페이스막(IL; interface layer) 형성, 고유전율막(HK; high-k) 형성, 및 금속 게이트 형성을 포함한다)과, 공정 단계의 나머지들이 뒤따를 수 있다.
몇몇 실시예에서, 공정이 SD 모듈에 다다른 경우에, (예를 들어, 도 4b의 화살표에 의해 도시된 것처럼) 더미 게이트(135)는 압축성 스트레스를 받을 수 있다. 이는 n형 금속 산화물 반도체(nMOS; n-type metal oxide semiconductor) 실리콘 채널 장치에 적합하여, 이러한 장치에 인장성 채널 스트레인이 형성될 수 있다.
몇몇 실시예에서, 공정이 SD 모듈에 다다른 경우에, 더미 게이트(135)는 인장성 스트레스를 받을 수 있다. 이는 p형 금속 산화물 반도체(pMOS; p-type metal oxide semiconductor) 실리콘 채널 장치에 적합하여, 이러한 장치에 압축성 채널 스트레인이 형성될 수 있다.
비소(As)를 포함시키는 공정(또는, 비소(As) 대신에 또는 비소(As)에 더해 사용될 수 있는 다른 요소를 포함시키는 공정) 후와, 깊은 SD 리세스(610)를 형성하는 공정 전의 다른 지점에서, 어닐링 단계가 수행될 수 있다.
상술한 것처럼, 몇몇 실시예에서, 어닐링 단계는 더미 게이트(135)를 패터닝하는 단계 전에 수행될 수 있다.
몇몇 실시예에서, 어닐링 단계는 다결정질 실리콘막(130)의 증착 전에 수행될 수 있고, 또는 더미 게이트 패터닝 후에 (그러나, 스페이서(510) 및 깊은 SD 리세스(610)의 형성 전에) 수행될 수 있다.
몇몇 실시예에서, 어닐링 단계는 비소(As)를 포함시키는 공정 후에 수행되지만, 더미 게이트를 증착하는 공정 전에 수행되어, 전 두께(full thickness)가 완성될 수 있다(즉, 어닐링 단계는 도 2에 도시된 단계 후에 수행될 수 있고, 이어지는 다결정질 실리콘막(130) 형성 단계 전에 수행될 수 있다).
몇몇 실시예에서, 도 2에 도시된 단계에서 포함되는 요소는 비소(As) 대신에 인(P)일 수 있다. 몇몇 실시예에서, 비소(As) 및 인(P) 모두, 또는 비소(As)와 인(P)을 포함하거나 포함하지 않는 다른 조합이 도 2에 도시된 단계에서 포함될 수 있다.
몇몇 실시예에서, 도 2에 도시된 단계에서 하나 이상의 다른 요소를 포함시키는 것은, 이온 주입에 의해 수행되거나, 또는 포함될 요소를 함유하는 클러스터의 충돌(impingement of clusters)을 통해 수행될 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 채택된 공정은 벌크 상, 또는 "절연체 위의(OI; on insulator)" 기판(예를 들어, SOI; silicon on insulator), 절연체 위의 게르마늄(GeOI; germanium on insulator), 또는 일반적인 절연체 위의 반도체(XOI; semiconductor on insulator)에서 수행될 수 있다.
본 발명의 기술적 사상의 몇몇 실시예는, SD 에피택셜 스트레서에 의해 핀 스트레인을 형성하는 방법에 적합할 수 있다. 또한, 이론적으로 SD 스트레서는 본 발명의 기술적 사상의 몇몇 실싱예에 따른 공정에 추가적인 스트레서로 추가될 수 있다. 어쨌든, 스케일링 과정에서, SD 물질의 부피는 감소되고 SD 스트레서로부터 가능한 스트레인의 양은 감소될 수 있다. 또한, SD 스트레서는 nMOS 장치에서 인장성 변형된 채널을 달성하기 위해 수행되기 어려울 수 있다. 본 발명의 기술적 사상의 몇몇 실시예는 nMOS 장치를 위한 인장성 채널 스트레인의 형성을 용이하게 할 수 있다.
최종 핀이 서로 다른 물질을 갖는 핀 공정에서, (예를 들어, pMOS를 위한 Si 코어 및 변형된 SiGe 상부), 스트레서층은 최종 핀 구조물에 남을 수 있다(즉, 스트레서층은 공정 동안에 제거되지 않을 수 있다). 최종 핀 구조물이 다양한 층들을 포함하는 경우에, 핀 폭은 서로 다른 층들을 합리적인 두께로 수용하기 위해 더 클 수 있다. 이는 정전기적 제어를 더 어렵게 할 수 있고, 또한 빽빽한 핀 피치(tight fin pitches)를 갖는 장치의 제조를 더 어렵게 할 수 있다. 이에 반해, 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 스트레서층은 제거될 수 있고, 이에 따라 최종 핀은 상대적으로 얇을 수 있다(예를 들어, 약 5 nm 내지 8 nm). 이에 따라, 본 발명의 기술적 사상에 따른 몇몇 실시예는 정전기적 제어를 용이하게 할 수 있다.
더미 게이트 모듈 전에 전체 핀 구조 주위에서 성장된 희생 에피택셜 스트레서막의 사용은, 큰 기생 용량(parasitic capacitance)를 피하기 위해 내부 스페이서의 사용을 수반할 수 있다. 또한, 이를 위한 공정은, 큰 기생 용량을 방지하기 위해, 핀 사이의 간격(gap)이 희생 스트레서막으로 충분히 채워져야 하는 경우에, 또는 후속 공정에서 내부 스페이서 물질로 충분히 채워져야 하는 경우에, 어려울 수 있다.
상술한 바에 비추어, 채널 스트레인은, 핀 상에 희생 비에피택셜 게이트 스트레서를 증착하고, 핀에 스트레인을 유발하고, SD 구조물을 형성하여 핀의 말단을 고정시키고, 희생 비에피택셜 게이트 스트레서를 제거함으로써 finFET에 형성될 수 있다.
비록 제1, 제2, 제3 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 구성요소, 영역, 층 또는 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 구성요소, 영역 층 또는 섹션일 수도 있음은 물론이다.
공간적으로 상대적인 용어인 "아래(beneath)", "아래(below)", "하부(lower)", "아래(under)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)" 또는 "아래(under)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고(예를 들어, 90도 회전되거나 다른 방향으로 배향될 수 있다), 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다. 이에 더해, 층(layer)이 2개 층 "사이에(between)" 있는 것으로 기술된 경우, 그 층은 2개 층 사이의 단일층일 수 있고, 또는 1개 이상의 중간 층이 존재할 수도 있다고 이해되어야 한다.
본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, "실질적으로(substantially)", "약(about)" 및 유사한 용어들은 근사(approximation)의 용어로 사용되는 것이고, 정도(degree)의 용어로 사용되는 것이 아니다. 이들은 발명이 속한 기술분야에서 통상의 지식을 가진 자가 인지할 수 있는 측정값이나 계산값의 내재하는 편차를 설명하려는 것이다. 본 명세서에서, "주요 구성 요소(major component)"는 중량으로 구성의 적어도 절반을 이루는 구성 요소를 의미하고, "주요 부분(major portion)"은 복수의 아이템에 대해 적용될 때 적어도 절반의 아이템을 의미한다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서, "및/또는(and/or)"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 구성 요소 리스트에 선행하는 "적어도 하나(at least one of)"와 같은 표현은, 전체 구성 요소 리스트를 수식하는 것이고, 리스트의 개별 구성 요소를 수식하는 것이 아니다. 또한, 본 발명의 실시예들을 설명할 때 "…일 수 있다(may)"의 사용은 "본 발명의 하나 이상의 실시예"를 지칭하려는 것이다. 본 명세서에서, "사용하다(use)", "사용하는(using)", "사용된(used)"은 "활용하다(utilize)", " 활용하는(utilizing)", "활용된(utilized)"과 같은 의미인 것으로 고려될 수 있다.
하나의 소자(element)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)", "인접한(adjacent to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)", "바로 인접한(immediately adjacent to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 명세서에서 인용된(recited) 임의의 수치 범위는 인용된 범위에 포함된 같은 수치 정밀도의 모든 하위 범위(sub-ranges)를 포함하려는 것이다. 예를 들어, "1.0 내지 10.0"의 범위는 인용된 최소값 1.0 및 인용된 최대값 10.0 사이(및 이들을 포함하는) 모든 하위 범위를 포함하려는 것이다. 즉, "1.0 내지 10.0"의 범위는 예를 들어, 2.4 내지 7.6과 같이, 1.0과 같거나 이보다 큰 최소값을 가지고 10.0과 같거나 이보다 작은 최대값을 가진다. 본 명세서에서 인용된 임의의 최대 수치 한정은 여기에 포함된 모든 더 작은 수치 한정을 포함하려는 것이고, 본 명세서에서 인용된 임의의 최소 수치 한정은 여기에 포함된 모든 더 큰 수치 한정을 포함하려는 것이다.
이상 첨부된 도면을 참조하여 핀형 전계 효과 트랜지스터(finFET) 채널을 변형시키기 위한 방법의 예시적인 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 핀 115: STI 구조
120: 절연막 125: 비정질 실리콘막
130: 다결정질 실리콘막 510: 스페이서
520: 절연캡 610: SD 리세스
710: SD

Claims (10)

  1. 채널을 포함하는 핀을 갖는 finFET(fin field effect transistor) 장치를 위한 변형된 채널(strained channel)의 제조 방법으로,
    그 일부에 적어도 200 MPa 이상의 스트레스(stress)를 받는 더미 게이트를 상기 핀 상에 형성하여 상기 채널 내에 스트레인을 형성하고,
    상기 핀의 제1 말단에 제1 SD 리세스를 형성하고,
    상기 핀의 제2 말단에 제2 SD 리세스를 형성하고,
    상기 제1 SD 리세스 내에 제1 SD를 형성하고,
    상기 제2 SD 리세스 내에 제2 SD를 형성하고,
    상기 더미 게이트를 제거하는 것을 포함하는 변형된 채널의 제조 방법.
  2. 제 1항에 있어서,
    상기 더미 게이트는 상기 핀의 바로(directly) 위에 배치되는 절연막을 포함하고,
    상기 절연막은 5 nm 이하의 두께를 갖는 변형된 채널의 제조 방법.
  3. 제 1항에 있어서,
    상기 더미 게이트를 형성하는 것은,
    상기 핀의 바로(directly) 위에, 제1 물질을 포함하고 5 nm 이하의 두께를 갖는 제1 막을 형성하고,
    상기 제1 막 바로(directly) 위에, 제2 물질을 포함하는 제2 막을 형성하는 것을 포함하고,
    상기 제2 물질은 이온 주입, 플라즈마 도핑, 어닐링, 및 이들의 조합으로 이루어진 군에서 선택된 공정에 의해 압축성 또는 인장성 스트레스(compressive or tensile stress)를 받을 수 있는 변형된 채널의 제조 방법.
  4. 제 1항에 있어서,
    상기 핀은 8 nm 이하의 두께를 갖는 변형된 채널의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 SD를 형성하는 것은, 상기 제1 SD를 에피택셜층으로 성장시키는 것을 포함하고,
    상기 제2 SD를 형성하는 것은, 상기 제2 SD를 에피택셜층으로 성장시키는 것을 포함하고,
    상기 제1 및 제2 SD를 형성한 후의 변형 상태의 상기 채널이 갖는 스트레인은, 상기 제1 및 제2 SD를 형성하기 전의 변형 상태의 상기 채널이 갖는 스트레인과 30% 이하로 다른 변형된 채널의 제조 방법.
  6. 제 1항에 있어서,
    상기 finFET 장치는 n형 금속 산화물 반도체 장치인 변형된 채널의 제조 방법.
  7. 제 1항에 있어서,
    상기 finFET 장치는 p형 금속 산화물 반도체 장치인 변형된 채널의 제조 방법.
  8. 채널을 포함하는 핀을 갖는 finFET(fin field effect transistor) 장치를 위한 변형된 채널(strained channel)의 제조 방법으로,
    그 일부에 적어도 200 MPa 이상의 스트레스(stress)를 받는 더미 게이트를 상기 핀 상에 형성하고,
    상기 핀의 제1 말단에 제1 SD 리세스를 형성하고,
    상기 핀의 제2 말단에 제2 SD 리세스를 형성하고,
    상기 제1 SD 리세스 내에 제1 SD를 형성하고,
    상기 제2 SD 리세스 내에 제2 SD를 형성하고,
    상기 더미 게이트를 제거하는 것을 포함하고,
    상기 제1 SD를 형성하는 것은, 상기 제1 SD를 비에피택셜층(non-epitaxial layer)으로 성장시키는 것을 포함하고,
    상기 제2 SD를 형성하는 것은, 상기 제2 SD를 비에피택셜층으로 성장시키는 것을 포함하고,
    상기 제1 및 제2 SD를 형성한 후의 변형 상태의 상기 채널이 갖는 스트레인은, 상기 제1 및 제2 SD를 형성하기 전의 변형 상태의 상기 채널이 갖는 스트레인과 30% 이하로 다른 변형된 채널의 제조 방법.
  9. 채널을 포함하는 핀을 갖는 finFET 장치를 위한 변형된 채널의 제조 방법으로,
    상기 핀 상에 더미 게이트를 형성하고,
    상기 핀의 제1 말단에 제1 SD 리세스를 형성하고,
    상기 핀의 제2 말단에 제2 SD 리세스를 형성하고,
    상기 제1 SD 리세스 내에 제1 SD를 형성하고,
    상기 제2 SD 리세스 내에 제2 SD를 형성하고,
    상기 더미 게이트를 제거하는 것을 포함하고,
    상기 더미 게이트를 형성하는 것은,
    상기 핀의 바로(directly) 위에, 제1 물질을 포함하고 5 nm 이하의 두께를 갖는 제1 막을 형성하고,
    상기 제1 막 바로(directly) 위에, 제2 물질을 포함하는 제2 막을 형성하고,
    상기 제2 막에 하나 이상의 추가 요소를 포함시키고,
    700℃ 내지 1000℃의 온도에서 상기 제2 막을 어닐링하는 것을 포함하고,
    상기 하나 이상의 추가 요소를 포함시키는 것은, 이온 주입, 플라즈마 도핑, 및 이들의 조합으로 이루어진 군에서 선택된 공정을 이용하고,
    상기 추가 요소는 비소(As), 인(P), 및 이들의 조합으로부터 선택되고,
    상기 하나 이상의 추가 요소를 포함시키는 것은, 상기 하나 이상의 추가 요소를 1e15 cm-2 내지 5e16 cm-2의 총량(total dose)으로 포함시키는 것을 포함하고,
    상기 제2 막에 상기 하나 이상의 추가 요소를 포함시키는 것은, 상기 finFET 장치의 전기적 특성에 영향을 미치는 것을 피하기 위해 상기 하나 이상의 추가 요소를 상기 핀에 충분히 적게 포함시키는 것을 야기하는 변형된 채널의 제조 방법.
  10. finFET 장치의 핀을 변형시키는 방법으로, 상기 핀은 단결정이고,
    상기 핀 상에 더미 게이트를 형성하고,
    상기 핀의 제1 말단에 제1 SD 리세스를 형성하고,
    상기 핀의 제2 말단에 제2 SD 리세스를 형성하고,
    상기 제1 SD 리세스 내에 제1 SD를 형성하고,
    상기 제2 SD 리세스 내에 제2 SD를 형성하고,
    상기 더미 게이트를 제거하고,
    대체 금속 게이트를 형성하는 것을 포함하고,
    상기 더미 게이트를 형성하는 것은,
    상기 핀의 바로(directly) 위에, 제1 물질을 포함하고 5 nm 이하의 두께를 갖는 제1 막을 형성하고,
    상기 제1 막 바로(directly) 위에, 제2 물질을 포함하는 제2 막을 형성하고,
    상기 제2 막에 하나 이상의 추가 요소를 포함시키고,
    상기 제2 막 바로(directly) 위에 제3 막을 형성하는 것을 포함하고,
    상기 제1 내지 제3 막의 높이의 합은, 상기 대체 금속 게이트의 높이와 동일한 finFET 장치의 핀을 변형시키는 방법.
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