JP2019530223A - 総直列抵抗が低減されたＦｉｎＦＥＴ - Google Patents

総直列抵抗が低減されたＦｉｎＦＥＴ Download PDF

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Abstract

選択的エピタキシャル成長が、n型FinFETデバイスに対するシリコンフィン内のエッチングされた凹部を充填するためにヘテロ構造ソース/ドレイン領域を形成するために使用される。

Description

関連出願の参照
本出願は、その全体が参照により本明細書に組み込まれている、2016年9月13日に出願した米国特許出願第15/264,519号の優先権を主張する。
本出願は、一般にトランジスタに関し、より詳細には、直列総抵抗が低減されたフィン形電界効果トランジスタに関する。
フィン形電界効果(FinFET)トランジスタ内のソースおよびドレインコンタクトの形成は、いくつかの障害を克服しなければならない。ユーザは、コンタクトの高濃度ドーピングによって満たされる低オン抵抗を必要とする。しかし、そのような高濃度ドーピングは、チャネルを過度に短くし、それによりリークが問題となる。低オン抵抗をもたらすためには、フィン凹部内に得られた選択的エピタキシャル成長(SEG)堆積によってフィンを広げるために、SEGを使用してフィン内にエッチングされた凹部内に各ソース/ドレイン(S/D)コンタクトを形成することが、従来から行われている。
SEG堆積は、SEG堆積が凹部内のフィンの平面形状を呈するのではなく、輪郭の傾斜面がファセットと呼ばれる、ダイヤモンド形の輪郭を呈するように、いくつかの結晶面に有利に働く。ファセットは、SEG堆積が隣接するフィンを融合またはマージさせ得るように、フィンから横方向に延びる。したがって、SEG堆積は、隣接するFinFET間のフィン融合を防止するために小さい拡散長(LOD:length-of-diffusion)を有する設計に対して低減されなければならず、それにより所望のオン抵抗の低減が制限される。加えて、不安定なコンタクトランディング(landing)は、最小LODデバイスのファセット領域内の抵抗を悪化させることがある。その上、フィン側壁面は、一般的に、n型FinFETに対して<110>の結晶方位を有する。これは、駆動能力にとって好ましい方向ではない。したがって、n型FinFETに対するオン抵抗および駆動能力の問題は、解決されていない。
したがって、当技術分野では、オン抵抗が低減された、改善されたFinFETが必要である。
ヘテロ構造ソース/ドレイン領域は、ソース/ドレイン総直列抵抗および接触抵抗率を低減するために、選択的エピタキシャル成長(SEG)プロセスを介してn型FinFETのフィン内に設けられる。SEG堆積は、ゲートスペーサに隣接するフィン内のエッチングされた凹部内に発生し、凹部にライニングするシリコンバッファ層を含む。シリコンゲルマニウムエピタキシャル層は、バッファ層を覆う。最後に、in-situ n型ドープシリコンキャップ層は、ヘテロ構造堆積を完了するためにシリコンゲルマニウム層の上にSEG堆積される。キャップ層とは対照的に、シリコンゲルマニウムおよびバッファ層は、アンドープ状態において堆積され得る。
エピタキシャル層を堆積した後、イオン注入ステップが、リンなど、第1の濃度のn型ドーパントでシリコンゲルマニウム層をドープし、ヒ素など、第2の濃度のn型ドーパントでキャップ層を注入し、ここで第2の濃度は第1の濃度より大きい。得られたFinFETは、短チャネル効果およびリークを最小にしながら、総直列抵抗および接触抵抗率を低減している。
これらおよび追加の利点は、以下の発明を実施するための形態を通してより十分に理解され得る。
凹部を形成するために除去されることになるフィン領域を示すFinFETデバイスの斜視図である。 異方性凹部形成の後の図1AのFinFETデバイスの側面図である。 等方性凹部形成の後のSOI FinFETデバイスの側面図である。 本開示の一態様による、ヘテロ構造ソース/ドレイン領域が選択的エピタキシャル成長プロセスを介して凹部内に堆積された後の図1BのFinFETデバイスの側面図である。 ソース/ドレイン領域の注入ドーピング後の図2のFinFETデバイスの側面図である。 ソース/ドレイン領域のアニーリングの後の図3のFinFETデバイスの側面図である。 本開示の一態様による、ヘテロ構造ソース/ドレイン領域を有するFinFETを製造する方法のフローチャートである。 図4のFinFETデバイスを組み込む例示的なデバイスのブロック図である。
本発明の実施形態およびそれらの利点は、以下の詳細な説明を参照することによって最も良く理解される。同じ参照番号は、図のうちの1つまたは複数に示された同じ要素を識別するために使用されることを諒解されたい。
総直列抵抗を低減し、改善された電流駆動能力を提示するn型FinFETデバイスに対するヘテロ構造ソース/ドレイン領域が提供される。ヘテロ構造ソース/ドレイン領域は、ゲートスペーサに隣接するシリコンフィン内の凹部を少なくとも3つのエピタキシャル層で充填するために、選択的エピタキシャル成長(SEG)プロセスを使用して堆積される。ヘテロ構造ソース/ドレイン領域に対するアンドープシリコンの第1のエピタキシャルバッファ層が、凹部にライニングする。バッファ層を最初に覆うアンドープシリコンゲルマニウム(SiGe)の第2のエピタキシャル層が、リン(Ph)で注入ドープされる。第3の(キャップ)エピタキシャル層がSiGe層を覆い、リンでin-situドープされ、同じく、ヒ素(As)で注入ドープされる。
SiGeエピタキシャル層の注入ドーピングのエネルギーは、リンドーピングの射影飛程(Rp:projected range)が、キャップエピタキシャル層とのその接触面に隣接するSiGeエピタキシャル層内に存在するように制御される。同様に、キャップエピタキシャル層内のヒ素注入のエネルギーは、ヒ素ドーピングの射影飛程がキャップエピタキシャル層内に存在し、SiGeエピタキシャル層内に貫通しないように制御される。得られたキャップエピタキシャル層のドーピングは、SiGeエピタキシャル層内のn型ドーパント濃度と比較して、より高いn型ドーパント濃度をキャップエピタキシャル層内にもたらす。FinFETデバイスに対するヘテロ構造ソース/ドレイン領域は、SiGeエピタキシャル層が低ソースドレイン抵抗を提供する一方で、キャップエピタキシャル層が接触抵抗率を低減するという点で極めて有利である。加えて、ヘテロ構造ソース/ドレイン領域のドーピングは、短チャネル効果を最小化するために浅い接合深さを提供する。これらの有利な特性は、以下の例示的な実施形態を通して一層良く諒解されるであろう。
バルクFinFETとシリコンオンインシュレータ(SOI)FinFETの両アーキテクチャは、本明細書で開示するヘテロ構造ソース/ドレイン領域から利益を得る。シリコンフィン110内のソース/ドレイン凹部115をエッチングする前のバルクFinFET100が、図1Aに示される。シリコンフィン110は、バルクシリコン基板105からエッチングされ、シャロートレンチ分離領域140によって分離される。ゲート電極120(たとえば、ポリシリコン、金属炭化物、金属窒化物、金属シリサイド、またはFinFET分野で知られている他の好適な材料)ならびにスペーサ(たとえば、窒化ケイ素、酸化ケイ素、または他の好適な誘電体材料)130および125が、フィン110上に形成される。フィン110の側壁は、n型FinFETに対して従来のように<110>の結晶方位を有し得る。他の方位が、代替実施形態において使用されてもよい。フィンおよびゲートが形成されて、凹部115が、図1Bに示されるようにエッチングされる。ウェットエッチまたはドライエッチのいずれが使用されてもよい。反応性イオンエッチ(RIE)プロセスなどのドライエッチは、凹部115の側方縁部がスペーサ130(または125)の側方境界部と面一であるか、または位置合わせされるように異方性エッチングを形成する。代替的に、凹部115はウェットエッチされてもよく、それにより凹部115は、基板105からフィン110を分離する埋込み酸化物層160を含むシリコンオンインシュレータ(SOI)アーキテクチャに対して、図1Cに示すようにスペーサ130を等方的にアンダーカットする。一般に、エッチングは、図1Cに示すように、ゲート電極120およびそれらの対応するスペーサ130のペアの間で行われる。説明を明確にするために、図1Bは、ゲート電極120およびスペーサ130を1つだけ示している。
凹部115を形成するために、等方性エッチングプロセスが使用されるかまたは異方性エッチングプロセスが使用されるかにかかわらず、凹部115は、次いで、選択的エピタキシャル成長プロセスを使用して、図2に示すように、第1のエピタキシャルアンドープシリコンバッファ層200でライニングされる。凹部115の深さおよびバッファ層200の厚さは、特定のプロセスノードに依存する。14nm技術ノードに対して、フィン110の上面からの凹部115の深さは、一実施形態では45nmである。同様に、バッファ層200の深さは、14nm技術ノードでは約8nmであり得る。バッファ層200は接合リークを最小化し、チャネルおよびボディへの拡散率を制御するように働く。加えて、バッファ層200は、得られたn型FinFETデバイスに対する冶金学的接合における欠陥を最小化する。
次いで、アンドープエピタキシャルSiGe層205が、凹部115内のバッファ層200の上にSEG堆積される。n型FinFETに対するヘテロ構造ソース/ドレインにおけるSiGeの使用は、それが一般的にp型FinFETのひずみエンジニアリングのために使用されるという点において直観に反するが、本明細書では、n型FinFETにおけるその使用は、フィン110内で得られたソース/ドレイン領域の固有のバルク抵抗率を最小化することを見いだした。その点において、シリコンゲルマニウムの固有のバルク抵抗は、アニーリング温度にかかわらず、シリコンより際立って低い。たとえば、700℃のアニーリング温度において、リンドープSiGeのシート抵抗(オーム/平方センチメートル)は約30オーム/平方センチメートルである一方で、ポリシリコンは約300オーム/平方センチメートルのシート抵抗を有する。SiGe層205の厚さは技術ノードに依存するが、14nm技術ノード実施形態では、15nm超または20nm超でさえもあり得る。そのような厚さは、残留ひずみ緩和をもたらす。最後に、エピタキシャルシリコンキャップ層210は、凹部115に対するヘテロ構造ソース/ドレイン堆積を完了するために、SiGe層205の上にSEG堆積される。キャップ層210の厚さもまた技術プロセスノードに依存し、14nm技術プロセスノード実施形態に対して17nm未満の厚さであり得る。他の層とは異なり、キャップ層210は、SEG堆積の間にリンなどのn型ドーパントでin-situドープされる。選択的エピタキシャル成長は、いくつかの結晶方位において好ましいので、凹部115内のSEG堆積は、当然ながらファセットを形成することになる。したがって、SEG堆積は、1つのフィン110からのファセットが近隣のフィン110上のファセットと短絡しないように制御されなければならない。本明細書で開示するヘテロ構造SEG堆積は、そのようなファセット過成長を防止するためにSEG堆積が制限されるにもかかわらず、低減された総直列抵抗および接触抵抗率をもたらす。
次いで、イオン注入プロセスが、図3に示すように、シリコンゲルマニウム層205およびキャップ層210をドープするために使用される。シリコンゲルマニウム内のヒ素およびリンのドーパントの拡散率は、シリコン内より速いことに留意されたい。したがって、シリコンゲルマニウム層205内のそのようなドーパントの拡散率は、シリコンキャップ層210内の拡散率と比較してより大きいことになる。拡散がシリコンゲルマニウム内で発生するかシリコン内で発生するかにかかわらず、リンはかなり低いモル質量を有するので、リンの拡散はヒ素の拡散と比較してより速く発生することにも留意されたい。したがって、ヒ素イオン注入は、リンイオン注入と比較してより小さい距離にわたって拡散することになる。それゆえ、ヒ素は、チャネルへの過度の拡散による短チャネル効果を最小化するための、キャップ層210に注入されるn型ドーパントである。たとえば、ヒ素射影飛程300がキャップ層210内に留まってシリコンゲルマニウム層205の中に延びることのないことを確実にするために、ヒ素は、約3K電子ボルトのエネルギーを使用して注入され得る。得られたヒ素注入は、FinFETデバイスに対する接触抵抗が低減されるように、キャップ層210に対するショットキー障壁高さ(SBH)を引き下げる。その点において、低減されたドレイン誘起障壁低下(DIBL:drain induced barrier lowering)を達成するために、フィン110の幅は、ゲート電極120の長さより短くあるべきである。フィン110に対するそのような比較的狭い幅によって、低減された接触抵抗率を達成することが問題になる。しかし、凹部115内のヘテロ構造SEG堆積は、従来技術を悩ませた接触抵抗率問題を解決する。
ヒ素注入と比較して、リンに対する注入エネルギーは、リン射影飛程305がシリコンゲルマニウム層205内でかつキャップ層210の下にあることを確実にするのに十分にロバストであるべきである。このようにして、比較的速く拡散するリンは、任意の著しい濃度でキャップ層210内に注入することを妨げられ、それにより、リンはチャネル内に拡散せず、得られたn型FinFETデバイスに対する短チャネル効果を悪化させることはない。たとえば、リン注入に対する約6K電子ボルトの注入エネルギーが、リン射影飛程305に対して適切な深さを確保するために使用され得る。
イオン注入は、フィン110内の結晶格子にかなりの損傷を与え、損傷がアモルファス結晶方位をとらせることさえもあり得る。したがって、ソース/ドレイン領域は、イオン注入の後にアニーリングされ、それにより結晶格子は、たとえば、固相または液相再成長を介して再結晶してもよい。イオン注入自体は、ホットイオン注入プロセスなどにおいてアニーリングプロセスと組み合わされてもよい。図4において、イオン注入およびアニーリングの後のn型FinFETデバイス400が示されている。ヒ素およびリンイオンの側方拡散によって、バッファ層200の側方の消失が生じており、バッファ層200は今や、凹部115の下方においてのみ存在する。シリコンゲルマニウム層205は側方に拡散してn+ドープされる一方で、キャップ層210はn++ドープされる。凹部115内で得られたバッファ層200と、n+ドープシリコンゲルマニウム層205と、n++ドープシリコンキャップ層210との組合せは、一実施形態では、n型FinFETデバイスに対する総直列抵抗および接触抵抗を低減するために凹部内にヘテロ構造手段を形成するためであると見なされてもよく、ヘテロ構造手段はn型ドープシリコンゲルマニウム層を含む。
ここで、FinFET400内などのFinFETソース/ドレイン領域のための製造方法が、図5のフローチャートに関して論じられる。方法は、ゲートスペーサに隣接するn型FinFETデバイスに対してシリコンフィン内で凹部をエッチングするステップ500から始まる。方法は、凹部にライニングするためにシリコンバッファ層200をエピタキシャル堆積させる行為505をさらに含む。方法はまた、凹部内のシリコンバッファ層の上にシリコンゲルマニウム層をエピタキシャル堆積させる行為510を含む。最後に、方法は、シリコンゲルマニウム層の上にシリコンキャップ層をエピタキシャル堆積させる行為515を含む。
本明細書で開示する低減された総直列抵抗および接触抵抗率は、図6に示すデバイス600において、システムオンチップ(SoC)605内のn型FinFETに対して有利に採用され得る。デバイス600は、携帯電話、スマートフォン、携帯情報端末、タブレットコンピュータ、ラップトップコンピュータ、デジタルカメラ、携帯ゲームデバイス、または他の適切なデバイスを備えてもよい。SoC605は、DRAMなどのメモリ620およびディスプレイコントローラ625にも結合するシステムバス615を介してセンサなどの複数の周辺デバイス610と通信する。そして、ディスプレイコントローラ625はディスプレイ635を駆動するビデオプロセッサ630に結合する。
当業者には現時点で諒解されるように、目下の特定の応用例に応じて、本開示のデバイスの材料、装置、構成および使用方法において、また、それらに対して、多くの修正、代替、および変形を、その範囲から逸脱することなく行うことができる。このことに照らして、本明細書で示し、説明した特定の実施形態は、それらのいくつかの例によるものにすぎないため、本開示の範囲はそのような特定の実施形態の範囲に限定されるべきではなく、むしろ、下記に添付される特許請求の範囲およびそれらの機能的な均等物の範囲と完全に同じであるべきである。
100 バルクFinFET
105 バルクシリコン基板
110 シリコンフィン
115 ソース/ドレイン凹部
120 ゲート電極
125 スペーサ
130 スペーサ
140 シャロートレンチ分離領域
160 埋込み酸化物層
200 第1のエピタキシャルアンドープシリコンバッファ層
205 アンドープエピタキシャルシリコンゲルマニウム(SiGe)層
210 エピタキシャルシリコンキャップ層
300 ヒ素射影飛程
305 リン射影飛程
400 n型FinFETデバイス
600 デバイス
605 システムオンチップ(SoC)
610 周辺デバイス
615 システムバス
620 メモリ
625 ディスプレイコントローラ
630 ビデオプロセッサ
635 ディスプレイ
次いで、アンドープエピタキシャルSiGe層205が、凹部115内のバッファ層200の上にSEG堆積される。n型FinFETに対するヘテロ構造ソース/ドレインにおけるSiGeの使用は、それが一般的にp型FinFETのひずみエンジニアリングのために使用されるという点において直観に反するが、本明細書では、n型FinFETにおけるその使用は、フィン110内で得られたソース/ドレイン領域の固有のバルク抵抗率を最小化することを見いだした。その点において、シリコンゲルマニウムの固有のバルク抵抗は、アニーリング温度にかかわらず、シリコンより際立って低い。たとえば、700℃のアニーリング温度において、リンドープSiGeのシート抵抗(オーム/平方センチメートル)は約30オーム/平方センチメートルである一方で、ポリシリコンは約300オーム/平方センチメートルのシート抵抗を有する。SiGe層205の厚さは技術ノードに依存するが、14nm技術ノード実施形態では、15nm超または20nm超でさえもあり得る。そのような厚さは、残留ひずみ緩和をもたらす。最後に、エピタキシャルシリコンキャップ層210は、凹部115内のヘテロ構造ソース/ドレイン堆積を完了するために、SiGe層205の上にSEG堆積される。キャップ層210の厚さもまた技術プロセスノードに依存し、14nm技術プロセスノード実施形態に対して17nm未満の厚さであり得る。他の層とは異なり、キャップ層210は、SEG堆積の間にリンなどのn型ドーパントでin-situドープされる。選択的エピタキシャル成長は、いくつかの結晶方位において好ましいので、凹部115内のSEG堆積は、当然ながらファセットを形成することになる。したがって、SEG堆積は、1つのフィン110からのファセットが近隣のフィン110上のファセットと短絡しないように制御されなければならない。本明細書で開示するヘテロ構造SEG堆積は、そのようなファセット過成長を防止するためにSEG堆積が制限されるにもかかわらず、低減された総直列抵抗および接触抵抗率をもたらす。

Claims (27)

  1. スペーサを有するゲートと、
    前記スペーサに隣接する凹部を有するシリコンフィンと、
    前記凹部内のn型ドープシリコンゲルマニウム層と、
    前記n型ドープシリコンゲルマニウム層を覆うn型ドープシリコンキャップ層とを備える、n型FinFETデバイス。
  2. 前記凹部が、前記スペーサの側方縁部と位置合わせされた側方縁部を有する、請求項1に記載のn型FinFETデバイス。
  3. 前記凹部が、前記スペーサの側方縁部をアンダーカットする側方縁部を有する、請求項1に記載のn型FinFETデバイス。
  4. 前記シリコンフィンに隣接するシャロートレンチ分離領域をさらに備える、請求項1に記載のn型FinFETデバイス。
  5. 前記シリコンフィンの下に埋込み酸化物領域をさらに備える、請求項1に記載のn型FinFETデバイス。
  6. 前記凹部にライニングするシリコンバッファ層をさらに備え、前記n型ドープシリコンゲルマニウム層が、前記シリコンバッファ層と前記n型ドープシリコンキャップ層との間にある、請求項1に記載のn型FinFETデバイス。
  7. 前記シリコンバッファ層、前記n型ドープシリコンゲルマニウム層、および前記n型ドープシリコンキャップ層がすべて、選択的エピタキシャル成長層である、請求項6に記載のn型FinFETデバイス。
  8. 前記n型ドープシリコンキャップ層がヒ素およびリンでドープされ、前記n型ドープシリコンゲルマニウム層がリンでドープされる、請求項6に記載のn型FinFETデバイス。
  9. 前記n型ドープシリコンゲルマニウム層内の前記リンドーピングが、前記n型ドープシリコンゲルマニウム層と前記n型ドープシリコンキャップ層との間の接触面に隣接する前記n型ドープシリコンゲルマニウム層内でピークに達する射影飛程を有するイオン注入である、請求項8に記載のn型FinFETデバイス。
  10. 前記n型ドープシリコンキャップ層内の前記ヒ素ドーピングが、前記n型ドープシリコンキャップ層内でピークに達する射影飛程を有するイオン注入である、請求項8に記載のn型FinFETデバイス。
  11. 前記n型ドープシリコンキャップ層内の前記リンドーピングが、in-situリンドーピングである、請求項8に記載のn型FinFETデバイス。
  12. 前記凹部が丸形の底部を有する、請求項1に記載のn型FinFETデバイス。
  13. 前記n型ドープシリコンキャップ層に対するn型ドーパント濃度が、前記n型ドープシリコンゲルマニウム層に対するn型ドーパントの濃度より大きい、請求項1に記載のn型FinFETデバイス。
  14. 前記n型FinFETデバイスが、携帯電話、スマートフォン、携帯情報端末、タブレットコンピュータ、ラップトップコンピュータ、デジタルカメラ、および携帯ゲームデバイスからなる群から選択されたデバイスに含まれる、請求項1に記載のn型FinFETデバイス。
  15. FinFETデバイスを製造する方法であって、
    ゲートスペーサに隣接するn型FinFETデバイスに対してシリコンフィン内で凹部をエッチングするステップと、
    前記凹部にライニングするためにシリコンバッファ層をエピタキシャル堆積させるステップと、
    前記凹部内の前記シリコンバッファ層の上にシリコンゲルマニウム層をエピタキシャル堆積させるステップと、
    前記シリコンゲルマニウム層の上にシリコンキャップ層をエピタキシャル堆積させるステップとを含む、方法。
  16. 前記シリコンキャップ層をエピタキシャル堆積させるステップが、n型ドーパントで前記シリコンキャップ層をin-situドーピングするステップをさらに含む、請求項15に記載の方法。
  17. 前記n型ドーパントがリンである、請求項16に記載の方法。
  18. 前記シリコンゲルマニウム層をエピタキシャル堆積させるステップが、前記シリコンゲルマニウム層のin-situドーピングを含まない、請求項15に記載の方法。
  19. 前記凹部をエッチングするステップが、前記ゲートスペーサの側方縁部と位置合わせされた側方縁部を有するように前記凹部を異方的にエッチングする反応性イオンエッチングである、請求項15に記載の方法。
  20. 前記凹部をエッチングするステップが、前記ゲートスペーサの側方縁部をアンダーカットする側方縁部を有するように前記凹部を等方的にエッチングするウェットエッチングである、請求項15に記載の方法。
  21. 前記シリコンキャップ層にヒ素をイオン注入するステップと、
    前記シリコンゲルマニウム層にリンをイオン注入するステップとをさらに含む、請求項15に記載の方法。
  22. 前記イオン注入に続いて前記シリコンキャップ層および前記シリコンゲルマニウム層をアニーリングするステップをさらに含む、請求項21に記載の方法。
  23. スペーサを有するゲートと、
    前記スペーサに隣接する凹部を有するシリコンフィンと、
    前記n型FinFETデバイスに対する総直列抵抗および接触抵抗を低減するために前記凹部を充填するヘテロ構造手段とを備え、前記ヘテロ構造手段がn型ドープシリコンゲルマニウム層を含む、n型FinFETデバイス。
  24. 前記凹部が、前記スペーサの側方縁部と位置合わせされた側方縁部を有する、請求項23に記載のn型FinFETデバイス。
  25. 前記凹部が、前記スペーサの側方縁部をアンダーカットする側方縁部を有する、請求項23に記載のn型FinFETデバイス。
  26. 前記シリコンフィンに隣接するシャロートレンチ分離領域をさらに備える、請求項23に記載のn型FinFETデバイス。
  27. 前記シリコンフィンの下に埋込み酸化物領域をさらに備える、請求項23に記載のn型FinFETデバイス。
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