CN111108606A - 具有纳米线的堆叠薄膜晶体管 - Google Patents

具有纳米线的堆叠薄膜晶体管 Download PDF

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Abstract

公开了薄膜晶体管结构和过程，其包括堆叠纳米线体，以减轻可能在栅极长度缩小到小于100纳米（nm）尺寸时发生的不合期望的短沟道效应，并且降低外部接触电阻。在示例实施例中，所公开的结构采用全环绕栅架构，其中栅极堆叠（包括高k介电体层）包裹在每个堆叠沟道区纳米线（或纳米带）周围以提供改进的静电控制。所得的增加的栅极表面接触面积还提供了改进的传导。附加地，这些薄膜结构可以以纳米线体之间相对小的间隔（例如，1至20 nm）堆叠，以增加集成电路晶体管密度。在一些实施例中，纳米线体可以具有在1至20 nm范围中的厚度以及在5至100 nm范围中的长度。

Description

具有纳米线的堆叠薄膜晶体管
背景技术
薄膜晶体管（TFT）一般通过在衬底之上沉积有源半导体层以及介电体层的薄膜和金属接触部来被制造。存在许多与TFT相关联的重大性能问题。
附图说明
随着以下详细描述进行，并且在参考附图后，所要求保护的主题的实施例的特征和优点将变得清楚，其中同样的标号描绘同样的部分。
图1A和图1B图示了根据本公开的一些实施例的形成包括堆叠纳米线薄膜晶体管的集成电路（IC）的方法。
图2-13图示了根据一些实施例的示例IC结构，当施行图1A和图1B的方法时形成所述示例IC结构。
图14图示了根据一些实施例的沿着图2中的平面C-C的示例横截面视图。
图15图示了根据本公开的一些实施例的计算系统，利用使用本文中公开的技术而形成的集成电路结构和/或晶体管器件来实现所述计算系统。
通过阅读与本文中描述的各图一起考虑的以下详细描述，将更好地理解本实施例的这些和其他特征。在附图中，可以由同样的标号表示在各种图中被图示的每个相同或几乎相同的部件。为了清楚的目的，可能不是每个部件都在每个附图中被标注。此外，如将领会的，各图不一定按比例绘制也不意图将所描述的实施例限制到所示出的具体配置。比如，虽然一些图一般指示直线、直角和光滑表面，但是在给定制造过程的真实世界限制的情况下，所公开的技术的实际实现方式可能具有不太完美的直线和直角，并且一些特征可能具有表面形貌或者以其他方式是非光滑的。更进一步，附图中的一些特征可以包括图案化和/或阴影的填充，其仅被提供来辅助在视觉上区分不同的特征。简而言之，提供各图仅仅是为了示出示例结构。
尽管将参考说明性实施例来进行以下详细描述，但是所述说明性实施例的许多替换物、修改和变型鉴于本公开将是清楚的。
具体实施方式
公开了薄膜晶体管（TFT）结构以及用于那些结构的制造的过程，其包括堆叠纳米线体，以减轻不合期望的短沟道效应（SCE）并且降低外部接触电阻（Rext）。在示例实施例中，所公开的结构采用全环绕栅（gate-all-around，GAA）架构，其中栅极结构包括包裹在每个堆叠纳米线体周围的高k介电体层和金属栅极层，以提供改进的静电控制。所得的增加的栅极表面接触面积也提供了改进的电传导，如将在下面更详细地解释的那样。附加地，这些薄膜结构可以以纳米线体之间相对小的间隔（例如，在1至20 nm的范围中）堆叠，以增加集成电路上的晶体管密度。在一些实施例中，纳米线体可以具有在1至20 nm范围中的厚度以及在5至100 nm范围中的长度（例如，在源极区与漏极区之间）。在一些实施例中，可以堆叠多达10个或更多个纳米线体，以增加TFT的电流处置能力。鉴于本公开，许多配置和工艺流程将是清楚的。
总体概述
当晶体管器件缩小到包括更小的临界尺寸时，并且特别是当栅极长度减小到100 nm以下（并且尤其是50 nm以下）时，可能出现SCE问题。这些问题典型地包括：例如，从源极区到漏极区的增加的电流泄漏、限制晶体管电流处置能力的降低的接触电阻以及降低切换速度的降级的亚阈值摆动特性（例如，栅极-源极电压与漏极-源极电流的比率）。
因此，并且根据本公开的许多实施例，提供了用于形成包括堆叠纳米线体的TFT结构的技术，所述堆叠纳米线体包括晶体管的源极区、栅极区（或沟道）和漏极区。如基于本公开可以理解的，栅极介电体层和金属栅极层或所谓的电极包裹在每个堆叠纳米线（或纳米带）周围，来为栅极提供改进的静电控制和增加的接触表面积，其中栅极介电体层在金属栅极层与对应的纳米线体之间。在一些实施例中，纳米线体包括氧化物半导体材料，诸如铟镓锌氧化物（IGZO）、氧化锌、氧化铟、铝锌氧化物、氧化镓、铟锌氧化物、铟锡氧化物、氧化铜和/或锌锡氧化物。在一些实施例中，纳米线体可以包括III-V族半导体材料，诸如铟镓砷化物和/或磷化铟。在一些实施例中，纳米线体可以包括硅、锗和/或硅锗。在一些实施例中，栅极介电体可以包括高k栅极介电体材料。
应指出，如本文中所使用的，表述“X包括A和B中的至少一个”指代可以包括例如仅只有A、仅只有B或A和B二者都有的X。为此，包括A和B中的至少一个的X不应被理解为需要A和B中的每一个的X，除非明确如此陈述。比如，表述“X包括A和B”指代明确包括A和B二者的X。此外，对于大于二的任何数目的项目而言是如此，其中“那些项目中的至少一个”被包括在X中。例如，如本文中所使用的，表述“X包括A、B和C中的至少一个”指代可以包括如下各项的X：仅只有A；仅只有B；仅只有C；仅A和B（并且没有C）；仅A和C（并且没有B）；仅B和C（并且没有A）；或者A、B和C中的每一个。即使A、B或C中的任一个碰巧包括多个类型或变型，也是如此。为此，包括A、B和C中的至少一个的X不应被理解为需要A、B和C中的每一个的X，除非明确如此陈述。比如，表述“X包括A、B和C”指代明确包括A、B和C中的每一个的X。同样，表述“包括在A和B中的至少一个中的X”指代可以包括在例如仅只有A中、仅只有B中或者A和B二者中的X。
本文中提供的技术和结构的使用可以使用工具而可检测，所述工具诸如：光致发光检测；电子显微镜，其包括扫描/透射电子显微镜（SEM/TEM）、扫描透射电子显微镜（STEM）、纳米束电子衍射（NBD或NBED）和反射电子显微镜（REM）；成分映射；x射线晶体学或衍射（XRD）；能量色散x射线光谱学（EDS）；二次离子质谱法（SIMS）；飞行时间SIMS（ToF-SIMS）；原子探针成像或断层摄影；局部电极原子探针（LEAP）技术；3D断层摄影；或高分辨率物理或化学分析，仅举几个合适的示例分析工具。特别地，在一些实施例中，这样的工具可以指示包括如本文中所述的堆叠纳米线薄膜晶体管的集成电路。
在一些实施例中，本文中所述的技术和结构可以基于从其中得到的益处来被检测，诸如通过观察具有小于100 nm栅极长度的薄膜晶体管结构，所述薄膜晶体管结构不展现不合期望的短沟道效应和高外部接触电阻。鉴于本公开，许多配置和变型将是清楚的。
方法技术和架构
图1 （1A和1B）图示了根据本公开的一些实施例的形成包括堆叠纳米线薄膜晶体管的集成电路（IC）的方法100。图2至图13图示了根据一些实施例的示例IC结构，当施行图1的方法100时形成所述示例IC结构。为了易于说明，图2-13的结构在本文中被描绘和描述为包括两个TFT层的堆叠。然而，在一些实施例中，所公开的技术可以用于形成任何期望数目的层（例如多达10层或更多）的TFT堆叠，如可以基于本公开而理解的那样。鉴于本公开，许多变型和配置将是清楚的。
初始转向图2，以高水平示出了堆叠TFT结构的透视图，其中为了说明清楚而省略了许多细节。这些细节将在后面的图中被示出和描述。该示例中的TFT结构包括在衬底204上方的2个薄膜层202。TFT被示出为沿着Z轴分割成三个区。这些区包括源极（或漏极）区400、栅极区300和漏极（或源极）区400。在图3中更详细地图示了通过X-Y平面中的栅极区300的横截面A-A。在图4中更详细地图示了通过在X-Y平面中的S/D区400的横截面B-B。在图14中更详细地图示了在Y-Z平面中的横截面C-C。
图3图示了栅极区300的示例横截面视图A-A。栅极薄膜材料202a（即，栅极区中的薄膜202的区段）被示出为在所有4个侧面上包裹有栅极介电体层308。在一些实施例中，栅极薄膜202a的横截面尺寸可以在1-100 nm的范围中并且更具体地在1-20 nm的范围中。在一些实施例中，栅极薄膜材料可以包括铟镓锌氧化物（InGaZnO，也称为IGZO），尽管其他材料也是可能的，诸如例如氧化锌、氧化铟、铝锌氧化物、氧化镓、铟锌氧化物、铟锡氧化物、氧化铜、锌锡氧化物、铟镓砷化物、磷化铟、硅、锗和/或硅锗。
在一些实施例中，栅极介电体层308包括：介电体材料，诸如二氧化硅；和/或高k介电体材料，诸如二氧化铪、铪硅氧化物、铪锆氧化物、氧化锆、铪硅氧化物、氧化镧、镧铝氧化物、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和/或铌锌酸铅。在一些实施例中，当使用高k材料时，可以在栅极介电体层308上施行退火过程以改进其质量。在任何这样的实施例中，在栅极薄膜层之间的间隔（沿着Y轴）可以在1-100 nm的范围中并且更具体地在1-20 nm的范围中。介电体层308消除了在每个堆叠栅极薄膜层之间对于附加的钝化层的需要。
金属栅极结构304被示出为在栅极或所谓的沟道区域中包围被包裹的薄膜层202a，并且可以用作用于栅极的电接触部。在一些实施例中，在本文中也被称为栅电极结构的金属栅极结构可以包括宽范围的合适的金属或金属合金，诸如氮化钛（TiN）或钨或铝或钛、或钽、或铜、或氮化钽、或者它们的组合（例如，用于功函数的在芯的侧面上具有TiN的钨芯）。可以使用许多栅电极材料和结构。尖端间隔物306被示出为与金属栅极304相邻，并且用于帮助使栅极与源极和漏极绝缘。在一些实施例中，尖端间隔物可以包括任何合适的电绝缘体、介电体、氧化物（例如氧化硅）和/或氮化物（例如氮化硅）材料。隔离材料302被示出为与尖端间隔物306相邻，并且用于将该TFT与任何相邻的TFT隔离。在一些实施例中，隔离材料302还可以包括任何合适的电绝缘材料，诸如一种或多种介电体、氧化物（例如二氧化硅）和/或氮化物（例如氮化硅）材料。栅极区被设置在下面的衬底层204上，在一些实施例中，该下面的衬底层204可以包括绝缘氧化物层，尽管其他材料也是可能的，如将在下面解释的那样。
在一些实施例中，栅极介电体308和/或栅电极304的结构可以包括任何数目的分立层，并且在一些情况下是两个或更多个材料层的多层结构。比如，在一个这样的实施例中，栅极介电体308是双层结构，其具有与沟道区（栅极薄膜202a）接触的第一介电体材料（例如，二氧化硅）和与第一介电体材料接触的第二介电体材料（例如，氧化铪），第一介电体材料具有低于第二介电体材料的介电常数的介电常数。同样，栅电极304结构可以包括中央金属栓塞部分（例如，钨），所述中央金属栓塞部分（例如，钨）具有一个或多个外部功函数层和/或阻挡层（例如，钽、氮化钽）和/或电阻降低盖层（例如，铜、金）。在一些实施例中，栅极介电体和/或栅电极可以包括对其中一种或多种材料的浓度进行分级（视情况而定，增加或减小）。在更一般的意义上，可以使用任何数目的合适的栅极结构配置，如将领会的那样。
图4图示了S/D区400的示例横截面视图B-B。在一些实施例中，S/D薄膜材料202b（即，延伸到S/D区中的薄膜202的区段）也可以包括IGZO，尽管其他材料也是可能的，如将在下面解释的那样。然而，还可以掺杂S/D薄膜材料202b，以实现TFT器件所期望的S/D特性。在一些实施例中，掺杂过程可以包括引入杂质（例如，n型和/或p型杂质）和/或在IGZO中形成氧空位。
S/D金属结构404被示出为包围S/D薄膜层202b，并且可以用作用于源极和漏极的电接触部。在一些实施例中，S/D金属结构可以包括氮化钛（TiN），尽管其他材料也是可能的，诸如例如钛、氮化钽、钴、钨、铜镍、钽、金、金-锗、镍-铂和/或镍铝。隔离材料302被示出为与S/D金属404相邻，并且用于将该TFT与任何相邻的TFT隔离。在一些实施例中，隔离材料302可以包括任何合适的电绝缘材料，诸如一种或多种介电体、氧化物（例如二氧化硅）和/或氮化物（例如氮化硅）材料。S/D区被设置在下面的衬底层204上。在一些实施例中，纳米线体的栅极薄膜材料202a可以比S/D薄膜层202b中的至少一个薄（例如，沿着Y轴）。
现在参考图1A，根据本公开的实施例的用于形成集成电路的方法100在操作102处以如下开始：在栅极区300中的衬底上沉积牺牲材料和栅极薄膜材料（例如，纳米线或纳米带）的交替层。例如（参考图5A，其图示了根据一些实施例的栅极区300中的所得结构），在衬底204上沉积牺牲材料504的第一层、继之以在牺牲材料的顶部上沉积第一栅极薄膜层202a。以第二牺牲材料层和第二栅极薄膜层的沉积来重复该过程。在一些实施例中，鉴于本公开，可以使用任何合适的技术执行沉积。例如，可以使用化学气相沉积（CVD）、原子层沉积（ALD）、物理气相沉积（PVD）、分子束外延（MBE）或旋涂处理来执行沉积。在一些实施例中，第一与第二栅极薄膜层之间的间隔（例如，沿着Y轴）在1至20 nm的范围中，并且栅极薄膜层的厚度（例如，沿着Y轴）也在1-20 nm的范围中。
在一些实施例中，栅极薄膜层202a可以包括至少一个金属氧化物，仅举几个示例，诸如铟镓锌氧化物（InGaZnO，也称为IGZO）、氧化镓、氧化铟、铟锌氧化物、铟锡氧化物、氧化铜、氧化锌、铝掺杂的氧化锌和/或锌锡氧化物。在一些这样的实施例中，金属氧化物材料（其在一些情况下也可以被认为是半导材料并且更具体地是氧化物半导体材料）可以具有单个晶体或单晶（或简单地，晶体）结构（例如，晶体IGZO）、非晶晶体结构（例如，非晶IGZO）或者在其间的晶体结构——其可以被称为多晶结构（例如，多晶IGZO）。此外，在一些这样的实施例中，金属氧化物材料可以具有其他类型的晶体结构，诸如C轴取向晶体（CAAC）结构（例如CAAC IGZO）或纳米晶体结构（例如纳米晶体IGZO）。应指出，这些其他类型的晶体结构可以非常适合于生产目的，因为其相对低的热预算要求（其可以与诸如400-600摄氏度的热预算的后段制程处理相适应）、相对低的成本、相对高的生产量以及相对高的可靠性。
在一些实施例中，栅极薄膜层202a可以包括非晶、多晶或单晶的IV族和/或III-V族半导体材料，仅举几个示例，诸如硅、锗、硅锗、砷化镓或铟镓砷化物。在一些这样的实施例中，IV族和/或III-V族半导体材料在被采用的情况下可以在低温下、特别是在后段制程（BEOL）IC位置处生长。应指出，本文中对“IV族半导体材料”（或“IV族材料”或一般地“IV”）的使用包括至少一种IV族元素（例如，硅、锗、碳、锡），诸如硅（Si）、锗（Ge）、硅锗（SiGe）等等。本文中对“III-V族半导体材料”（或“III-V族材料”或一般地“III-V”）的使用包括至少一种III族元素（例如，铝、镓、铟）和至少一种V族元素（例如，氮、磷、砷、锑、铋），诸如砷化镓（GaAs）、铟镓砷化物（InGaAs）、铟铝砷化物（InAlAs）、磷化镓（GaP）、锑化镓（GaSb）、磷化铟（InP）等等。应指出，例如，III族也可以称为硼族或IUPAC族13，IV族也可以称为碳族或IUPAC族14，并且V族也可以称为氮族或IUPAC族15。
在一些实施例中，衬底204可以是：体衬底，其包括IV族半导体材料（例如，Si、Ge、SiGe）、III-V族半导体材料（例如，GaAs、GaAsSb、GaAsIn）和/或如鉴于本公开将清楚的任何其他合适的（一种或多种）材料；绝缘体上X（XOI）结构，其中X是前面提到的材料之一（例如，IV族和/或III-V族半导体材料），并且绝缘体材料是氧化物材料或介电体材料或一些其他电绝缘材料，使得XOI结构包括在两个半导体层之间的电绝缘材料层；或者一些其他合适的多层结构，其中顶层包括前面提到的半导体材料之一（例如，IV族和/或III-V族半导体材料）。本文中对“IV族半导体材料”（或“IV族材料”或一般地“IV”）的使用包括至少一种IV族元素（例如，硅、锗、碳、锡），诸如硅（Si）、锗（Ge）、硅锗（SiGe）等等。本文中对“III-V族半导体材料”（或“III-V族材料”或一般地“III-V”）的使用包括至少一种III族元素（例如，铝、镓、铟）和至少一种V族元素（例如，氮、磷、砷、锑、铋），诸如砷化镓（GaAs）、铟镓砷化物（InGaAs）、铟铝砷化物（InAlAs）、磷化镓（GaP）、锑化镓（GaSb）、磷化铟（InP）等等。应指出，例如，III族也可以称为硼族或IUPAC族13，IV族也可以称为碳族或IUPAC族14，并且V族也可以称为氮族或IUPAC族15。
尽管在该示例实施例中，为了易于说明，衬底204被示出为具有与在后续结构中示出的其他层相类似的厚度（在Y轴方向上的尺寸），但是在一些实例中，衬底204可以比其他层厚得多，例如，诸如具有在50至950微米范围中的厚度，或者如鉴于本公开将清楚的任何其他合适的厚度。在一些实施例中，取决于最终用途或目标应用，衬底204可以用于一个或多个其他IC器件，诸如各种二极管（例如，发光二极管（LED）或激光二极管）、各种晶体管（例如，MOSFET或TFET）、各种电容器（例如，MOSCAP）、各种微机电系统（MEMS）、各种纳米机电系统（NEMS）、各种射频（RF）器件、各种传感器或任何其他合适的半导体或IC器件。因而，在一些实施例中，本文中描述的结构可以被包括在片上系统（SoC）应用中，如鉴于本公开将是清楚的。
进一步应指出，虽然为了易于描绘在该图和其他图中所示出的结构在本质上是相对矩形的（具有直边和平顶），但是在现实中，它们可以包括锥形或以其他方式变化的轮廓，其中结构的一些部分比其他部分窄。此外，一些部分可以是圆形的，而不是平坦的。将领会许多其他真实世界的几何结构。
图1的方法100以如下继续：在操作104处，在S/D区400中的衬底上沉积牺牲材料和S/D薄膜材料（例如，纳米线或纳米带）的交替层。例如（参考图5B，其图示了根据一些实施例的S/D区400中的所得结构），在衬底204上沉积牺牲材料504的第一层、继之以在牺牲材料的顶部上沉积第一S/D薄膜层202b。以沉积第二牺牲材料层和第二S/D薄膜层来重复该过程。在一些实施例中，第一与第二S/D薄膜层之间的间隔（例如，沿着Y轴）在1至20 nm的范围中，并且S/D薄膜层的厚度（例如，沿着Y轴）也在1-20 nm的范围中。
在一些实施例中，S/D薄膜材料202b在成分上可以与栅极薄膜材料202a相同或类似，然而，利用附加的处理来包括掺杂，以形成氧空位和/或引入杂质（例如，n型和/或p型杂质），从而实现针对所形成的TFT器件的期望的所得S/D区特性。在一些这样的实施例中，氧空位可以诸如经由如下各项而形成在S/D薄膜层202b的表面上：等离子体处理来损坏表面；化学处理来从该层提取材料（例如，从IGZO提取铟、镓和/或锌）以形成具有较高氧空位的改性表面；某-化类型的处理（例如，硅化或III-V-化类型的反应）来剥离S/D表面的氧并留下空位；和/或如基于本公开可以理解的任何其他合适的处理。
在一些实施例中，S/D薄膜材料202b可以包括铟锡氧化物。在一些实施例中，S/D薄膜材料202b可以包括均与更导电的材料（诸如钴、钨或铜）相组合的钛、氮化钛或氮化钽。在一些实施例中，S/D薄膜材料202b可以包括通过外延沉积被施加的砷化铟。
根据一些实施例，图1的方法100以如下继续：在操作106处，在栅极区300之上形成虚拟栅极材料602、尖端间隔物306和隔离材料302，从而结果得到图6A中图示的结构。操作106可以包括单独的子操作，诸如例如：沉积虚拟栅极材料602；回蚀该材料并与虚拟栅极相邻地沉积用于尖端间隔物306的材料，并且然后与尖端间隔物相邻地沉积隔离材料302。
在一些实施例中，尖端间隔物306可以包括任何合适的材料，诸如任何合适的电绝缘体、介电体、氧化物（例如，氧化硅）和/或氮化物（例如，氮化硅）材料，如鉴于本公开将是清楚的。
在一些实施例中，隔离材料302可以包括任何合适的电绝缘材料，诸如一种或多种介电体、氧化物（例如二氧化硅）和/或氮化物（例如氮化硅）材料。在一些实施例中，可以基于衬底204的材料来选择隔离材料302。比如，提供一些示例，在Si衬底的情况下，隔离材料可以被选择为二氧化硅或氮化硅。
可以使用任何合适的过程来执行蚀刻，所述任何合适的过程包括湿法/干法蚀刻、选择性/非选择性蚀刻和/或光刻。蚀刻可以进一步包括掩蔽操作，以帮助防止蚀刻移除要保护的所选区或以不期望的方式消耗材料。
根据一些实施例，图1的方法100以如下继续：在操作108处，在S/D区400之上沉积隔离材料302，从而结果得到图6B中图示的结构。
根据一些实施例，图1的方法100以如下继续：在操作110处，从栅极区300移除虚拟栅极材料602，从而结果得到图7中图示的结构，并且从栅极区300移除牺牲材料504，从而结果得到图8中图示的结构。在工艺流程中的该阶段处，在移除牺牲材料之后，栅极薄膜结构202a通过薄膜延伸到S/D区（S/D薄膜202b）和S/D区的隔离材料302中而被支撑。虚拟栅极材料602和牺牲材料504的移除可以例如通过蚀刻过程来完成。
根据一些实施例，图1的方法100以如下继续：在操作112处，在栅极薄膜202a周围沉积高k介电体材料308，从而结果得到图9中图示的结构。高k介电体材料的示例包括比如氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。
根据一些实施例，图1的方法100（现在参考图1B）以如下继续：在操作114处，在高k材料308周围沉积金属栅极材料304，从而结果得到图10中图示的结构。金属栅极材料304用作到栅极的电接触部。在一些实施例中，金属栅极材料304可以包括氮化钛或其他合适的导电材料。在该阶段处，例如可以使用诸如化学机械平坦化/抛光（CMP）过程之类的任何合适的技术在栅极区的顶部之上执行平坦化和/或抛光操作。
图1的方法100以如下继续：在操作116处，从S/D区400蚀刻出隔离材料302的一部分。待蚀刻的部分与S/D薄膜层202b相邻并且在S/D薄膜层202b的顶部上。根据一些实施例，该部分的移除结果得到图11中图示的结构。
根据一些实施例，图1的方法100以如下继续：在操作118处，从S/D区蚀刻出牺牲材料504，从而结果得到图12中图示的结构。在工艺流程中的该阶段处，在移除牺牲材料之后，S/D薄膜结构202b通过薄膜延伸到栅极区（栅极薄膜202a）和栅极区的隔离材料302中而被支撑。
根据一些实施例，图1的方法100以如下继续：在操作120处，在S/D区400中的S/D薄膜材料202b周围沉积S/D金属材料404，从而结果得到图13中图示的结构。S/D金属材料404用作到源极和漏极的电接触部。在一些实施例中，S/D金属材料404可以包括氮化钛或其他合适的导电材料。在该阶段处，例如可以使用诸如CMP之类的任何合适的技术在S/D区的顶部之上执行平坦化和/或抛光操作。
根据一些实施例，图1的方法100以如下继续：在操作122处，如期望的那样完成集成电路（IC）处理。例如，用于完成IC的这样的附加处理可以包括后段或后段制程（BEOL）处理，以形成一个或多个金属化层和/或互连在前段或前段制程（FEOL）处理期间形成的晶体管器件。例如，金属化层可以形成在堆叠的最底部薄膜晶体管与衬底之间。如鉴于本公开将清楚的，可以执行任何其他合适的处理。应指出，为了易于描述，方法100的过程102-122以特定的次序示出。然而，过程102-122中的一个或多个可以以不同的次序被执行，或者可以根本不被执行。例如，在一些实施例中，S/D区400可以在栅极区300之前形成。回想到，技术可以用于形成众多不同的晶体管类型和配置。鉴于本公开，许多变型和配置将是清楚的。
图14图示了根据一些实施例的沿着图2中的平面C-C的示例横截面视图。提供图14的横截面视图是为了结合图3中针对栅极区和图4中针对S/D区所示出的细节来辅助说明图2的结构的不同特征。因此，关于图2-4中每个被类似编号的特征的相关描述同样适用于图14。然而，应指出，为了易于说明，图14中所示出的特征的尺寸可以相对于图2-4中的特征而不同。
对于两个TFT层中的每一个，栅极薄膜结构202a被示出为在顶部和底部（通过横截面）被高k层308围绕，该高k层308又在顶部和底部被金属栅极层304围绕。在栅极薄膜结构202a的左侧和右侧示出的是源极和漏极薄膜结构202b。在S/D薄膜结构202b的上方和下方示出的是S/D金属层404。栅极间隔物210也被示出为将S/D金属层404与相邻的金属栅极层304分离，以防止电短路。间隔物210可以包括任何合适的材料，诸如任何合适的电绝缘体、介电体、氧化物（例如，氧化硅）和/或氮化物（例如，氮化硅）材料，如鉴于本公开将是清楚的。
在一些实施例中，栅极薄膜结构或纳米线体202a的长度（例如，沿着从源极区到漏极区的Z轴）可以在5 nm至100 nm的范围中。在一些实施例中，薄膜结构或纳米线体202a和202b的厚度（例如，沿着Y轴）可以在1 nm至20 nm的范围中。在一些实施例中，薄膜结构或纳米线体202a和202b之间的间隔（例如，沿着Y轴）可以在1 nm至20 nm的范围中。
在一些实施例中，如基于本公开可以理解的，当缩放到这样的低阈值（诸如低于50、低于40、低于30或低于20 nm的阈值以及更低的阈值）时，技术使得能够维持期望的器件性能。比如，如本文中以各种方式描述的技术可以降低短沟道效应，以提供改进的栅极控制，从而使能实现更快的切换速度，以及改进的传导，从而允许增加的电流处置能力。
示例系统
图15图示了根据本公开的一些实施例的计算系统1000，利用使用本文中公开的技术而形成的集成电路结构和/或晶体管器件来实现该计算系统1000。如可以看到的，计算系统1000容纳母板1002。母板1002可以包括多个部件，所述多个部件包括但不限于处理器1004和至少一个通信芯片1006，每个通信芯片1006可以物理和电耦合到母板1002，或者以其他方式集成在其中。如将领会的，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板还是系统1000的仅有板等。
计算系统1000取决于其应用可以包括一个或多个其他部件，所述一个或多个其他部件可以物理和电耦合或可以不物理和电耦合到母板1002。这些其他部件可以包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、致密盘（CD）、数字多功能盘（DVD）等）。计算系统1000中包括的任何部件可以包括一个或多个集成电路结构或器件，所述一个或多个集成电路结构或器件使用根据示例实施例的所公开技术而形成。在一些实施例中，多个功能可以集成到一个或多个芯片中（例如，比如，应指出，通信芯片1006可以是处理器1004的部分或以其他方式集成到处理器1004中）。
通信芯片1006使得能够进行无线通信，以用于向计算系统1000以及从计算系统1000传递数据。术语“无线”及其派生词可以用于描述：电路、设备、系统、方法、技术、通信信道等，它们可以通过使用经调制的电磁辐射、通过非固体介质来传送数据。该术语不暗示相关联的设备不包含任何引线，尽管在一些实施例中它们可能不包含任何引线。通信芯片1006可以实现多个无线标准或协议中的任一个，所述多个无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G及以上的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。比如，第一通信芯片1006可以专用于短程无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他长程无线通信。
计算系统1000的处理器1004包括被封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用一个或多个集成电路结构或器件而实现的板载电路，所述一个或多个集成电路结构或器件使用如本文中以各种方式描述的所公开技术而形成。术语“处理器”可以指代如下的任何器件或器件的部分：其处理比如来自寄存器和/或存储器的电子数据，以将该电子数据变换成可以被存储在寄存器和/或存储器中的其他电子数据。
通信芯片1006还可以包括被封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括一个或多个集成电路结构或器件，所述一个或多个集成电路结构或器件使用如本文中以各种方式描述的所公开技术而形成。如鉴于本公开将领会的，应指出多标准无线能力可以直接集成到处理器1004中（例如，其中任何芯片1006的功能性被集成到处理器1004中，而不是具有单独的通信芯片）。进一步指出，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数目的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组都可以具有集成在其中的多个功能。
在各种实现方式中，计算系统1000可以是膝上型计算机、上网本、笔记本计算机、智能电话、平板计算机、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器或者处理数据或采用一个或多个集成电路结构或器件的任何其他电子设备或系统，所述一个或多个集成电路结构或器件使用如本文中以各种方式描述的所公开技术而形成。应指出，对计算系统的引用意图包括被配置用于计算或处理信息的计算设备、装置和其他结构。
另外的示例实施例
以下示例涉及另外的实施例，根据另外的实施例，许多排列和配置将是清楚的。
示例1是一种集成电路（IC），包括：包括氧化物半导体材料的纳米线体，其包括第一、第二和第三部分，第二部分在第一与第三部分之间，第一部分是源极区，并且第三部分是漏极区；设置在纳米线体的第二部分周围的栅极介电体结构；以及设置在栅极介电体结构周围的栅电极结构，栅电极结构包括金属。
示例2包括示例1的主题，进一步包括堆叠在栅电极结构内的一个或多个附加纳米线体和设置在附加纳米线体周围的栅极介电体结构。
示例3包括示例1或示例2的主题，其中纳米线体和所述一个或多个附加纳米线体以在1纳米至20纳米范围中的距离而彼此间隔开。
示例4包括示例1-3中任一个的主题，其中附加纳米线体的数目在1至10的范围中。
示例5包括示例1-4中任一个的主题，其中栅极介电体结构包括高k介电体材料，所述高k介电体材料包括二氧化铪（HfO2）。
示例6包括示例1-5中任一个的主题，其中栅极介电体结构包括高k介电体材料，所述高k介电体材料包括以下各项中的至少一种：铪锆氧化物、氧化锆、铪硅氧化物、氧化镧、镧铝氧化物、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。
示例7包括示例1-6中任一个的主题，其中氧化物半导体材料包括铟、镓、锌和氧。
示例8包括示例1-7中任一个的主题，其中氧化物半导体材料包括以下各项中的至少一种：氧化锌、氧化铟、铝锌氧化物、氧化镓、铟锌氧化物、铟锡氧化物、氧化铜、锌锡氧化物、铟镓砷化物、磷化铟、硅、锗和硅锗。
示例9包括示例1-8中任一个的主题，其中栅电极结构包括钛和氮。
示例10包括示例1-9中任一个的主题，其中栅极介电体结构包括高k介电体材料，并且栅电极结构包括氮化钛、钴、钨、铜镍、钽、金、金-锗、镍-铂和镍铝中的至少一种。
示例11包括示例1-10中任一个的主题，其中纳米线体的第二部分比源极区和漏极区中的至少一个薄。
示例12包括示例1-11中任一个的主题，其中纳米线体的第一和第三部分中的至少一个在氧化物半导体材料中包括较高浓度的氧空位。
示例13包括示例1-12中任一个的主题，进一步包括设置在纳米线体的第一部分周围的第一接触结构和设置在纳米线体的第三部分周围的第二接触结构中的至少一个，第一和第二接触结构包括金属。
示例14包括示例1-13中任一个的主题，进一步包括在栅电极结构与第一金属结构之间的第一栅极间隔物以及在栅电极结构与第二金属结构之间的第二栅极间隔物中的至少一个。
示例15包括示例1-14中任一个的主题，其中纳米线体的厚度在1纳米至20纳米的范围中。
示例16包括示例1-15中任一个的主题，其中如从源极区和漏极区的相应最外部分所测量的从源极区到漏极区的纳米线体的长度在5纳米至100纳米的范围中。
示例17包括示例1-16中任一个的主题，进一步包括下面的半导体衬底。
示例18包括示例1-17中任一个的主题，其中下面的半导体衬底包括绝缘氧化物层。
示例19包括示例1-18中任一个的主题，进一步包括在纳米线体与下面的半导体衬底之间的至少一个互连层，所述互连层包括绝缘体材料中的一个或多个金属特征。
示例20是包括示例1-19中任一个的IC的计算系统。
示例21是一种形成集成电路（IC）的方法，所述方法包括：形成包括氧化物半导体材料的纳米线体，所述纳米线体具有第一、第二和第三部分，第二部分在第一与第三部分之间；形成设置在纳米线体的第二部分周围的栅极介电体结构；形成设置在栅极介电体结构周围的栅电极结构；形成在纳米线体的第一部分中的源极区以及在纳米线体的第三部分中的漏极区。
示例22包括示例21的主题，进一步包括形成一个或多个附加纳米线体，以及形成设置在所述一个或多个附加纳米线体周围的栅极介电体结构。
示例23包括示例21或示例22的主题，其中纳米线体和所述一个或多个附加纳米线体以在1纳米至20纳米范围中的距离而彼此间隔开，并且附加纳米线体的数目在1至10的范围中。
示例24包括示例21-23中任一个的主题，其中栅极介电体结构包括高k介电体材料，所述高k介电体材料包括二氧化铪（HfO2）。
示例25包括示例21-24中任一个的主题，其中栅极介电体结构包括高k介电体材料，所述高k介电体材料包括以下各项中的至少一种：铪锆氧化物、氧化锆、铪硅氧化物、氧化镧、镧铝氧化物、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。
示例26包括示例21-25中任一个的主题，其中氧化物半导体材料包括铟、镓、锌和氧。
示例27包括示例21-26中任一个的主题，其中氧化物半导体材料包括以下各项中的至少一种：氧化锌、氧化铟、铝锌氧化物、氧化镓、铟锌氧化物、铟锡氧化物、氧化铜、锌锡氧化物、铟镓砷化物、磷化铟、硅、锗和硅锗。
示例28包括示例21-27中任一个的主题，其中纳米线体的第二部分比源极区和漏极区中的至少一个薄。
示例29包括示例21-28中任一个的主题，其中纳米线体的厚度在1纳米至20纳米的范围中。
示例30包括示例21-29中任一个的主题，其中栅电极结构包括钛和氮。
示例31包括示例21-30中任一个的主题，其中栅极介电体结构包括高k介电体材料，并且栅电极结构包括氮化钛、钴、钨、铜镍、钽、金、金-锗、镍-铂和镍铝中的至少一种。
示例32包括示例21-31中任一个的主题，其中纳米线体的第一和第三部分中的至少一个在氧化物半导体材料中包括较高浓度的氧空位。
示例33包括示例21-32中任一个的主题，进一步包括：形成设置在纳米线体的第一部分周围的第一接触结构和设置在纳米线体的第三部分周围的第二接触结构中的至少一个，第一和第二接触结构包括金属。
示例34包括示例21-33中任一个的主题，进一步包括形成以下各项中的至少一个：在栅电极结构与第一金属结构之间的第一栅极间隔物以及在栅电极结构与第二金属结构之间的第二栅极间隔物。
示例35包括示例21-34中任一个的主题，其中如从源极区和漏极区的相应最外部分所测量的从源极区到漏极区的纳米线体的长度在5纳米至100纳米的范围中。
示例36包括示例21-35中任一个的主题，进一步包括形成下面的半导体衬底。
示例37包括示例21-36中任一个的主题，其中下面的半导体衬底包括绝缘氧化物层。
示例38包括示例21-37中任一个的主题，进一步包括在纳米线体与下面的半导体衬底之间形成至少一个互连层，所述互连层包括绝缘体材料中的一个或多个金属特征。
本文中已采用的术语和表述被用作描述而不是限制的术语，并且在这样的术语和表述的使用中没有排除所示出和描述的特征（或其部分）的任何等同物的意图，并且应认识到，在权利要求的范围内，各种修改是可能的。因而，权利要求意图覆盖所有这样的等同物。本文中已经描述了各种特征、方面和实施例。所述特征、方面和实施例容许彼此组合以及变型和修改，如鉴于本公开将领会的那样。因此，本公开应当被认为涵盖这样的组合、变型和修改。意图本公开的范围不限于该详细描述，而是由附于此处的权利要求限定。对本申请要求优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且一般可以包括如本文中以各种方式公开的或以其他方式展示的一个或多个要素的任何集合。

Claims (25)

1.一种集成电路（IC），包括：
包括氧化物半导体材料的纳米线体，其包括第一、第二和第三部分，第二部分在第一与第三部分之间，第一部分是源极区，并且第三部分是漏极区；
设置在纳米线体的第二部分周围的栅极介电体结构；以及
设置在栅极介电体结构周围的栅电极结构，栅电极结构包括金属。
2.根据权利要求1所述的IC，进一步包括堆叠在栅电极结构内的一个或多个附加纳米线体和设置在附加纳米线体周围的栅极介电体结构。
3.根据权利要求2所述的IC，其中纳米线体和所述一个或多个附加纳米线体以在1纳米至20纳米范围中的距离而彼此间隔开。
4.根据权利要求2所述的IC，其中附加纳米线体的数目在1至10的范围中。
5.根据权利要求1所述的IC，其中栅极介电体结构包括高k介电体材料，所述高k介电体材料包括二氧化铪（HfO2）。
6.根据权利要求1所述的IC，其中栅极介电体结构包括高k介电体材料，所述高k介电体材料包括以下各项中的至少一种：铪锆氧化物、氧化锆、铪硅氧化物、氧化镧、镧铝氧化物、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。
7.根据权利要求1所述的IC，其中氧化物半导体材料包括铟、镓、锌和氧。
8.根据权利要求1所述的IC，其中氧化物半导体材料包括以下各项中的至少一种：氧化锌、氧化铟、铝锌氧化物、氧化镓、铟锌氧化物、铟锡氧化物、氧化铜、锌锡氧化物、铟镓砷化物、磷化铟、硅、锗和硅锗。
9.根据权利要求1所述的IC，其中栅电极结构包括钛和氮。
10.根据权利要求1所述的IC，其中栅极介电体结构包括高k介电体材料，并且栅电极结构包括氮化钛、钴、钨、铜镍、钽、金、金-锗、镍-铂和镍铝中的至少一种。
11.根据权利要求1所述的IC，其中纳米线体的第二部分比源极区和漏极区中的至少一个薄。
12.根据权利要求1所述的IC，其中纳米线体的第一和第三部分中的至少一个在氧化物半导体材料中包括较高浓度的氧空位。
13.根据权利要求1-9中任一项所述的IC，进一步包括设置在纳米线体的第一部分周围的第一接触结构和设置在纳米线体的第三部分周围的第二接触结构中的至少一个，第一和第二接触结构包括金属。
14.根据权利要求13所述的IC，进一步包括在栅电极结构与第一金属结构之间的第一栅极间隔物以及在栅电极结构与第二金属结构之间的第二栅极间隔物中的至少一个。
15.根据权利要求1-9中任一项所述的IC，其中纳米线体的厚度在1纳米至20纳米的范围中。
16.根据权利要求1-9中任一项所述的IC，其中如从源极区和漏极区的相应最外部分所测量的从源极区到漏极区的纳米线体的长度在5纳米至100纳米的范围中。
17.根据权利要求1-9中任一项所述的IC，进一步包括下面的半导体衬底，其中下面的半导体衬底包括绝缘氧化物层，绝缘氧化物层包括在纳米线体与下面的半导体衬底之间的至少一个互连层，所述互连层包括绝缘体材料中的一个或多个金属特征。
18.一种包括权利要求1-17中任一项所述的IC的计算系统。
19.一种形成集成电路（IC）的方法，所述方法包括：
形成包括氧化物半导体材料的纳米线体，所述纳米线体具有第一、第二和第三部分，第二部分在第一与第三部分之间；
形成设置在纳米线体的第二部分周围的栅极介电体结构；
形成设置在栅极介电体结构周围的栅电极结构；
形成在纳米线体的第一部分中的源极区以及在纳米线体的第三部分中的漏极区。
20.根据权利要求19所述的方法，进一步包括形成一个或多个附加纳米线体，以及形成设置在所述一个或多个附加纳米线体周围的栅极介电体结构。
21.根据权利要求20所述的方法，其中纳米线体和所述一个或多个附加纳米线体以在1纳米至20 纳米范围中的距离而彼此间隔开，并且附加纳米线体的数目在1至10的范围中。
22.根据权利要求19-21中任一项所述的方法，其中栅极介电体结构包括高k介电体材料，所述高k介电体材料包括以下各项中的至少一种：二氧化铪、铪锆氧化物、氧化锆、铪硅氧化物、氧化镧、镧铝氧化物、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。
23.根据权利要求19-21中任一项所述的方法，其中氧化物半导体材料包括以下各项中的至少一种：铟镓锌氧化物、氧化锌、氧化铟、铝锌氧化物、氧化镓、铟锌氧化物、铟锡氧化物、氧化铜、锌锡氧化物、铟镓砷化物、磷化铟、硅、锗和硅锗。
24.根据权利要求19-21中任一项所述的方法，其中纳米线体的厚度在1纳米至20纳米的范围中，并且如从源极区和漏极区的相应最外部分所测量的从源极区到漏极区的纳米线体的长度在5纳米至100纳米的范围中。
25.根据权利要求19-21中任一项所述的方法，其中栅极介电体结构包括高k介电体材料，并且栅电极结构包括氮化钛、钴、钨、铜镍、钽、金、金-锗、镍-铂和镍铝中的至少一种。
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