JPS62174915A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造方法に係り、特に電子線直接
描画法に好適な半導体装置の製造方法に関する。

〔発明の背景〕

電子線直接描画法は、１μｍ以下の微細パターンを形成
する上で紫外線露光法に代わる有効な手段である１例え
ば電子線直接描画法に関しては。

ジャーナル・オブ・バキューム・ソサイテイ（Ｊ、Ｖａ
ｃ、Ｓｃｉ、Ｔｅｃｎｏｌ）１９９２７（１９８１年）
における岡崎（Ｓ、０ｋａｚａｋｉ）らによるｒｎ−Ｍ
ＯＳの電子線直接描画および重ね合せ精度と線幅精度の
解析」（Ｅｌｅｃｔｒｏｎ−ｂｅａｍ　ｄｉｒｅｃｔ　
ｗｒｉｔｉｎｇ　ｏｆ　ｎ　−Ｍ　Ｏ５ｄｅｖｉｃｅａ
　　ａｎｄ　　ａｎａｌｙｓｉｓ　　ｏｆ　　ｏｖｅｒ
ｌａｙ　　ａｎｄ　　ｌｉｎｅｗｉｄｔｈａｃｃｕｒａ
ｃｉｅｓ）と題する文献において論じられている。該文
献内でも論じられているように、従来、電子線直接画法
を用いて製造したＭＯＳトランジスタにおいては、紫外
線露光法を用いて製造したＭＯＳトランジスタに比べて
、特性劣化が速く長期信頼度が低いという問題があった
。

〔発明の目的〕

本発明の目的は上記問題点を解決し、長期信頼性が高い
、電子線直接描画法を用いた半導体装置の製造方法を提
供することである。

〔発明の概要〕

ＭＯ３ＬＳＩの高性能化、高集積化に伴い、そのゲート
寸法は年々微細化されている。それに伴いＭＯ３ＬＳＩ
の製造においては、紫外線を用いた露光法から、より微
細なパターンが描画できる電子線直接描画法が使われる
ようになっている。しかし、電子線直接描画法を用いた
ＭＯ３ＬＳＩは紫外線露光法を用いたＭＯ３ＬＳＩに比
べて長期信頼度が低いという問題があった。その−例を
第２図を用いて説明する。同図は、ＭＯＳトランジスタ
に所定のＤＣバイアスを印加しておいたときの伝達コン
ダクタンスｇ、の時間変化を表わしている。ＭＯＳトラ
ンジスタはチャネル長２μｍ、チャネル幅１５μｍ。

酸化１模厚２０ｎｍのｎチャネルＭＯＳトランジスタで
ある。ドレインに８ｖ、ゲートに４Ｖ、ソースにＯｖ、
基板に一３ｖのＤＣのバイアスを印加し、一般の動作条
件よりも高いドレイン電圧により特性劣化を加速させた
時のｇ、の劣化率Δｇ、／ｆ：ｍｏＣｇｍＯはＤＣスト
レス印加前のｇｌｌ値）を調べたものである。同図直線
（ａ）は電子線直接描画法を用いて製造したＭｏＳトラ
ンジスタの実験結果であり、同図直線（ｂ）は紫外線露
光法を用いて製造したＭＯＳトランジスタの実験結果で
ある。同図より電子線直接描画法を用いた場合、特性劣
化が速く、長期信頼度が低いことがわかる。

その原因としては、電子線直接描画法で照射された高エ
ネルギーの電子線によりゲート酸化膜中に大獣の中性ト
ラップが形成され、トランジスタの動作中に発生したホ
ットキャリアが徐々にＳｉＯ２／Ｓｉ界面近傍のゲート
酸化膜中の中性トラップに捕獲され、しきい値電圧の変
動、伝達コンダクタンスの劣化を引き起こすと考えられ
る。つまり。

電子線直接描画時に高いエルネギ−の電子がグー１−酸
化膜中に注入されることにより問題が生じる。

本発明は、電子線直接描画時に高いエネルギーの電子が
ゲート酸化膜中に注入されるのを防ぐ方法に関する。電
子線直接描画においては、レジストに電子線を照射し、
現像してレジストパターンを形成し、これをマスクにし
て下地の加工を行う。

従来、レジストに照射した電子線は大半がレジストを通
り抜け、下方のデバイス領域に達し、前述したようなデ
バイス特性の劣化を引き起こしていた。本発明は、レジ
スト層と下方デバイス特性との間に導電層を設け、電子
線対照時に該導電層を接地または正電位に固定すること
により、照射電子線を該導電層に吸収させ、下方のデバ
イスの特性劣化を抑制したことを特徴とする。尚、照射
電子線による下方デバイスへの影響を緩和させるために
電子線の加速電圧を下げることも考えられるが、この場
合にはパターン精度の劣化を引き起こすため必ずしも有
効な方法ではない。

また、本発明において、レジスト下方の導゛市層により
高い正電位を印加することは入射電子の下地デバイスへ
の衝突をより緩和する効果がある、〔発明の実施例〕 以下、本発明の実施例を用いて詳細に説明する。

まず、第１の実施例を第１図を用いて説明する。

同図（ａ）ないしく　ｈ　）は本実施例の半導体装ＩＦ
ｔの製造方法を工程順に示す断面模式図である。ここで
は、ポリＳｉゲート、ＡＱ１ＷＪ配線のｎチャネルＭＯ
Ｓトランジスタを製造した。同図（ａ）までは従来技術
を用いて製造している。ｐ型Ｓｉ基板１の表面に厚さ４
００ｎｍの素子分離用絶縁膜２を形成し１次に厚さ２０
ｎｍのゲート絶縁膜３、厚さ３００ｎｍのポリＳ５ゲー
ト４を形成し、これを加工してＭＯＳトランジスタのゲ
ー１〜を形成した。更に２該ゲー１〜４をマスクにして
Ａ！ｉ＋イオン打ち込みを行いトランジスタのドレイン
、ソースとなるｎ型拡散層５を形成した。次に、３００
ｎｍのｐｓａ　（りんガラス）からなる層間絶１謔１漠
６を全面に形成して、同図（ａ）のｔツ造が出来上がる
。

次に同図（ｂ）に示すように、ＡＱ３００ｒｚｎの導電
層７を全面に形成し、更にレジスト８をＩ］Ｖ。

さ約１．５μｍ湿布する。

次に同図（ｃ　）に示すように、レジスＩ−とうへの電
子線照射９を行う。電子線照射に当ってはまず導電層７
を接地し、その後″市″ｒ−線ＪＫ（／ｉ−ｊ　９を行
った。

本実施例においてはレジス１−としてポジ型電子線レジ
ストＲＦ５０００Ｐ　（日立化成商品名）を用いている
ため、エツチング除去したい部分に電子線照射を行い、
その部分のレジスト１０を改質させた。

電子線照射は３０　ｋ　Ｖの加速電圧で１０μＣ／Ｃｍ
′Ｌ全面に照射した。

次に同図（ｄ）に示すように、同レジスト８を現像液Ｎ
ＭＤ−３（東京応化商品名）で現像してレジストパター
ンを形成する。ついで該レジスト８をマスクとしてＡＱ
層７をＢ　ＣＱ　ａガスによりドライエッチし、ＰＳＧ
膜６をＣＦ　ａ　＋　Ｈ２ガスによりドライエッチして
層間スルーホール１１を形成した。

次に同図（ｅ）に示すように、レジスト８を０２ガスア
ツシヤ及び１００℃のレジスト剥離液５５０２（東京応
化商品名）で除去し、更にＡＱ層７をりん酸系エッチ液
でウェットエッチする。続いて、ＡＱ配線層１２を厚さ
９００ｎｍ形成し、更にポジ型レジスト１３を厚さ約１
．５μｍ塗布する。

次に同図（ｆ）に示すように、レジスト１３への電子線
照射１４を行った。電子線照射に当ってはまずＡΩ配線
層１２を接地し、その後電子線照射１４を行った。電子
線照射は３０ｋＶの加速電圧で１０μＣ／　ｃ　ｍ　２
全面に照射した。

次に同図（ｇ）に示すように、同レジスト１３をＮＭＤ
−３で現像してレジストパターンを形成する。ついで該
レジスト１３をマスクにしてＡＱ配線層１２をＢＣＱａ
ガスによりドライエッチした。

次に同図（ｈ）に示すように、該レジスト１３を０２ガ
スアツシヤ及び８５０２で除去した。更に、４５０℃の
Ｈ８アニールを行い、ＭＯＳトランジスタを製造した。

以上の如く製造したＭＯＳトランジスタの特性を測定し
たところ、しきい値電圧Ｖｒ及び伝達コンダクタンスｇ
、の初期値は電子線直接描画法を用いず、紫外線露光法
のみで製造したＭＯＳトランジスタと同等であった。更
に、ＤＣバイアスを印加した信頼度試験において、従来
の電子線直接描画法を用いて製造したＭＯＳトランジス
タに比べて信頼度が向上することを確認した。測定結果
を第３図に示す。同図（ａ）は従来の電子線直接描画法
を用いて製造した。チャネル長２μｍ、チャネル幅１５
μｍ、酸化膜厚２０ｎｍのｎチャネルＭＯＳトランジス
タに、ＤＣバイアスを印加したときの伝達コンダクタン
スｇ、の時間変化を表わしている。ＤＣバイアス条件と
しては、ドレインに８Ｖ、ゲートに４Ｖ、ソースにＯＶ
、基板に一３Ｖを印加した。一方、同図（ｂ）は本発明
の、電子線直接描画時にレジスト下方の導電層を接地さ
せて製造したＭＯＳ）−ランジスタの測定結果である。

トランジスタはチャネル長２μｍ、チャネル幅１５μｍ
、酸化膜Ｊ５２０　ｎ　ｍのｎチャネルＭＯＳトランジ
スタであり、ＤＣバイアス条件も上記（ｎ）と同様であ
る。同図かられかるように、長期信頼度が向上した。

次に、第２の実施例を第４図を用いて説明する。

同図（ａ）ないしくｈ）は本発明の半導体装置の製造方
法を工程順に示す断面模式図である。同図（ｂ）までは
第１の実施例と全く同様に製造した。

次に同図（ｃ）に示すように、導電層７に＋２■の正電
位を印加し、その後電子線照射９を行つた。電子線照射
は３０ｋＶの加速電圧、電荷密度１０μＣ／ｃｍ２全面
に照射した。

続く同図（ｄ）から（ｅ）は第１の実施例と全く同様に
製造した。更に同図（ｆ）に示すように、ＡＱ配線層１
２に＋２ｖの正電位を印加し、その後電子線照射１４を
行った。電子線照射は加速電圧３０ｋＶ、電荷密度１０
μＣ／ａｍ”で全体に照射した。

続く同図（ｇ）から（ｈ）も第１の実施例と全く同様に
製造した。

以上の如く製造したＭＯＳトランジスタの特性を測定し
たところ、しきい値電圧ＶＴ及び伝達コンダクタンスｇ
、の初期値は紫外線露光のみで製造したＭＯＳトランジ
スタと同等であった。更にＤＣバイアスを印加した信頼
度試験の結果を、第３図に（ｃ）として示す。トランジ
スタはチャネル長２μｍ、チャネル幅１５μｍ１Ｍ化膜
厚２ｎｍであり、ＤＣバイアス条件も′ドレインに８Ｖ
。

ゲートに４ｖ、ソースにＯＶ、基板に一３ｖである。従
来の電子線直接描画法を用いて製造したＭＯＳトランジ
スタの結果（同図（ａ））に比べて信頼度が向上した。

なお、実施例においては、チャネル長２μｍ。

チャネル幅１５μｍのｎチャネルＭＯＳトランジスタを
用いて説明したが、本発明が素子のサイズや基板・配線
等の材料に限定されないのは言うまでもない。

〔発明の効果〕

上記のように本発明によれば、電子線直接描画法を用い
て製造される半導体装置の照射電子線によるダメージを
減少し、長期信頼性の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す、各工程での断面
模式図、第２図は従来の特性の一例を示す図、第３図は
本発明の効果の一例を示す図、第４図は本発明の第２の
実施例を示す、各工程での断面模式図。 １・・・Ｐ型Ｓｉ基板、３・・・ゲート絶縁膜、４・・
・ポリＳ１ゲート、５・・・ｎ型拡散層、６・・・層間
絶ａ膜、７・・・導電層、８．１３・・・レジスト、９
．１−４・・照射電子線、］、１・・・スルーホール、
１２・・・Ａ、　Ｑ配線。 ｆ　ｊ　図 怖　？　　図 佑　３　図

Claims (1)

1. 【特許請求の範囲】 １、荷電粒子線を半導体装置に照射する際に、前記半導
   体装置内の少なくとも１つの半導体素子上に導電層を設
   け、前記導電層の電位を接地電位もしくは該荷電粒子線
   と逆の極性の電位とすることを特徴とする半導体装置の
   製造方法。 ２、前記導電層は、レジスト膜と前記半導体素子との間
   に設けられていることを特徴とする特許請求の範囲第１
   項記載の半導体装置の製造方法。 ３、前記荷電粒子線は電子線であり、前記導電層は接地
   電位もしくは正電位であることを特徴とする特許請求の
   範囲第２項記載の半導体装置の製造方法。