JPH02174216A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02174216A JPH02174216A JP32794188A JP32794188A JPH02174216A JP H02174216 A JPH02174216 A JP H02174216A JP 32794188 A JP32794188 A JP 32794188A JP 32794188 A JP32794188 A JP 32794188A JP H02174216 A JPH02174216 A JP H02174216A
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Landscapes
- Electron Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、より詳しくは、電子線リ
ソグラフィを用いた多層レジスト技術によりレジストパ
ターンを形成する方法に関し、電子線リソグラフィでの
電子線による不利益をなくし、電子線量を低減すること
なく電子線が半導体素子に達しない方法を提案すること
を目的とし、下記工程(ア)〜(オ):(ア)第1導電
層が形成された基板上に絶縁層を形成する工程; (イ
)前記絶縁層上に第2導電層を形成する工程; (つ)
前記第2導電層上に荷電粒子線感光層を形成する工程;
(1)前記第2導電層に第1導電層に対し荷電粒子の
電荷の正負と反対の電位を印加しておいて、荷電粒子線
を荷電粒子線感光層に照射する工程; (オ)前記荷電
粒子線感光層を所定パターンに現像する工程;からなる
半導体装置の製造力よ、構
以下余白成する。
ソグラフィを用いた多層レジスト技術によりレジストパ
ターンを形成する方法に関し、電子線リソグラフィでの
電子線による不利益をなくし、電子線量を低減すること
なく電子線が半導体素子に達しない方法を提案すること
を目的とし、下記工程(ア)〜(オ):(ア)第1導電
層が形成された基板上に絶縁層を形成する工程; (イ
)前記絶縁層上に第2導電層を形成する工程; (つ)
前記第2導電層上に荷電粒子線感光層を形成する工程;
(1)前記第2導電層に第1導電層に対し荷電粒子の
電荷の正負と反対の電位を印加しておいて、荷電粒子線
を荷電粒子線感光層に照射する工程; (オ)前記荷電
粒子線感光層を所定パターンに現像する工程;からなる
半導体装置の製造力よ、構
以下余白成する。
本発明は、半導体装置の製造方法に関し、より詳しくは
、電子線リソグラフィを用いた多層レジスト技術により
レジストパターンを形成する方法に関する。
、電子線リソグラフィを用いた多層レジスト技術により
レジストパターンを形成する方法に関する。
本発明のパターン形成方法は、集積回路、バブルメモリ
ー素子等の半導体装置、その他の製造において有利に適
用できる。
ー素子等の半導体装置、その他の製造において有利に適
用できる。
(従来の技術〕
近年、IC、LSI等の集積回路では、高性能化、高集
積化のために微細加工が求められており、電子線直接描
画法あるいはX線露光法が微細パターン形成技術として
重要である。特に、電子線直接描画法は、高精度の位置
合せが可能であり、また、露光パターンマスクが不要で
あるのでカスタムLSIの開発に適合するなどの多くの
利点を有している。この場合には、電子線露光装置にお
いて加速された電子(すなわち、電子線)を電子線レジ
ストに照射して、レジスト高分子を分解し、溶媒に溶け
やすくするか、あるいは、レジスト高分子を橋かけして
溶媒に溶けなくするわけである。
積化のために微細加工が求められており、電子線直接描
画法あるいはX線露光法が微細パターン形成技術として
重要である。特に、電子線直接描画法は、高精度の位置
合せが可能であり、また、露光パターンマスクが不要で
あるのでカスタムLSIの開発に適合するなどの多くの
利点を有している。この場合には、電子線露光装置にお
いて加速された電子(すなわち、電子線)を電子線レジ
ストに照射して、レジスト高分子を分解し、溶媒に溶け
やすくするか、あるいは、レジスト高分子を橋かけして
溶媒に溶けなくするわけである。
この電子線直接描画法では高エネルギーを有する電子が
半導体素子までも達することがあり、そのために、MO
S)ランジスタの場合に、ゲート酸化膜中に正の固定電
荷、中性トラ・ンプ、あるいは酸化膜−半導体基板界面
に界面準位を生成し、素子特性を変動させるし、バイポ
ーラトランジスタの場合には結晶中の欠陥を増加させ、
電流増幅率を低下させる。さらには、ホントキャリア効
果などの経時劣化に対し、劣化速度を増大させるなどの
効果もあり、高性能、高信頬性のLSIを得るには、電
子線の損傷を極力減少させる必要がある。半導体素子に
到達する電子線の影響を減少させル手段として、レジス
トを高感度化させて照射量を減少させる方法や、加速エ
ネルギーを低下させる方法が考えられるが、いずれも限
度があり、特に後者は解像度低下の大きな原因となる。
半導体素子までも達することがあり、そのために、MO
S)ランジスタの場合に、ゲート酸化膜中に正の固定電
荷、中性トラ・ンプ、あるいは酸化膜−半導体基板界面
に界面準位を生成し、素子特性を変動させるし、バイポ
ーラトランジスタの場合には結晶中の欠陥を増加させ、
電流増幅率を低下させる。さらには、ホントキャリア効
果などの経時劣化に対し、劣化速度を増大させるなどの
効果もあり、高性能、高信頬性のLSIを得るには、電
子線の損傷を極力減少させる必要がある。半導体素子に
到達する電子線の影響を減少させル手段として、レジス
トを高感度化させて照射量を減少させる方法や、加速エ
ネルギーを低下させる方法が考えられるが、いずれも限
度があり、特に後者は解像度低下の大きな原因となる。
本発明の目的は、上述した欠点のない電子線リソグラフ
ィを可能にすることであり、電子線量を低減することな
く電子線が半導体素子に達しない方法を提案することで
ある。
ィを可能にすることであり、電子線量を低減することな
く電子線が半導体素子に達しない方法を提案することで
ある。
上述の目的が、下記工程(ア)〜(オ)=(ア)第1導
電層が形成された基板上に絶縁層を形成する工程; (
イ)絶縁層上に第2導電層を形成する工程; (つ)第
2導電層上に荷電粒子線感光層を形成する工程; (1
)第2導電層に第1導電層に対し荷電粒子の電荷の正負
と反対の電位を印加しておいて、荷電粒子線を荷電粒子
線感光層に照射する工程; (オ)荷電粒子線感光層を
所定パターンに現像する工程;からなる半導体装置の製
造方法によって達成される。
電層が形成された基板上に絶縁層を形成する工程; (
イ)絶縁層上に第2導電層を形成する工程; (つ)第
2導電層上に荷電粒子線感光層を形成する工程; (1
)第2導電層に第1導電層に対し荷電粒子の電荷の正負
と反対の電位を印加しておいて、荷電粒子線を荷電粒子
線感光層に照射する工程; (オ)荷電粒子線感光層を
所定パターンに現像する工程;からなる半導体装置の製
造方法によって達成される。
前記第2導電層と前記荷電粒子線感光層とを兼ねた導電
性荷電粒子線感光層を形成することが好ましく、この場
合には第2導電層形成工程が省略でき、かつ電圧印加の
ための電極形成工程が容易になる。
性荷電粒子線感光層を形成することが好ましく、この場
合には第2導電層形成工程が省略でき、かつ電圧印加の
ための電極形成工程が容易になる。
さらに、被エツチング層が導電性であるならば、この被
エツチング層を第1導電層とすることも可能である。
エツチング層を第1導電層とすることも可能である。
本発明では、荷電粒子線(例えば、電子線)照射の際に
、荷電粒子(例えば、電子)が荷電粒子線源と第2導電
層間に印加される電位差によってエネルギーを得て、該
エネルギーの荷電粒子によって荷電粒子線感光層を感光
させる。そして、荷電粒子は感光層および第2導電層を
通過した後は、第2導電層と第1導電層との間に印加さ
れるエネルギーを与える電位とは逆向きの電位(電界)
によって制動を受け、さらに、第2絶縁層中での荷電粒
子線の散乱による運動エネルギー損失も加わり、結果と
して第1導電層より下へ荷電粒子は到達しないか、ある
いは到達数が激減する。このように、第1導電層下の半
導体素子へ荷電粒子(電子)が達することなく、一方、
感光層への照射量は従来通りで解像度低下はない。
、荷電粒子(例えば、電子)が荷電粒子線源と第2導電
層間に印加される電位差によってエネルギーを得て、該
エネルギーの荷電粒子によって荷電粒子線感光層を感光
させる。そして、荷電粒子は感光層および第2導電層を
通過した後は、第2導電層と第1導電層との間に印加さ
れるエネルギーを与える電位とは逆向きの電位(電界)
によって制動を受け、さらに、第2絶縁層中での荷電粒
子線の散乱による運動エネルギー損失も加わり、結果と
して第1導電層より下へ荷電粒子は到達しないか、ある
いは到達数が激減する。このように、第1導電層下の半
導体素子へ荷電粒子(電子)が達することなく、一方、
感光層への照射量は従来通りで解像度低下はない。
以下、添付図面を参照して、本発明をより詳しく説明す
る。
る。
第1a図に本発明にしたがって電子線照射(直接描画)
している状態を示し、第2a図〜第2f図に本発明に係
るパターン形成および被エツチング層の選択エツチング
までの工程を示す。
している状態を示し、第2a図〜第2f図に本発明に係
るパターン形成および被エツチング層の選択エツチング
までの工程を示す。
まず、第1a図および第2a図に示すように、半導体基
板(シリコン基板)1上に、順次、被エツチング層(例
えば、SiO□絶縁体層)2、第1絶縁層(第ルジスト
層)3、第1導電層(例えば、タングステン層)4、第
2絶縁層(第2レジスト層)5、第2導電層(例えば、
タングステン層)6および荷電粒子線感光層(例えば、
電子レジスト層)7を形成する。これらの多層形成工程
の途中で、第2a図に示すように、第1導電層4の上に
第1電極(金属片)11および第2導電層6上に第2電
極(金属片)12を形成する。
板(シリコン基板)1上に、順次、被エツチング層(例
えば、SiO□絶縁体層)2、第1絶縁層(第ルジスト
層)3、第1導電層(例えば、タングステン層)4、第
2絶縁層(第2レジスト層)5、第2導電層(例えば、
タングステン層)6および荷電粒子線感光層(例えば、
電子レジスト層)7を形成する。これらの多層形成工程
の途中で、第2a図に示すように、第1導電層4の上に
第1電極(金属片)11および第2導電層6上に第2電
極(金属片)12を形成する。
上述した層形成を次のように行なうことができる。シリ
コン基板1上に熱酸化法によってSi02層2を形成す
る。その上に、ノボラック樹脂(例えば、東京応化工業
株式会社製0FPRレジスト)をスピンコード法で0.
4 tm厚さに塗布し、200’Cのベーキングによっ
て第2レジスト層3を形成する。
コン基板1上に熱酸化法によってSi02層2を形成す
る。その上に、ノボラック樹脂(例えば、東京応化工業
株式会社製0FPRレジスト)をスピンコード法で0.
4 tm厚さに塗布し、200’Cのベーキングによっ
て第2レジスト層3を形成する。
該第ルジスト層3の上に、タングステン層(厚さ:0.
2廊)をCVD法によって堆積して第1導電層4とする
。タングステンの他にチタン、銅、モリブデンなどの金
属を用いてもよい。次に、その上に前述のノボラック樹
脂を厚さ2μm塗布し、200°Cにてベーキングして
第2レジスト層5を形成する。該第2レジスト層5上に
タングステン層(厚さ:0.2m)をCVD法によって
堆積して第2導電層6とする。最上層の感光層7として
ポジ型電子線レジストであるPMMAを厚さ0.2趨塗
布し、200℃にてベーキングして形成する。ポジ型レ
ジストの代わりにネガ型電子線レジストであるCMSを
厚さ0.2 tnn塗布し、100″Cにてベーキング
して形成することもできる。
2廊)をCVD法によって堆積して第1導電層4とする
。タングステンの他にチタン、銅、モリブデンなどの金
属を用いてもよい。次に、その上に前述のノボラック樹
脂を厚さ2μm塗布し、200°Cにてベーキングして
第2レジスト層5を形成する。該第2レジスト層5上に
タングステン層(厚さ:0.2m)をCVD法によって
堆積して第2導電層6とする。最上層の感光層7として
ポジ型電子線レジストであるPMMAを厚さ0.2趨塗
布し、200℃にてベーキングして形成する。ポジ型レ
ジストの代わりにネガ型電子線レジストであるCMSを
厚さ0.2 tnn塗布し、100″Cにてベーキング
して形成することもできる。
第1電極11の形成については、第1導電層4の形成後
に、シリコン基板lの周辺部の一部に対応する箇所にタ
ングステンを選択的に形成することによってなされ、そ
して、第2導電層6の形成後に、シリコン基板の周辺部
で別な部分に対応する箇所に同じ金属を選択的に形成す
ることによって第2電極12の形成がなされる。感光層
7を形成した後で、それぞれの電極の上にある感光層7
、第2導電層6および第2レジスト層5を機械的に剥離
して電極11 、12を表出させる。
に、シリコン基板lの周辺部の一部に対応する箇所にタ
ングステンを選択的に形成することによってなされ、そ
して、第2導電層6の形成後に、シリコン基板の周辺部
で別な部分に対応する箇所に同じ金属を選択的に形成す
ることによって第2電極12の形成がなされる。感光層
7を形成した後で、それぞれの電極の上にある感光層7
、第2導電層6および第2レジスト層5を機械的に剥離
して電極11 、12を表出させる。
次に、このように多層形成した半導体基板1を電子線露
光装置(直接描画装置)内にセットとして、第1a図に
示すように、第1導電N4と第2導電層6との間に負電
圧(例えば、−1KeV)を印加した状態で電子線21
を所定パターンにしたがって感光層7に照射する。
光装置(直接描画装置)内にセットとして、第1a図に
示すように、第1導電N4と第2導電層6との間に負電
圧(例えば、−1KeV)を印加した状態で電子線21
を所定パターンにしたがって感光層7に照射する。
電子線露光装置は、従来より使用されている装置であっ
て、基本的には電子線源22、加速電極23、アパーチ
ャ24、コンデンサレンズ25、投影レンズ26および
偏向コイル27とからなる。
て、基本的には電子線源22、加速電極23、アパーチ
ャ24、コンデンサレンズ25、投影レンズ26および
偏向コイル27とからなる。
電子線露光時には、電子線源(カソード電極)22を一
20Keνとし、第2導電層6を接地レベル(ゼロボル
ト)とし、第1導電層4および半導体基板1を−I K
eVとする。このときの電位(負ポテンシャル)を第1
b図に示す。電子線源22から出た電子(kiA)21
は加速電極23で加速され、第2導電層6の接地レベル
まで加速された状態で感光層7に当る。そして、感光層
7および第2導電N6を通った電子は第2導電N6と第
1導電層4との間の電圧(露光装置でのバイアスとは逆
バイアス)によって制動される。かつ第2レジスト層5
中での電子線散乱による運動エネルギー損失もあって、
第1導電層4より下へは電子は到達しないか、あっても
極くわずかとなる。
20Keνとし、第2導電層6を接地レベル(ゼロボル
ト)とし、第1導電層4および半導体基板1を−I K
eVとする。このときの電位(負ポテンシャル)を第1
b図に示す。電子線源22から出た電子(kiA)21
は加速電極23で加速され、第2導電層6の接地レベル
まで加速された状態で感光層7に当る。そして、感光層
7および第2導電N6を通った電子は第2導電N6と第
1導電層4との間の電圧(露光装置でのバイアスとは逆
バイアス)によって制動される。かつ第2レジスト層5
中での電子線散乱による運動エネルギー損失もあって、
第1導電層4より下へは電子は到達しないか、あっても
極くわずかとなる。
ポジ型(PMMA)感光層7の電子線露光(照射)部は
その高分子が分解して溶媒に溶けやすくなる(なお、ネ
ガ型感光層の場合には、逆に高分子が橋かけで溶けにく
くなる)。
その高分子が分解して溶媒に溶けやすくなる(なお、ネ
ガ型感光層の場合には、逆に高分子が橋かけで溶けにく
くなる)。
第2b図に示すように、感光層7を所定の溶剤(現像液
)にて現像して照射部分を除去する。この感光層7をマ
スクとして、四塩化炭素(ccz4)のエッチャントガ
スを用いた反応性イオンエツチングにて第2導電層のタ
ングステン層6を選択エツチングしてパターンを転写す
る。
)にて現像して照射部分を除去する。この感光層7をマ
スクとして、四塩化炭素(ccz4)のエッチャントガ
スを用いた反応性イオンエツチングにて第2導電層のタ
ングステン層6を選択エツチングしてパターンを転写す
る。
次に、タングステン層6をマスクとして、酸素(02)
プラズマの反応性イオンエンチングにて第2レジスト層
5を、第2C図に示すように、選択エツチング(アッシ
ング)してパターンを転写する。このとき、感光層7は
除去される。
プラズマの反応性イオンエンチングにて第2レジスト層
5を、第2C図に示すように、選択エツチング(アッシ
ング)してパターンを転写する。このとき、感光層7は
除去される。
続いて、再びCC#!、aガスの反応性イオンエツチン
グを行って、第2d図に示すように、表出しているタン
グステン層(第2導電層)6および第2レジスト層5で
覆われていないタングステン層(第1導電層)4をエツ
チング除去する。再び酸素プラズマの反応性イオンエツ
チングにて、第2e図に示すように、第2レジスト層5
およびタングステン層4で覆われていない第ルジスト層
3をエツチング除去する。このようにパターンが次々と
転写される。残った第ルジスト層3およびタングステン
層(第1導電層)4が被エツチングJiJ(SiO□層
)2のマスクパターンとなる。
グを行って、第2d図に示すように、表出しているタン
グステン層(第2導電層)6および第2レジスト層5で
覆われていないタングステン層(第1導電層)4をエツ
チング除去する。再び酸素プラズマの反応性イオンエツ
チングにて、第2e図に示すように、第2レジスト層5
およびタングステン層4で覆われていない第ルジスト層
3をエツチング除去する。このようにパターンが次々と
転写される。残った第ルジスト層3およびタングステン
層(第1導電層)4が被エツチングJiJ(SiO□層
)2のマスクパターンとなる。
そして、CF4およびH2(又はCIII’3)のエツ
チングガスを用いた反応性イオンエツチングによって、
第2f図に示すように、5i02層2をエツチング除去
する。このときに、タングステン層4はエツチング除去
される。そして、第ルジスト層3を酸素プラズマの反応
性イオンエツチングで除去する。このようにして、被エ
ツチング層(Sin2層)3をパターニングすることが
できる。
チングガスを用いた反応性イオンエツチングによって、
第2f図に示すように、5i02層2をエツチング除去
する。このときに、タングステン層4はエツチング除去
される。そして、第ルジスト層3を酸素プラズマの反応
性イオンエツチングで除去する。このようにして、被エ
ツチング層(Sin2層)3をパターニングすることが
できる。
上述の場合には、被エツチング物層2が第ルジスト層3
を介して第1導電層4の下にあるが、被エツチング物層
が導電性層、例えば、アルミニウム層などである場合に
は、このアルミニウム層自身を第1導電層としてもよい
。このようにすると、第ルジスト層および第1導電層の
形成工程が省略でき、これらの層のエツチング工程も省
略できる。
を介して第1導電層4の下にあるが、被エツチング物層
が導電性層、例えば、アルミニウム層などである場合に
は、このアルミニウム層自身を第1導電層としてもよい
。このようにすると、第ルジスト層および第1導電層の
形成工程が省略でき、これらの層のエツチング工程も省
略できる。
さらに、感光層7にAmSS(Ammonium、po
ly 5tyreneSu l fona te)等の
導電性レジスト層を用いるならば、第2導電層6を省略
することが可能になる。要するに、第2導電層6と感光
層7とをひとつにしたようなもので、工程数が低減でき
てかつ第2電極の形成が容易となる(場合によっては、
電圧印加用探針を直接に導電性レジスト層に接触させて
第2電極は不用となる)。この場合には、電子線照射に
よる感光層のチャージアップを防止することが同時にで
きる。
ly 5tyreneSu l fona te)等の
導電性レジスト層を用いるならば、第2導電層6を省略
することが可能になる。要するに、第2導電層6と感光
層7とをひとつにしたようなもので、工程数が低減でき
てかつ第2電極の形成が容易となる(場合によっては、
電圧印加用探針を直接に導電性レジスト層に接触させて
第2電極は不用となる)。この場合には、電子線照射に
よる感光層のチャージアップを防止することが同時にで
きる。
以上述べたように本発明によれば、電子線(荷電粒子線
)照射(露光)の際に半導体素子には電子線が到達しな
いかほとんど到達しないようにすることができるので、
従来の到達電子が招く不利益を防止することができる。
)照射(露光)の際に半導体素子には電子線が到達しな
いかほとんど到達しないようにすることができるので、
従来の到達電子が招く不利益を防止することができる。
一方、照射量は従来と同じでよく、電子線直接描画法に
よる微細加工が半導体装置の性能低下を招くことなく十
分に行なえる。
よる微細加工が半導体装置の性能低下を招くことなく十
分に行なえる。
第1a図は、本発明に係るパターン形成方法での電子線
照射工程での電子線露光装置および半導体基板の概略図
であり、 第1b図は、電子線照射時の電圧印加を示すグラフであ
り、 第2a図〜第2f図は、本発明に係るパターン形成方法
および被エツチング層のバターニングまでの工程を説明
する半導体基板の概略断面図である。 2・・・被エツチング層、 3・・・第1絶縁層(第ルジスト層)、4・・・第1導
電層、 5・・・第2絶縁層(第2レジスト層)、6・・・第2
導電層、 7・・・感光層、21・・・電子線。 (b) 第 図 5・・・絶縁署(第2レジスト層) 2]・・・電子騰 (C) ζ (d) (e) 第 図 (a) (b) 第 図 手 続 補 正 書(方式) %式% 事件の表示 昭和63年特許I!i第327941号2゜ 発明の名称 半導体装置の製造方法 3゜ 補正をする者 事件との関係
照射工程での電子線露光装置および半導体基板の概略図
であり、 第1b図は、電子線照射時の電圧印加を示すグラフであ
り、 第2a図〜第2f図は、本発明に係るパターン形成方法
および被エツチング層のバターニングまでの工程を説明
する半導体基板の概略断面図である。 2・・・被エツチング層、 3・・・第1絶縁層(第ルジスト層)、4・・・第1導
電層、 5・・・第2絶縁層(第2レジスト層)、6・・・第2
導電層、 7・・・感光層、21・・・電子線。 (b) 第 図 5・・・絶縁署(第2レジスト層) 2]・・・電子騰 (C) ζ (d) (e) 第 図 (a) (b) 第 図 手 続 補 正 書(方式) %式% 事件の表示 昭和63年特許I!i第327941号2゜ 発明の名称 半導体装置の製造方法 3゜ 補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 1、下記工程(ア)〜(オ): (ア)第1導電層が形成された基板上に絶縁層を形成す
る工程; (イ)前記絶縁層上に第2導電層を形成する工程; (ウ)前記第2導電層上に荷電粒子線感光層を形成する
工程; (エ)前記第2導電層に前記第1導電層に対し荷電粒子
の電荷の正負と反対の電位を印加しておいて、荷電粒子
線を前記荷電粒子線感光層に照射する工程; (オ)前記荷電粒子線感光層を所定パターンに現像する
工程; からなる半導体装置の製造方法。 2、前記第2導電層と前記荷電粒子線感光層とを兼ねた
導電性荷電粒子線感光層を形成することを特徴とする請
求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32794188A JPH02174216A (ja) | 1988-12-27 | 1988-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32794188A JPH02174216A (ja) | 1988-12-27 | 1988-12-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02174216A true JPH02174216A (ja) | 1990-07-05 |
Family
ID=18204723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32794188A Pending JPH02174216A (ja) | 1988-12-27 | 1988-12-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02174216A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6048668A (en) * | 1997-08-29 | 2000-04-11 | Fujitsu Limited | Method for patterning film and method for exposing resist film |
US6068964A (en) * | 1997-11-13 | 2000-05-30 | Nec Corporation | Method for patterning an insulator film and installing a grounding pin through electron beam irradiation |
JP2010232397A (ja) * | 2009-03-27 | 2010-10-14 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタの製造方法 |
-
1988
- 1988-12-27 JP JP32794188A patent/JPH02174216A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6048668A (en) * | 1997-08-29 | 2000-04-11 | Fujitsu Limited | Method for patterning film and method for exposing resist film |
US6068964A (en) * | 1997-11-13 | 2000-05-30 | Nec Corporation | Method for patterning an insulator film and installing a grounding pin through electron beam irradiation |
JP2010232397A (ja) * | 2009-03-27 | 2010-10-14 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタの製造方法 |
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