JPH04107819A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04107819A JPH04107819A JP22617890A JP22617890A JPH04107819A JP H04107819 A JPH04107819 A JP H04107819A JP 22617890 A JP22617890 A JP 22617890A JP 22617890 A JP22617890 A JP 22617890A JP H04107819 A JPH04107819 A JP H04107819A
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- 239000004065 semiconductor Substances 0.000 title description 10
- 238000004519 manufacturing process Methods 0.000 title description 2
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 29
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 29
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 27
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 abstract description 4
- 230000000903 blocking effect Effects 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000002513 implantation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003763 carbonization Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
イオン注入技術の確立により、半導体集積回路は素子の
微細化・高集積化の一途をたどってい般にフォトレジス
ト膜をマスクにしている。しかし、フォトレジストは一
般的に絶縁性が高いため、高ドースのイオン注入を行う
場合は発熱によるレジストの炭化が生じる。これを避け
るため、他の方法として金属膜をマスク材として用いる
事がある。金属（例えばアルミニウム）は導電性が高い
ため、高ドースのイオン注入の場合にも電荷を放電し易
く、しかも炭化の危険性はないＭＯ３集積回路の場合、
ソース・ドレインの形成時にはこの方法が利用されてい
る。
微細化・高集積化の一途をたどってい般にフォトレジス
ト膜をマスクにしている。しかし、フォトレジストは一
般的に絶縁性が高いため、高ドースのイオン注入を行う
場合は発熱によるレジストの炭化が生じる。これを避け
るため、他の方法として金属膜をマスク材として用いる
事がある。金属（例えばアルミニウム）は導電性が高い
ため、高ドースのイオン注入の場合にも電荷を放電し易
く、しかも炭化の危険性はないＭＯ３集積回路の場合、
ソース・ドレインの形成時にはこの方法が利用されてい
る。
第３図に従い本方法について説明する。第３図（ａ＞に
示すように、ＭＯＳトランジスタ領域上にアルミニウム
膜２及びポジ型フォトレジスト膜３を積層する。ゲート
電極５部等の段差の大きい部分ではアルミニウム膜は薄
くなる。この部分でもイオン注入をマスクする様に、ア
ルミニウム膜は厚く形成しておく必要がある。次に、第
３図（ｂ）に示すように、フォトリングラフィ加工（フ
ォトレジスト膜３のパターニング）を経て、第３図（Ｃ
）に示すように、フォトレジストＭ３をマスクにアルミ
ニウム膜２のエツチングを行う。アルミニウム膜と半導
体基板７との間は、最小部分でゲート絶縁膜の厚さ程度
の厚さしかないが、上述した如くアルミニウム膜は厚い
ため、ドライエッチは困難である。従ってウェットエッ
チを必要とするがアルミニウムのウェットエッチのため
、フォトレジスト膜３のパターン端部においてアルミニ
ウム膜厚程度（約１μｍ）のオーバーエッチを生じる。
示すように、ＭＯＳトランジスタ領域上にアルミニウム
膜２及びポジ型フォトレジスト膜３を積層する。ゲート
電極５部等の段差の大きい部分ではアルミニウム膜は薄
くなる。この部分でもイオン注入をマスクする様に、ア
ルミニウム膜は厚く形成しておく必要がある。次に、第
３図（ｂ）に示すように、フォトリングラフィ加工（フ
ォトレジスト膜３のパターニング）を経て、第３図（Ｃ
）に示すように、フォトレジストＭ３をマスクにアルミ
ニウム膜２のエツチングを行う。アルミニウム膜と半導
体基板７との間は、最小部分でゲート絶縁膜の厚さ程度
の厚さしかないが、上述した如くアルミニウム膜は厚い
ため、ドライエッチは困難である。従ってウェットエッ
チを必要とするがアルミニウムのウェットエッチのため
、フォトレジスト膜３のパターン端部においてアルミニ
ウム膜厚程度（約１μｍ）のオーバーエッチを生じる。
上述した従来の高ドースイオン注入を金属膜マスクによ
る方法は、厚いアルミニウムなどを金属膜をウェットエ
ッチにより除去するため、オーバーエラチン量が大きく
、マスク設計時に大きなマージンを必要とする。従って
素子の微細化が困難になるという欠点がある。又、金属
膜マスクが島状の孤立パターンになっている場合、その
孤立部分が帯電する場合があるが、半導体基板と金属膜
との距離がゲート膜厚程度の薄い部分では、高電界の発
生によりゲート絶縁膜の破壊が多発するという欠点があ
った。
る方法は、厚いアルミニウムなどを金属膜をウェットエ
ッチにより除去するため、オーバーエラチン量が大きく
、マスク設計時に大きなマージンを必要とする。従って
素子の微細化が困難になるという欠点がある。又、金属
膜マスクが島状の孤立パターンになっている場合、その
孤立部分が帯電する場合があるが、半導体基板と金属膜
との距離がゲート膜厚程度の薄い部分では、高電界の発
生によりゲート絶縁膜の破壊が多発するという欠点があ
った。
本発明の半導体装置の製造方法は、基板上にレジスト膜
及び金属膜を被着し、前記金属膜をエツチングにより選
択的に除去し、残された前記金属膜をマスクにして前記
レジスト膜を選択的に除去して多層膜マスクを形成する
工程と、前記多層膜マスクを使用してイオン注入を行な
う工程とを有するというものである。
及び金属膜を被着し、前記金属膜をエツチングにより選
択的に除去し、残された前記金属膜をマスクにして前記
レジスト膜を選択的に除去して多層膜マスクを形成する
工程と、前記多層膜マスクを使用してイオン注入を行な
う工程とを有するというものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの工程別断面図である。
めの工程別断面図である。
第１図（ａ）に示すように、Ｐ型Ｓｉなどの半導体基板
１７の表面のフィールド絶縁膜１６を選択的に形成して
区画された領域（ＭＯＳ）ランジスタ）にゲート絶縁膜
１８４を介してゲート電極１５を形成し、酸化シリ、コ
ン膜１９を形成したものを基板としてその上にポジ型フ
ォトレジスト膜１１、厚さ２００ｎｍ前後のアルミニウ
ム膜１２及び他のポジ型７オトレジスト膜１３を順次被
着した後、他のポジ型フォトレジスト膜１３にフォトリ
ソグラフィ工程によりパターンを形成する。
１７の表面のフィールド絶縁膜１６を選択的に形成して
区画された領域（ＭＯＳ）ランジスタ）にゲート絶縁膜
１８４を介してゲート電極１５を形成し、酸化シリ、コ
ン膜１９を形成したものを基板としてその上にポジ型フ
ォトレジスト膜１１、厚さ２００ｎｍ前後のアルミニウ
ム膜１２及び他のポジ型７オトレジスト膜１３を順次被
着した後、他のポジ型フォトレジスト膜１３にフォトリ
ソグラフィ工程によりパターンを形成する。
次に、第１図（ｂ）に示すように、他のポジ型フォトレ
ジスト膜１３をマスクにしてアルミニウム膜１２を例え
ばリン酸によりエツチング除去する。第１図（ｂ）の状
態で全面露光した後、第１図（ｃ）に示すように、現像
（ポジ用）する、しかる後、ポジ型レジスト膜１１とそ
の上のアルミニウム膜１２から成る２層膜をマスクとし
てイオン注入を行ない、ｎＭＯｓトランジスタのソース
ドレイン領域を形成する。
ジスト膜１３をマスクにしてアルミニウム膜１２を例え
ばリン酸によりエツチング除去する。第１図（ｂ）の状
態で全面露光した後、第１図（ｃ）に示すように、現像
（ポジ用）する、しかる後、ポジ型レジスト膜１１とそ
の上のアルミニウム膜１２から成る２層膜をマスクとし
てイオン注入を行ない、ｎＭＯｓトランジスタのソース
ドレイン領域を形成する。
イオン注入用のマスクが２層膜であるので金属膜単独の
ものに比べてアルミニウム膜１２の厚さを薄くしても注
入イオン阻止能は十分とれるし、フォトレジスト膜は平
坦性に優れているためのその上に薄いアルミニウム膜を
被着してもほぼ均一の膜厚をうろことができる。従って
アルミニウム膜をウェットエツチングしてもオーバエッ
チ量は少なくてすむ。又、下層にポジ型フォトレジスト
膜１１があるのでドライエツチングでアルミニウム膜１
２をパターニングすることも可能である。
ものに比べてアルミニウム膜１２の厚さを薄くしても注
入イオン阻止能は十分とれるし、フォトレジスト膜は平
坦性に優れているためのその上に薄いアルミニウム膜を
被着してもほぼ均一の膜厚をうろことができる。従って
アルミニウム膜をウェットエツチングしてもオーバエッ
チ量は少なくてすむ。又、下層にポジ型フォトレジスト
膜１１があるのでドライエツチングでアルミニウム膜１
２をパターニングすることも可能である。
すなわち本方法では、マスク設計上のマージンを極小に
する事が可能であり、微細加工に向いている。又、アル
ミニウム膜の下に厚いポジ型フォトレジスト膜があるた
め、孤立マスクパターンの場合でも、アルミニウム膜と
半導体基板間は高電界にならず、従ってゲート絶縁膜の
破壊による短絡は激減する。
する事が可能であり、微細加工に向いている。又、アル
ミニウム膜の下に厚いポジ型フォトレジスト膜があるた
め、孤立マスクパターンの場合でも、アルミニウム膜と
半導体基板間は高電界にならず、従ってゲート絶縁膜の
破壊による短絡は激減する。
第２図は本発明の他の実施例を説明するための断面図で
ある。
ある。
基板上にネガ型フォトレジスト膜２４．アルミニウム膜
２２．ポジ型、オドレジスト膜２３と順に積層し、アル
ミニウム型をマスクに未露光のままネガ型フォトレジス
ト膜２４を現像（ネガ用）してイオン注入用の３層膜マ
スクを形成する。この実施例では、アルミニウム膜２２
上にポジ型フォトレジスト膜２３が残在した３層構造を
マスクとしているため、イオン注入における阻止能は更
に向上する。
２２．ポジ型、オドレジスト膜２３と順に積層し、アル
ミニウム型をマスクに未露光のままネガ型フォトレジス
ト膜２４を現像（ネガ用）してイオン注入用の３層膜マ
スクを形成する。この実施例では、アルミニウム膜２２
上にポジ型フォトレジスト膜２３が残在した３層構造を
マスクとしているため、イオン注入における阻止能は更
に向上する。
以上の実施例において、ポジ型フォトレジスト膜の代り
にネガ型７オトレジスト膜を、更にはフォトレジスト膜
に限らず一般にレジスト膜を用いることができる。又、
アルミニウムの代りに他の金属膜を用いてもよい。
にネガ型７オトレジスト膜を、更にはフォトレジスト膜
に限らず一般にレジスト膜を用いることができる。又、
アルミニウムの代りに他の金属膜を用いてもよい。
以上説明したように、本発明はレジスト膜上に金属膜を
形成した後、パターニングした多層膜をイオン注入用マ
スクとするため、イオン注入の阻止能が向上する。更に
レジスト膜は平坦性が良いため、その上に形成する金属
膜は薄くても略均−の膜厚を得る事ができ、金属をウェ
ットエッチする場合にオーバエッチ量は少くてすむ、ま
た金属膜の下にレジスト膜があるためドライエッチを導
入する事も可能である。すなわち本発明では、マスク設
計上のマージンを極小にする事が可能であり、微細加工
に向いている。又、金属膜の下に厚いレジスト膜がある
ため、孤立マスクパターンの場合でも、金属膜と半導体
基板間は高電界にならず、従ってゲート絶縁膜の破壊は
激減する６以上述べた如く、本発明により高密度微細化
が可能となり、しかも信頼性の高い高歩留りの半導体装
置が提供できるという効果を有する。
形成した後、パターニングした多層膜をイオン注入用マ
スクとするため、イオン注入の阻止能が向上する。更に
レジスト膜は平坦性が良いため、その上に形成する金属
膜は薄くても略均−の膜厚を得る事ができ、金属をウェ
ットエッチする場合にオーバエッチ量は少くてすむ、ま
た金属膜の下にレジスト膜があるためドライエッチを導
入する事も可能である。すなわち本発明では、マスク設
計上のマージンを極小にする事が可能であり、微細加工
に向いている。又、金属膜の下に厚いレジスト膜がある
ため、孤立マスクパターンの場合でも、金属膜と半導体
基板間は高電界にならず、従ってゲート絶縁膜の破壊は
激減する６以上述べた如く、本発明により高密度微細化
が可能となり、しかも信頼性の高い高歩留りの半導体装
置が提供できるという効果を有する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程別断面図、第２図は本発明の他の実施例を説明
するための断面図、第３図（ａ）〜（Ｃ）は従来例を説
明するための工程別断面図である。 １１・・・ポジ型フォトレジスト膜、２，１２゜２２・
・・アルミニウム膜、３，１３．２３・・・ポジ型フォ
トレジスト膜、２４・・・ネガ型７オトレジスト膜、５
．１５・・・ゲート電極、６，１６．２６・・・フィー
ルド絶縁膜、７，１７．２７・・・半導体基板、１８・
・・ゲート絶縁膜、１９・・・酸化シリコン膜。
めの工程別断面図、第２図は本発明の他の実施例を説明
するための断面図、第３図（ａ）〜（Ｃ）は従来例を説
明するための工程別断面図である。 １１・・・ポジ型フォトレジスト膜、２，１２゜２２・
・・アルミニウム膜、３，１３．２３・・・ポジ型フォ
トレジスト膜、２４・・・ネガ型７オトレジスト膜、５
．１５・・・ゲート電極、６，１６．２６・・・フィー
ルド絶縁膜、７，１７．２７・・・半導体基板、１８・
・・ゲート絶縁膜、１９・・・酸化シリコン膜。
Claims (1)
- 基板上にレジスト膜及び金属膜を被着し、前記金属膜を
エッチングにより選択的に除去し、残された前記金属膜
をマスクにして前記レジスト膜を選択的に除去して多層
膜マスクを形成する工程と、前記多層膜マスクを使用し
てイオン注入を行なう工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226178A JP3010706B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226178A JP3010706B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107819A true JPH04107819A (ja) | 1992-04-09 |
| JP3010706B2 JP3010706B2 (ja) | 2000-02-21 |
Family
ID=16841108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226178A Expired - Lifetime JP3010706B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3010706B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9613811B2 (en) | 2013-12-06 | 2017-04-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
-
1990
- 1990-08-28 JP JP2226178A patent/JP3010706B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9613811B2 (en) | 2013-12-06 | 2017-04-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3010706B2 (ja) | 2000-02-21 |
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