JPS627166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS627166A JPS627166A JP60144743A JP14474385A JPS627166A JP S627166 A JPS627166 A JP S627166A JP 60144743 A JP60144743 A JP 60144743A JP 14474385 A JP14474385 A JP 14474385A JP S627166 A JPS627166 A JP S627166A
- Authority
- JP
- Japan
- Prior art keywords
- electron beam
- insulating film
- semiconductor device
- gate insulating
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electron Beam Exposure (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、特に電子線直接
描画法もしくはＸ線露光法を用いた半導体装置の製造方
法に関する。
描画法もしくはＸ線露光法を用いた半導体装置の製造方
法に関する。
電子線直接描画法やＸ線露光法は、１μｍ以下の微細パ
ターンを形成する上で紫外線露光法に変わる有効な手段
である０例えば電子線直接描法に関しては、ジャーナル
・オブ・バキューム・ソサイテイ（Ｊ、 Ｖａｃ、 Ｓ
ｃｉ、 Ｔｅｃｈｎｏｌ、 ）上１９２７（１９８１年
）における岡崎（Ｓ、 Ｑｋａｚａｋｉ）らによるｒｎ
−ＭＯＳの電子線直接描画および重ね合せ精度と線幅精
度の解析Ｊ （Ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｄｉｒ
ｅｃｔｗｒｉｔｉｎｇ ｏｆ ｎ−ＭＯＳ ｄｅｖｉｃ
ｅｓ ａｎｄ ａｎａｌｙｓｉｓ ｏｆｏｖｅｒｌａｙ
ａｎｄ １ｉｎｅｖｉｄｔｈ ａｃｃｕｒａｃｉｅｓ
）と題する文献において論じられている。該文献内でも
論じられているように、従来、電子線直接描画法を用い
て製造したＭＯＳトランジスタにおいては、紫外線露光
法を用いて製造したＭＯＳ）−ランジスタに比べて長期
信頼度が低いという問題があった。
ターンを形成する上で紫外線露光法に変わる有効な手段
である０例えば電子線直接描法に関しては、ジャーナル
・オブ・バキューム・ソサイテイ（Ｊ、 Ｖａｃ、 Ｓ
ｃｉ、 Ｔｅｃｈｎｏｌ、 ）上１９２７（１９８１年
）における岡崎（Ｓ、 Ｑｋａｚａｋｉ）らによるｒｎ
−ＭＯＳの電子線直接描画および重ね合せ精度と線幅精
度の解析Ｊ （Ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｄｉｒ
ｅｃｔｗｒｉｔｉｎｇ ｏｆ ｎ−ＭＯＳ ｄｅｖｉｃ
ｅｓ ａｎｄ ａｎａｌｙｓｉｓ ｏｆｏｖｅｒｌａｙ
ａｎｄ １ｉｎｅｖｉｄｔｈ ａｃｃｕｒａｃｉｅｓ
）と題する文献において論じられている。該文献内でも
論じられているように、従来、電子線直接描画法を用い
て製造したＭＯＳトランジスタにおいては、紫外線露光
法を用いて製造したＭＯＳ）−ランジスタに比べて長期
信頼度が低いという問題があった。
本発明の目的は従来に比べて長期信頼度が向上した。電
子線直接描画法もしくはＸ線露光法を用いて信頼性の高
い半導体装置を製造できる方法を提供することである。
子線直接描画法もしくはＸ線露光法を用いて信頼性の高
い半導体装置を製造できる方法を提供することである。
ＭＯＳＬＳＩの高性能化、高集積化に伴い、そのゲート
寸法は年々微細化されている。それに伴い、ＭＯＳＬＳ
Ｉの製造においては、紫外線を用いた露光法から、より
微細なパターンが解像できる電子線直接描画法もしくは
Ｘ線露光法が使われるようになっている。しかし、電子
線直接描画法もしくはＸ線露光法を用いたＭｏ８ＬＳＩ
は紫外線露光法を用いたＭｏ５ＬＳＩに比べて長期信頼
度が低いという問題があった。その−例を第２図を用い
て説明する。−同図はｌＭｏ５トランジスタに所定のＤ
Ｃバイアスを印加しておいたときの伝達、コンダクタン
スｇ、ｍの時間変化を表わしている。ＭＯＳトランジス
タはチャネル長２μｍ、チャネル幅１５μｍ、酸化膜厚
２０ｎｍである。ドレインに８ｖ、ゲートに４Ｖ、ソー
スにＯＶ基板に一３ｖのＤＣのバイアスを印加し、一般
的な動作条件よりも高いドレイン電圧により特性劣化を
加速させた時の、ｇｍの劣化率Δｇ ｍ／ ｇ ｍ、
（ｇ ｍａはＤＣストレス印加前のｇｍ値）を調べたも
のである。同図直線（ａ）は電子線直接描画法を用いて
製造したＭｏＳトランジスタの実験結果であり、同図真
線（ｂ）は紫外線露光法を用いて製造したＭｏＳトラン
ジスタの実験結果である。同図より、電子線直接描画法
を用いた場合、特性劣化が３桁も早く、長期信頼度が低
いことがわかる。その原因としては、電子線直接描画法
で照射された高エネルギーの電子線によりゲート酸化膜
に大量の中性トラップが形成され、トランジスタの動作
中に発生したホットキャリアが除々にＳｉｎ、 ／ Ｓ
ｉ界面近傍のゲート酸化膜中の中性トラップに捕獲さ
れ、しきい値電圧の変動、伝達コンダクタンスの劣化を
引き起こすと考えられる。そこで、酸化膜質を種々に変
化させて実験検討したところ、酸化膜を熱窒化させた酸
窒化膜をゲート絶縁膜とした時にｇｍの時間変化を低く
抑えられることを新たに発見した。第１図に結果の一例
を示す、同図（ａ）は従来の酸化膜をゲート絶縁膜にし
たＭｏ８）−ランジスタを電子線直接描画法で形成した
場合の、同図（ｂ）は酸窒化膜をゲート絶縁膜にしたＭ
ＯＳトランジスタを電子線直接描画法で形成した場合の
同図（ｂ）は酸窒化膜をゲート絶縁膜にしたＭＯＳトラ
ンジスタを電子線直接描画法で形成した場合のＤＣスト
レス試験結果である。トランジスタの仕様及びＤＣスト
レス条件は第１図で説明したものと同様である。従来の
酸化膜を用いたものに比べ、酸窒化膜を用いたものはｇ
ｍの劣化が少なく、長期信頼度に優れていることがわか
る。オージェ電子分光法により酸窒化膜の深さ方向の元
素プロファイルを調べたところ、ＳｉＯ，／Ｓｉ界面に
窒素のパイルアップが観測され、この窒素が界面特性の
安定性に寄与していると考えられる。
寸法は年々微細化されている。それに伴い、ＭＯＳＬＳ
Ｉの製造においては、紫外線を用いた露光法から、より
微細なパターンが解像できる電子線直接描画法もしくは
Ｘ線露光法が使われるようになっている。しかし、電子
線直接描画法もしくはＸ線露光法を用いたＭｏ８ＬＳＩ
は紫外線露光法を用いたＭｏ５ＬＳＩに比べて長期信頼
度が低いという問題があった。その−例を第２図を用い
て説明する。−同図はｌＭｏ５トランジスタに所定のＤ
Ｃバイアスを印加しておいたときの伝達、コンダクタン
スｇ、ｍの時間変化を表わしている。ＭＯＳトランジス
タはチャネル長２μｍ、チャネル幅１５μｍ、酸化膜厚
２０ｎｍである。ドレインに８ｖ、ゲートに４Ｖ、ソー
スにＯＶ基板に一３ｖのＤＣのバイアスを印加し、一般
的な動作条件よりも高いドレイン電圧により特性劣化を
加速させた時の、ｇｍの劣化率Δｇ ｍ／ ｇ ｍ、
（ｇ ｍａはＤＣストレス印加前のｇｍ値）を調べたも
のである。同図直線（ａ）は電子線直接描画法を用いて
製造したＭｏＳトランジスタの実験結果であり、同図真
線（ｂ）は紫外線露光法を用いて製造したＭｏＳトラン
ジスタの実験結果である。同図より、電子線直接描画法
を用いた場合、特性劣化が３桁も早く、長期信頼度が低
いことがわかる。その原因としては、電子線直接描画法
で照射された高エネルギーの電子線によりゲート酸化膜
に大量の中性トラップが形成され、トランジスタの動作
中に発生したホットキャリアが除々にＳｉｎ、 ／ Ｓ
ｉ界面近傍のゲート酸化膜中の中性トラップに捕獲さ
れ、しきい値電圧の変動、伝達コンダクタンスの劣化を
引き起こすと考えられる。そこで、酸化膜質を種々に変
化させて実験検討したところ、酸化膜を熱窒化させた酸
窒化膜をゲート絶縁膜とした時にｇｍの時間変化を低く
抑えられることを新たに発見した。第１図に結果の一例
を示す、同図（ａ）は従来の酸化膜をゲート絶縁膜にし
たＭｏ８）−ランジスタを電子線直接描画法で形成した
場合の、同図（ｂ）は酸窒化膜をゲート絶縁膜にしたＭ
ＯＳトランジスタを電子線直接描画法で形成した場合の
同図（ｂ）は酸窒化膜をゲート絶縁膜にしたＭＯＳトラ
ンジスタを電子線直接描画法で形成した場合のＤＣスト
レス試験結果である。トランジスタの仕様及びＤＣスト
レス条件は第１図で説明したものと同様である。従来の
酸化膜を用いたものに比べ、酸窒化膜を用いたものはｇ
ｍの劣化が少なく、長期信頼度に優れていることがわか
る。オージェ電子分光法により酸窒化膜の深さ方向の元
素プロファイルを調べたところ、ＳｉＯ，／Ｓｉ界面に
窒素のパイルアップが観測され、この窒素が界面特性の
安定性に寄与していると考えられる。
以下１、本発明の第１の実施例を第３図を用いて説明す
る。同図は、製造したＭｏＳトランジスタの断面模式図
である。該ＭＯＳトランジスタの製造にあたっては、ゲ
ート絶縁膜の形成法を除いて、従来技術を用いている。
る。同図は、製造したＭｏＳトランジスタの断面模式図
である。該ＭＯＳトランジスタの製造にあたっては、ゲ
ート絶縁膜の形成法を除いて、従来技術を用いている。
Ｐ型Ｓｉ基板１の表面に素子分離用絶縁膜２を形成した
後、ゲート絶縁膜３を形成した。ゲート絶縁膜３の形成
は次のように行った。シリコンウェハをＨＦ：Ｈ，Ｏ＝
１：１０のエッチ液で６０秒エッチし、純水でエッチ液
を除去した後、直ちに拡散炉にそう入し、熱酸化を行っ
た。熱酸化は１０００℃の温度で、流入ガスはｏ２：Ｎ
、＝１：１ の条件で２５分間行い、約２１ｎｍの熱酸
化膜を形成した。続いてＨＦ ： Ｈ，Ｏ＝１ ：９９
のエッチ液で熱酸化膜を２０秒間エッチし。
後、ゲート絶縁膜３を形成した。ゲート絶縁膜３の形成
は次のように行った。シリコンウェハをＨＦ：Ｈ，Ｏ＝
１：１０のエッチ液で６０秒エッチし、純水でエッチ液
を除去した後、直ちに拡散炉にそう入し、熱酸化を行っ
た。熱酸化は１０００℃の温度で、流入ガスはｏ２：Ｎ
、＝１：１ の条件で２５分間行い、約２１ｎｍの熱酸
化膜を形成した。続いてＨＦ ： Ｈ，Ｏ＝１ ：９９
のエッチ液で熱酸化膜を２０秒間エッチし。
純水でエッチ液を除去した後、直ちに拡散炉にそう人し
て熱窒化を行う、熱窒化は９５０℃の温度で、流入ガス
はＮＨ３：３ Ｑ ／ｗｉｎの条件で１０分間行い、２
０ｎｍのシリコン酸窒化膜を形成し、ゲート絶縁膜とし
た。しかる後に、ポリＳｉゲート４を形成し、イオン打
込みによりソース、ドレイン拡散層５を形成してＭＯＳ
トランジスタを作成した。さらに、層間絶縁膜６，８お
よびＡｆｉ配線７．９を形成することにより、第３図に
示す構造のＭＯ５型半導体装置を製造した。製造に用い
たリソグラフィー技術は全て電子線直脱描画法で行った
。電子線の加速電圧は３０ｋＶであった。本杭で形成し
たＭＯＳトランジスタのｇｍのＤＣストレスにより時間
変化が前述の第２図に示した（ｂ）である。ＭＯＳトラ
ンジスタはチャネル長２μｍ、チャネル幅１５μｍであ
る。ゲート絶縁膜として熱酸化膜を用いた結果である同
図（ａ）に比べてｇｍの劣化は小さくなり、長期信頼度
が向上した。
て熱窒化を行う、熱窒化は９５０℃の温度で、流入ガス
はＮＨ３：３ Ｑ ／ｗｉｎの条件で１０分間行い、２
０ｎｍのシリコン酸窒化膜を形成し、ゲート絶縁膜とし
た。しかる後に、ポリＳｉゲート４を形成し、イオン打
込みによりソース、ドレイン拡散層５を形成してＭＯＳ
トランジスタを作成した。さらに、層間絶縁膜６，８お
よびＡｆｉ配線７．９を形成することにより、第３図に
示す構造のＭＯ５型半導体装置を製造した。製造に用い
たリソグラフィー技術は全て電子線直脱描画法で行った
。電子線の加速電圧は３０ｋＶであった。本杭で形成し
たＭＯＳトランジスタのｇｍのＤＣストレスにより時間
変化が前述の第２図に示した（ｂ）である。ＭＯＳトラ
ンジスタはチャネル長２μｍ、チャネル幅１５μｍであ
る。ゲート絶縁膜として熱酸化膜を用いた結果である同
図（ａ）に比べてｇｍの劣化は小さくなり、長期信頼度
が向上した。
次に、第２の実施例を説明する。本実施例においては、
リソグラフィー技術として全てＸ線露光法を用いた以外
は、第１の実施例と全く同様の製造法により、第３図に
示す構造のＭＯ８Ｏ８型半体導体装置造した。Ｘ線露光
法に当っては、ｘ、ｉａｍとして電子ビーム励起Ｘ線源
を用い１Ｍｏターゲットに２０ｋＶの電子線を照射し１
発生した特性Ｘ線を用いて露光した。本法で形成したＭ
ＯＳトランジスタのＤＣストレスによるｇｍ劣化の時間
変化を第４図直線（ｂ）に示す、同図直線（ａ）は従来
のゲート絶縁膜として熱酸化膜を用いているＭｏＳトラ
ンジスタのｇｍ劣化を示している。
リソグラフィー技術として全てＸ線露光法を用いた以外
は、第１の実施例と全く同様の製造法により、第３図に
示す構造のＭＯ８Ｏ８型半体導体装置造した。Ｘ線露光
法に当っては、ｘ、ｉａｍとして電子ビーム励起Ｘ線源
を用い１Ｍｏターゲットに２０ｋＶの電子線を照射し１
発生した特性Ｘ線を用いて露光した。本法で形成したＭ
ＯＳトランジスタのＤＣストレスによるｇｍ劣化の時間
変化を第４図直線（ｂ）に示す、同図直線（ａ）は従来
のゲート絶縁膜として熱酸化膜を用いているＭｏＳトラ
ンジスタのｇｍ劣化を示している。
本法を用いることによりｇｍの劣化は小さくなっており
、長期信頼度が向上した。
、長期信頼度が向上した。
なお、実施例においては、チャネル長２μｍ。
チャネル幅１５μｍのＮＭＯＳ トランジスタを用いて
説明したが１本発明が素子のサイズや基板・配線等の材
料に限定されないのは言うまでもない。
説明したが１本発明が素子のサイズや基板・配線等の材
料に限定されないのは言うまでもない。
上記のように本発明によれば、電子線直接描画法もしく
はＸ線露光法を用いて製造されるＭＯ８型半導体装置の
高信頼化を図ることができる。
はＸ線露光法を用いて製造されるＭＯ８型半導体装置の
高信頼化を図ることができる。
第１図は本発明の効果の一例を示す図、第２図は従来の
特性の一例を示す図、第３図および第４図は本発明の一
実施例を示す断面図、および特性図である。 １・・・Ｐ型Ｓｉ基板、３・・・ゲート絶縁膜、４・・
・ポリＳｉゲート、５・・・拡散層、６，８・・・層間
絶縁膜。 石 １ 図 冨２図 スＬＬスＪｐｌａ科間（ｓｅｔ） 冨３ 囲 て４ 図
特性の一例を示す図、第３図および第４図は本発明の一
実施例を示す断面図、および特性図である。 １・・・Ｐ型Ｓｉ基板、３・・・ゲート絶縁膜、４・・
・ポリＳｉゲート、５・・・拡散層、６，８・・・層間
絶縁膜。 石 １ 図 冨２図 スＬＬスＪｐｌａ科間（ｓｅｔ） 冨３ 囲 て４ 図
Claims (1)
- １、半導体基板と接するシリコン酸窒化膜を形成する工
程と、電子線描画法もしくはＸ線露光法を用いてパタン
加工を行う工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144743A JPS627166A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144743A JPS627166A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS627166A true JPS627166A (ja) | 1987-01-14 |
Family
ID=15369325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144743A Pending JPS627166A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7468304B2 (en) | 2005-09-06 | 2008-12-23 | Canon Kabushiki Kaisha | Method of fabricating oxide semiconductor device |
-
1985
- 1985-07-03 JP JP60144743A patent/JPS627166A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7468304B2 (en) | 2005-09-06 | 2008-12-23 | Canon Kabushiki Kaisha | Method of fabricating oxide semiconductor device |
| US7691715B2 (en) | 2005-09-06 | 2010-04-06 | Canon Kabushiki Kaisha | Method of fabricating oxide semiconductor device |
| US7883934B2 (en) | 2005-09-06 | 2011-02-08 | Canon Kabushiki Kaisha | Method of fabricating oxide semiconductor device |
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