JPS6015920A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6015920A JPS6015920A JP12323083A JP12323083A JPS6015920A JP S6015920 A JPS6015920 A JP S6015920A JP 12323083 A JP12323083 A JP 12323083A JP 12323083 A JP12323083 A JP 12323083A JP S6015920 A JPS6015920 A JP S6015920A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路の配線層上にコンタクトホール
を自己整合的に形成する方法に係り、特にタングステン
等の重金属を用いた配線層上に電子ビーム描画法でコン
タクトホールを形成するのに好適な半導体装置の製造方
法に関する。
を自己整合的に形成する方法に係り、特にタングステン
等の重金属を用いた配線層上に電子ビーム描画法でコン
タクトホールを形成するのに好適な半導体装置の製造方
法に関する。
従来、半導体装置特にＭＯＳデバイスを用いた集積回路
素子の能動層を形成するゲート配線ではそのゲート配線
直下のゲート配化膜が非常に薄いために、能動層上又は
能動層に近い部分で該ゲート配線上に電気的導通を、得
るだめのコンタクトホールを形成することは、コンタク
トホール形成時の重ね合せずれ等により、ゲート配線下
の酸化膜を破損しやすいため、避けられていた。このだ
め、コンタクトホールは能動層から離れた厚い酸化膜上
に形成せざるを得ないため、配線層パターンの微細化が
制限されるという欠点があった。
素子の能動層を形成するゲート配線ではそのゲート配線
直下のゲート配化膜が非常に薄いために、能動層上又は
能動層に近い部分で該ゲート配線上に電気的導通を、得
るだめのコンタクトホールを形成することは、コンタク
トホール形成時の重ね合せずれ等により、ゲート配線下
の酸化膜を破損しやすいため、避けられていた。このだ
め、コンタクトホールは能動層から離れた厚い酸化膜上
に形成せざるを得ないため、配線層パターンの微細化が
制限されるという欠点があった。
本発明の目的は前述したゲート配線上のコンタクトホー
ル形成上の制限をなくシ、能動層上でもゲート酸化膜を
破損することなく、コンタクトホールを形成することの
できる半導体装置の製造方法を提供することにある。
ル形成上の制限をなくシ、能動層上でもゲート酸化膜を
破損することなく、コンタクトホールを形成することの
できる半導体装置の製造方法を提供することにある。
ＭＯ８ＬＳＩの高性能化、高集積化に伴い、そのゲート
寸法は年々微細化されている。従来このゲート配線はｐ
ｏｌｙ Ｓｉが使われていた。しかしゲート長の微細化
に伴いゲートの抵抗が素子の応答速度を律するようにな
って来た。このため、ゲート配線の低抵抗化が検討され
ておシ、タングステン、モリブデン又はこれらのシリサ
イドが、ゲート配線として着目されている。一方ゲート
長等素子の微細化は従来の光学的ガ転写法から、よシ微
細なパターンの加工が可能な電子線描画法が使われるよ
うになって来ている。′電子線描画では、加工しようと
する半導体基板上に被着した電子線レジストに入射した
電子と該電子線レジストを透過して基板に到達した電子
の一部が基板より反射した、いわゆる後方散乱電子の総
和が電子線レジストの化学変化に寄与する。電子線を物
質に入射させた時の反射電子はＪｏｕｙｎａｌ ｏｆ
Ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ誌３２巻８号１５０５
頁Ｇ、 Ｄ、 Ａｒｃｈ２ｒｄ著の文献等から明らかな
ように、重元素根太きい。例えばＳｉでは入射した電子
の１５チ程度しか反射しないのに対し、タングステンで
は５０％近く反射する。従って、タングステンのような
重金属又は重金属とＳｉの合金で形成された配線上では
、通常のＳｉ基板上で電子線レジスト中に化学変化を起
させるよシ少い電子線照射量で同様の化学変化を起させ
ることができる。これを第１図で詳しく説明する。３ｉ
基板上で従来より測定されているＰＭＭＡレジストの残
膜特性を図に示す。この場合Ｓｉ基板からの電子の反射
は１０〜１５％である。
寸法は年々微細化されている。従来このゲート配線はｐ
ｏｌｙ Ｓｉが使われていた。しかしゲート長の微細化
に伴いゲートの抵抗が素子の応答速度を律するようにな
って来た。このため、ゲート配線の低抵抗化が検討され
ておシ、タングステン、モリブデン又はこれらのシリサ
イドが、ゲート配線として着目されている。一方ゲート
長等素子の微細化は従来の光学的ガ転写法から、よシ微
細なパターンの加工が可能な電子線描画法が使われるよ
うになって来ている。′電子線描画では、加工しようと
する半導体基板上に被着した電子線レジストに入射した
電子と該電子線レジストを透過して基板に到達した電子
の一部が基板より反射した、いわゆる後方散乱電子の総
和が電子線レジストの化学変化に寄与する。電子線を物
質に入射させた時の反射電子はＪｏｕｙｎａｌ ｏｆ
Ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ誌３２巻８号１５０５
頁Ｇ、 Ｄ、 Ａｒｃｈ２ｒｄ著の文献等から明らかな
ように、重元素根太きい。例えばＳｉでは入射した電子
の１５チ程度しか反射しないのに対し、タングステンで
は５０％近く反射する。従って、タングステンのような
重金属又は重金属とＳｉの合金で形成された配線上では
、通常のＳｉ基板上で電子線レジスト中に化学変化を起
させるよシ少い電子線照射量で同様の化学変化を起させ
ることができる。これを第１図で詳しく説明する。３ｉ
基板上で従来より測定されているＰＭＭＡレジストの残
膜特性を図に示す。この場合Ｓｉ基板からの電子の反射
は１０〜１５％である。
一方タングステン上では電子の反射は５０％であるため
、タングステン上では実効的に３０〜４゜チ感度が向上
する。この場合の残膜特性を第１図に示す。すなわち３
ｉ基板上では７０μＣ／ｃｍ ”程度必要であった照射
量が、タングステン上では５０ ｐ ｃ／ｃｍ ”とな
る。従って５０μｃ／ｃ７７ｚ２の電ｆ線照射ではタン
グステン上のＰＭＭＡのみ残膜が０となり、Ｓｉ基板上
では塗布膜に対し４４チのＰＭＭＡが残ることになる。
、タングステン上では実効的に３０〜４゜チ感度が向上
する。この場合の残膜特性を第１図に示す。すなわち３
ｉ基板上では７０μＣ／ｃｍ ”程度必要であった照射
量が、タングステン上では５０ ｐ ｃ／ｃｍ ”とな
る。従って５０μｃ／ｃ７７ｚ２の電ｆ線照射ではタン
グステン上のＰＭＭＡのみ残膜が０となり、Ｓｉ基板上
では塗布膜に対し４４チのＰＭＭＡが残ることになる。
ここで記述した例ではＳｉ基板とタングステン上で同一
の膜厚が塗布されているとしたが、実際にはＳｒ基板上
の一部にタングステンが加工されて植着していることが
多く、この場合タングステンの膜厚だけレジスト膜厚が
薄くなる。このため膜厚が薄くなった分だけさらに残膜
特性は高感度側にシフトし、レジスト膜厚の半分の膜厚
のタングテンがついた場合の例を第１図に示しである。
の膜厚が塗布されているとしたが、実際にはＳｒ基板上
の一部にタングステンが加工されて植着していることが
多く、この場合タングステンの膜厚だけレジスト膜厚が
薄くなる。このため膜厚が薄くなった分だけさらに残膜
特性は高感度側にシフトし、レジスト膜厚の半分の膜厚
のタングテンがついた場合の例を第１図に示しである。
従ってこの場合は更に低照射量、３０μＣ／ｃｍ２程度
の電子線照射でタングステン上のＰｌｌｄＭＡが除去さ
れ、Ｓｉ基板上には塗布膜厚の８３％が残ることになる
。
の電子線照射でタングステン上のＰｌｌｄＭＡが除去さ
れ、Ｓｉ基板上には塗布膜厚の８３％が残ることになる
。
以下、本発明の一実施例を第２図により説明する。本実
施例ではＭＯＳメモリのメモリセル部に応用した場合を
示す。第２図はメモリセル部レイアウトの一部および、
ゲート部の断面構造を示す。
施例ではＭＯＳメモリのメモリセル部に応用した場合を
示す。第２図はメモリセル部レイアウトの一部および、
ゲート部の断面構造を示す。
ここでゲート金属３としてはタングステン３５００人を
用い、ゲート３上に層間絶縁膜７としてＰＳＧ膜を４０
００人被着しである。（ａ）では上記構造上にポジ型電
子線レジストＲＥ５０００Ｐ（日立化成商品名）８を１
．２μｍ塗布した状態を示す。ここに電子線を３０ＫＶ
の加速電圧で４μｃ／ｃｍ”全面に照射する。しかる後
に同レジストをＮＭＤ−３（東京応化商品名）で２分間
現像する。
用い、ゲート３上に層間絶縁膜７としてＰＳＧ膜を４０
００人被着しである。（ａ）では上記構造上にポジ型電
子線レジストＲＥ５０００Ｐ（日立化成商品名）８を１
．２μｍ塗布した状態を示す。ここに電子線を３０ＫＶ
の加速電圧で４μｃ／ｃｍ”全面に照射する。しかる後
に同レジストをＮＭＤ−３（東京応化商品名）で２分間
現像する。
この結果同図（ｂ）に示すようにタングステン上のＲＥ
５０００Ｐは膜厚が０となり他の部分９は５０００人程
度の残膜があった。ついで該レジストーヲマスクとして
ＰＳＧ膜７をＣＦ４ ＋Ｈ２ガスによりドライエッチし
、レジストを除去した場合を同図（Ｃ）に示す。
５０００Ｐは膜厚が０となり他の部分９は５０００人程
度の残膜があった。ついで該レジストーヲマスクとして
ＰＳＧ膜７をＣＦ４ ＋Ｈ２ガスによりドライエッチし
、レジストを除去した場合を同図（Ｃ）に示す。
この結果、タングステン上へのコンタクトホールは全く
パターンを用意する必要がないか又は重ね合せ余裕を全
く考慮する必要がなくなった。−力木技術によシ第３図
に示す如く、従来必要であった広いコンタクト穴領域が
不要となシ、セル面積を５０％に減らすことが可能とな
った。
パターンを用意する必要がないか又は重ね合せ余裕を全
く考慮する必要がなくなった。−力木技術によシ第３図
に示す如く、従来必要であった広いコンタクト穴領域が
不要となシ、セル面積を５０％に減らすことが可能とな
った。
本発明によれば下地に形成した重金属層上に選択的にレ
ジスト開孔部を設けることができるため重ね合せ余裕を
考慮必要がないことや、コンタクト層を全面照射に置き
換えられる等の利点ばかシでな〈従来必要であった広い
コンタクト穴領域を不要にできるため、大幅なパターン
の縮小、集積度の増大が可能になる等の効果がある。
ジスト開孔部を設けることができるため重ね合せ余裕を
考慮必要がないことや、コンタクト層を全面照射に置き
換えられる等の利点ばかシでな〈従来必要であった広い
コンタクト穴領域を不要にできるため、大幅なパターン
の縮小、集積度の増大が可能になる等の効果がある。
第１図はポジ型電子線レジストの感度特性を示す曲線図
、第２図は本発明法によるレイアウトパターンと各工程
の断面を示す図、第３図は発明によって形成されたメモ
リセルレイアウト図の一例と従来法によって形成したと
きのレイアウトを比較した図である。 １・・・アイソレーション領域、２・・・ポリシリコン
領域、３・・・タングステンゲート、４・・・Ｓｉ基板
、５・・・フィールド酸化膜、６・・・ゲート酸化膜、
７・・・ＰＳＧ膜、８・・・塗布後のレジスト膜、９・
・・現像後のレジスト膜、１０・・・レジスト開孔部、
１１・・・第 Ｚ 図 （α） □ ハーバ′滓牟面 □ 八−Ａ′ぼ印１ｂ 第 ３ （２） （α）
、第２図は本発明法によるレイアウトパターンと各工程
の断面を示す図、第３図は発明によって形成されたメモ
リセルレイアウト図の一例と従来法によって形成したと
きのレイアウトを比較した図である。 １・・・アイソレーション領域、２・・・ポリシリコン
領域、３・・・タングステンゲート、４・・・Ｓｉ基板
、５・・・フィールド酸化膜、６・・・ゲート酸化膜、
７・・・ＰＳＧ膜、８・・・塗布後のレジスト膜、９・
・・現像後のレジスト膜、１０・・・レジスト開孔部、
１１・・・第 Ｚ 図 （α） □ ハーバ′滓牟面 □ 八−Ａ′ぼ印１ｂ 第 ３ （２） （α）
Claims (1)
- 半導体基板上に形成した所定形状のタングステン等の重
金属若しくはタングステンシリサイド等の重金属化合物
上に、層間絶縁膜を被着し、該層間絶縁膜上に電子線に
感度を有するポジ型レジスト層を塗布した後に、該レジ
スト層の全面若しくは該重金属若しくは重金属との化合
物パターンと交点を有するパターン形状に電子線を照射
する工程において、成子線照射量をＳｉ基板又は５１０
２膜の被着したＳｉ基板で得られる最適照射量よ）少な
い照射量で照射し、つづいて該レジスト層を現像処理し
て該重金属若しくは該重金属との化合物上のレジストに
のみ開口部を設けることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12323083A JPS6015920A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12323083A JPS6015920A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6015920A true JPS6015920A (ja) | 1985-01-26 |
| JPH0423824B2 JPH0423824B2 (ja) | 1992-04-23 |
Family
ID=14855417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12323083A Granted JPS6015920A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015920A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
-
1983
- 1983-07-08 JP JP12323083A patent/JPS6015920A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423824B2 (ja) | 1992-04-23 |
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