JPS606106B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS606106B2 JPS606106B2 JP3660676A JP3660676A JPS606106B2 JP S606106 B2 JPS606106 B2 JP S606106B2 JP 3660676 A JP3660676 A JP 3660676A JP 3660676 A JP3660676 A JP 3660676A JP S606106 B2 JPS606106 B2 JP S606106B2
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- Japan
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- resist film
- gate electrode
- film
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- manufacturing
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、とくに金属−絶縁物
一半導体構造の電界効果トランジスタ（以下ＭＩＳ型Ｆ
ＥＴと略記する）の製造方法に関するものである。
一半導体構造の電界効果トランジスタ（以下ＭＩＳ型Ｆ
ＥＴと略記する）の製造方法に関するものである。
半導体集積回路の集積度を向上させるため、半導体素子
の形状も日増し‘こ小形になって来る。
の形状も日増し‘こ小形になって来る。
半導体素子と小形化するためには、不純物拡散領域、配
置パターン、電極窓のパターンなどを微細化しなければ
ならない。しかしながら従来から行なわれている効利用
のフオトェッチング技術では、光波長の制約から、１〜
２〔仏肌〕以下のパターン製作は困難である。このため
、従来のＭＩＳ型ＦＥＴのソースおよびドレイン領域上
に電極窓をあげる場合、ゲート電極の端部と電極窓の端
部との間隔も１〜２〔Ａｍ〕位までしか近ずけることが
できず、ＭＩＳ型ＦＥＴを小型にする場合のネックにな
っていた。
置パターン、電極窓のパターンなどを微細化しなければ
ならない。しかしながら従来から行なわれている効利用
のフオトェッチング技術では、光波長の制約から、１〜
２〔仏肌〕以下のパターン製作は困難である。このため
、従来のＭＩＳ型ＦＥＴのソースおよびドレイン領域上
に電極窓をあげる場合、ゲート電極の端部と電極窓の端
部との間隔も１〜２〔Ａｍ〕位までしか近ずけることが
できず、ＭＩＳ型ＦＥＴを小型にする場合のネックにな
っていた。
また、電極窓あげ工程は、フオトェッチングブロセスを
用いるため、電極窓用フオトマスクを必要とし、そのマ
スクの製作に多大な費用を要するばかりか、マスク材の
位置合せがあまいため、ゲ−ト電極とソースまたはドレ
ィン電極とが短絡する事故が多発して、歩蟹りを悪くし
ていた。本発明は上述の如き従来の欠点を改善する新規
な発明であり、その目的は、微細化されたＭＩＳ型ＦＥ
Ｔのソースおよびドレィン電極窓を形成するための新し
い露光法を提供することにある。
用いるため、電極窓用フオトマスクを必要とし、そのマ
スクの製作に多大な費用を要するばかりか、マスク材の
位置合せがあまいため、ゲ−ト電極とソースまたはドレ
ィン電極とが短絡する事故が多発して、歩蟹りを悪くし
ていた。本発明は上述の如き従来の欠点を改善する新規
な発明であり、その目的は、微細化されたＭＩＳ型ＦＥ
Ｔのソースおよびドレィン電極窓を形成するための新し
い露光法を提供することにある。
その目的を達成せしめるため、本発明の半導体装置の製
造方法は、ゲート電極部分に重元素からなる層を設けた
皿Ｓ型電界効果トランジスタを設け、該トランジスタ上
に絶縁膜を被看した後、絶縁膜上に電子ビームに露光す
るレジスト膜を被着し、少くとも前記ゲート電極部分に
Ｘ線を照射してゲート電極部分の重元素から放出された
二次電子により前記レジスト膜を感光せしめた後、現像
を行ってソースおよびドレイン電極窓形成用のマスクを
形成する工程を含むことを特徴とするもので、以下実施
例について詳述する。第１図は、Ｐ型シリコン半導体基
板１の上に、Ｎチャンネル型のＭＯＳ型ＦＥＴを形成し
た状態を示す断面図で、２は二酸化シリコン（Ｓｉ０２
）からなる絶縁層、３はドレィン領域、４はソース領域
「 ６‘まゲート酸化膜、６‘まゲート電極で、このゲ
ート電極６は重金属であれば何でも良く〜たとえば金（
Ａｕ）などの重金属からなる。
造方法は、ゲート電極部分に重元素からなる層を設けた
皿Ｓ型電界効果トランジスタを設け、該トランジスタ上
に絶縁膜を被看した後、絶縁膜上に電子ビームに露光す
るレジスト膜を被着し、少くとも前記ゲート電極部分に
Ｘ線を照射してゲート電極部分の重元素から放出された
二次電子により前記レジスト膜を感光せしめた後、現像
を行ってソースおよびドレイン電極窓形成用のマスクを
形成する工程を含むことを特徴とするもので、以下実施
例について詳述する。第１図は、Ｐ型シリコン半導体基
板１の上に、Ｎチャンネル型のＭＯＳ型ＦＥＴを形成し
た状態を示す断面図で、２は二酸化シリコン（Ｓｉ０２
）からなる絶縁層、３はドレィン領域、４はソース領域
「 ６‘まゲート酸化膜、６‘まゲート電極で、このゲ
ート電極６は重金属であれば何でも良く〜たとえば金（
Ａｕ）などの重金属からなる。
九まＭＩＳ型ＦＥＴを覆う二酸化シリコン（Ｓｉ０２）
からなる保護膜で、ソースおよびドレィン領域の該膜７
に電極窓をあげようとするものである。第２図は、第亀
図に示したＭＩＳ型ＦＥＴの上にレジスト膜８を塗布し
た状態を示す断面図である。
からなる保護膜で、ソースおよびドレィン領域の該膜７
に電極窓をあげようとするものである。第２図は、第亀
図に示したＭＩＳ型ＦＥＴの上にレジスト膜８を塗布し
た状態を示す断面図である。
該レジスト膜８６またとえばＤＡＰ（ジアリルオルソフ
タレート）と呼ばれるレジスト材からなり、電子ビーム
に露光するもので」本実施例ではネガ型を用いる。次に
レジスト膜８の塗布が終った後〜 シｉＪコン（Ｓｉ）
半導体基板宵の上面矢印方向からＸ線を全面照射する。
タレート）と呼ばれるレジスト材からなり、電子ビーム
に露光するもので」本実施例ではネガ型を用いる。次に
レジスト膜８の塗布が終った後〜 シｉＪコン（Ｓｉ）
半導体基板宵の上面矢印方向からＸ線を全面照射する。
このＸ線の照射によりもゲ−ト電極６はＸ線を吸収し、
その結果ゲ−ト電極６！ま二次電子を矢印方向に放出す
る。放出された二次電子は、保護膜７を透過してレジス
ト膜掛こ至り「 これを感光させる。レジスト膜８Ｇま
Ｘ線照射のみによっても感光するが、ゲート電極６から
の多量の２次電子によってより急速に感光するので、Ｘ
線照射量を調節することによりト実質的に２次電子照射
部のみを感光させることが容易に行なえる。その後、レ
ジスト膜８を溶解させる溶剤中にシリコン半導体基板１
を浸潰して未感光部分のレジスト膜を除去して現像する
と、第３図したようにゲート電極６の周囲にのみレジス
ト膜８′が残る。次にこのレジスト膜８′をマスクとし
て二酸化シリコン（Ｓｉ０２）からなる保護膜７を選択
エッチングすると、第４図の如く、ドレィン領域３上の
保護膜７にドレィン電極窓９が形成され、ソース領域４
上の保護膜７にソース電極窓１０が形成される。その後
、従来の方法で配線パターニングを行って、ソースおよ
びドレイン領域上に電極を形成する。
その結果ゲ−ト電極６！ま二次電子を矢印方向に放出す
る。放出された二次電子は、保護膜７を透過してレジス
ト膜掛こ至り「 これを感光させる。レジスト膜８Ｇま
Ｘ線照射のみによっても感光するが、ゲート電極６から
の多量の２次電子によってより急速に感光するので、Ｘ
線照射量を調節することによりト実質的に２次電子照射
部のみを感光させることが容易に行なえる。その後、レ
ジスト膜８を溶解させる溶剤中にシリコン半導体基板１
を浸潰して未感光部分のレジスト膜を除去して現像する
と、第３図したようにゲート電極６の周囲にのみレジス
ト膜８′が残る。次にこのレジスト膜８′をマスクとし
て二酸化シリコン（Ｓｉ０２）からなる保護膜７を選択
エッチングすると、第４図の如く、ドレィン領域３上の
保護膜７にドレィン電極窓９が形成され、ソース領域４
上の保護膜７にソース電極窓１０が形成される。その後
、従来の方法で配線パターニングを行って、ソースおよ
びドレイン領域上に電極を形成する。
なお、上記×線照射において、レジスト膜８が二次電子
により感光される厚さすなわち二次電子の到達距離は、
Ｘ線の波長および電子線の通過する場所の密度で決まる
。
により感光される厚さすなわち二次電子の到達距離は、
Ｘ線の波長および電子線の通過する場所の密度で決まる
。
云いかえれば、Ｘ線の波長等を適当することにより、所
望の厚さのレジスト膜によるマスク材を形成することが
でき、その厚さも５００〔Ａ 〕〜２０００〔Ａ 〕程
度までであればその厚さを自由にしかも正確に制御でき
る。第５図はＬ レジスト膜にたとえばＰＭＭＡ（ポリ
メチルメタクリレート）のようなポジ形のものを用いた
実施例を示すものでト舞竃はＸ線を照射し、露光母現像
が終ったポジ型のレジスト膜〜 函２はその上に被着し
た別種のレジスト膜である。この状態からしジスト膜鰭
亀を溶解する溶剤の中にシリコン半導体基板を浸潰し「
リフト‘オフ法によりレジスト膜蟹電とその上に付着し
たレジスト膜８２を除去すると〜ゲート電極６の周囲に
レジスト膜８２′のマスクが残り、これをマスクとし保
護膜を選択エッチングしてソースおよびドレィン電極窓
を形成する。上記実施例はもいずれも二次電子放射源に
重金属を用いたがト金属以外の重元素を用いることもで
きる。
望の厚さのレジスト膜によるマスク材を形成することが
でき、その厚さも５００〔Ａ 〕〜２０００〔Ａ 〕程
度までであればその厚さを自由にしかも正確に制御でき
る。第５図はＬ レジスト膜にたとえばＰＭＭＡ（ポリ
メチルメタクリレート）のようなポジ形のものを用いた
実施例を示すものでト舞竃はＸ線を照射し、露光母現像
が終ったポジ型のレジスト膜〜 函２はその上に被着し
た別種のレジスト膜である。この状態からしジスト膜鰭
亀を溶解する溶剤の中にシリコン半導体基板を浸潰し「
リフト‘オフ法によりレジスト膜蟹電とその上に付着し
たレジスト膜８２を除去すると〜ゲート電極６の周囲に
レジスト膜８２′のマスクが残り、これをマスクとし保
護膜を選択エッチングしてソースおよびドレィン電極窓
を形成する。上記実施例はもいずれも二次電子放射源に
重金属を用いたがト金属以外の重元素を用いることもで
きる。
第６図はその実施例であり〜図中軍畳‘ま導電化された
ポリシリコンからなるゲート電極「 首２はエルビウム
（Ｅｒ）層である。
ポリシリコンからなるゲート電極「 首２はエルビウム
（Ｅｒ）層である。
そして「上方からＡ〆Ｋｄ線をエルビウム（Ｅｒ）層１
２に照射すると「該層富２がＡそＫｄ線を吸収し二次電
子が放射されて前記実施例と同様レジスト膜８が放射二
次電子に感光する。以上詳細に説明したように「本発明
はＭＩＳ型ＦＥＴのゲート電極部分に重元素からなる層
を含め、その製造過程において、該層にＸ線を照射しｔ
談層から放出される二次電子によりレジスト膜を感光せ
しめるようにしたので、マスク材を使用することなくＦ
ＥＴのソースおよびドレイン電極の窓あげを行なうこと
ができるばかりか、ゲート電極とソースおよびドレィン
電極窓の周辺との距離を数千〔Ａ〕にまで近ずけること
ができ、ゲート電極とソースおよびドレィン電極とを短
絡させることなくＦＥＴを小形に形成することができる
。
２に照射すると「該層富２がＡそＫｄ線を吸収し二次電
子が放射されて前記実施例と同様レジスト膜８が放射二
次電子に感光する。以上詳細に説明したように「本発明
はＭＩＳ型ＦＥＴのゲート電極部分に重元素からなる層
を含め、その製造過程において、該層にＸ線を照射しｔ
談層から放出される二次電子によりレジスト膜を感光せ
しめるようにしたので、マスク材を使用することなくＦ
ＥＴのソースおよびドレイン電極の窓あげを行なうこと
ができるばかりか、ゲート電極とソースおよびドレィン
電極窓の周辺との距離を数千〔Ａ〕にまで近ずけること
ができ、ゲート電極とソースおよびドレィン電極とを短
絡させることなくＦＥＴを小形に形成することができる
。
第１図乃至第４図は、本発明に係る半導体装置の製造方
法の一実施例の工程断面図、第５図は他の実施例の中途
工程を説明するための断面図、第６図はもう１つ他の実
施例の中途工程を説明するための断面図である。 図において、１はシリコン半導体基板、３はドレィン領
域、４はソース領域、５はゲート酸化膜、６はゲート電
極、７は保護膜、９はドレィン電極窓「 １川まソース
電極窓である。 第１図 第２図 第３図 第４図 第５図 第６図
法の一実施例の工程断面図、第５図は他の実施例の中途
工程を説明するための断面図、第６図はもう１つ他の実
施例の中途工程を説明するための断面図である。 図において、１はシリコン半導体基板、３はドレィン領
域、４はソース領域、５はゲート酸化膜、６はゲート電
極、７は保護膜、９はドレィン電極窓「 １川まソース
電極窓である。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ ゲート電極部分に重元素からなる層を設けたＭＩＳ
型電界効果トランジスタを説け、設トランジスタ上に絶
縁膜を被着した後、絶縁膜上に電子ビームに露光するレ
ジスト膜を被着し、少くとも前記ゲート電極部分にＸ線
を照射してゲート電極部分の重元素から放出された二次
電子により前記レジスト膜を感光せしめた後、現像を行
ってソースおよびドレイン電極窓形成用のマスクを形成
する工程を含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3660676A JPS606106B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3660676A JPS606106B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52119871A JPS52119871A (en) | 1977-10-07 |
| JPS606106B2 true JPS606106B2 (ja) | 1985-02-15 |
Family
ID=12474446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3660676A Expired JPS606106B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606106B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485307U (ja) * | 1990-11-30 | 1992-07-24 |
-
1976
- 1976-03-31 JP JP3660676A patent/JPS606106B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485307U (ja) * | 1990-11-30 | 1992-07-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52119871A (en) | 1977-10-07 |
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