JPS63197337A - パターン形成方法と集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般にパターン形成方法及び集積回路の製造に
関し、特に集積回路の製造で使用される電子ビーム・リ
ソグラフィ製造方法（［＋−ｂｅａｍｌｉｔｈｏｇｒａ
ｐｈｙ　ｐｒｏｃｅｓｓｅｓ）に関する。

〔従来の技術とその問題点〕

集積回路（以下これをＩＣと略称する）の層の種々のフ
１−チャー（ｆｅａｔｕｒｅ）は、リソグラフィ（Ｉ　
ｉｔｈｏｇｒａｐｈｙ）工程で製造されることがしばし
ばある０代表的なＩＣリソグラフィ工程には半導体基板
上にレジスト（ｒｅｓｉｓｔ）を設け、該レジストをエ
ネルギ源から誘導されるエネルギ・パターンに露出し、
そしてこのレジストを現像し、基板上にツユ−チャーま
たは構造を形成し、残されたレジストを除去するステッ
プが含まれる。

レジストが可視光線または近可視光線から成るエネルギ
源に露出される形式のりソゲラフイエ程は、１フオトリ
ソグラフイ”　　（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ
）としてしばしば知られている。光線の分解能には固有
の限界があるので、現在までのＩＣフォトリソグラフィ
工程は、幅が０．８ミクロン以上であるフィーチャー（
例えば線またはギャップ等）を形成することに限定され
ている。このため、レジスト露出するためのエネルギ源
として電子ビームを使用する“電子ビーム・リソグラフ
ィ”工程はますます普及しつつある。電子ビームは光線
よりも波長が極めて短く、かつ分解能が高いので、より
小さいフィーチャーの形成が可能である。

しかし、電子ビーム・リソグラフィ工程にも分解能の限
界はある。それは“電子の後方散乱”（ｅｌｅｃｔｒｏ
ｎ　ｂａｃｋ−ｓｃａｔｔｅｒｉｎｇ）として知られて
いる現象のため、電子ビームの実効露出面積は、電子ビ
ーム自体の断面積すなわち“スポット・サイズ”（ｓｐ
ｏｔ　５ｉｚｅ）よりも実質的に大きい、現在の工程で
、上記のスポット・サイズが０．２５ミクロンの電子ビ
ーム・リソグラフィにより形成されるＩＣフィーチャー
の下限は約０．３５ミクロンである。

半導体産業はＩＣフィーチャーの寸法を縮小する努力を
継続しているが、その理由は、フィーチャーが小さい程
、よりち密（ｄｅｎｓｅｒ）に、迅速に、そしてより複
雑なＩＣの製造が可能だからである。

次世代のＩＣは、現在の直接露出電子ビーム・リソグラ
フィ工程で達成可能であるものよりサイズの小さいフィ
ーチャーを必要となる。

〔発明の目的〕

本発明の目的は、従来の製造法によって製造可能である
最も小さいフ４−チャーよりも大幅に小さいＩＣフィー
チャ−（例えば線やギャップなど）の法を提供すること
である。

本発明の他の目的は、既存の材料および装置を利用でき
る新規の電子ビーム・リソグラフィ工程を提供すること
である。

（発明の概要〕 本発明の一実施例であるＩＣフィーチャーの製造方法に
は以下の工程が含まれる。すなわち、基板上にレジスト
層の設けること、所望のフィーチャー位置の両側にある
レジス）ＩＦ５を電子ビームに露出すること、露出され
たレジストの部分を除去すると共に、露出されなかった
レジストのストリップを残すように該レジストを現像す
ること、基板上に誘電体Ｎ（ｄｉｅｌｅｃｔｒｉｃ　１
ａｙｅｒ）を設けること、レジスト材料のストリップを
除去して誘電材料内にギャップを残すこと、そして、基
板上に金ｒ％層を設け、誘電体層内のギャップを埋める
ことから成る工程である。

またショットキー障壁ゲートを形成するため、金属層は
誘電体層のギャップを通って延長するレッグ部を有する
Ｔ型構造を形成するようにパターン化され、そして、前
記Ｔ型構造のアーム部の下を除き誘電体材料を除去する
ことができる。

本発明の利点は電子ビームのスポット・サイズよりも小
さい横寸法を存する線またはギャップ等のフィーチャー
を製造することが可能なことである。

本発明の他の利点は、従来可能であったよりもより小さ
く、ち密で迅速なＩＣの製造が可能なことである。

更に他の利点は、本発明では、従来の材料およびＩＣ製
造装置を利用できることである。

これらの目的および利点は他の目的および利点と共に、
以下の説明を読みかつ各図面を検討することにより、当
業者にとって明らかになるであろう。

〔発明の実施例〕

第１図〜第６図は本発明の一実施例である集積回路の製
造方法を説明するための各工程を示す側断面図である。

まず第１図を参照すると、ガリウムひ素（ＧａＡｓ）ま
たはシリコン（Ｓｉ）から成り適確にドーピングされた
半導体ウェー八から構成されることが好ましい、清浄な
研澄された（ｐｏｌｉｓｈｅｄ）基板１０より本実施例
がスタートされる。電子ビームレジスト１２は当業者に
とって周知の従来の方法によって基＋７Ｍ１０の上側表
面１４に設けられる。ここで、適確な電子ビームレジス
トには已ＢＲ−９（東し株式会社製造）およびＰＭＭＡ
が含まれる。

次に、レジスト１２内の領域１８を露出する電子ビーム
１６を発生するため、電子ビーム・リソグラフィ装置を
使用する。所望のフィーチャー位置りの近傍におけるレ
ジスト１２の６１域２０は、電子ビーム１６に露出され
ない。

ここで、前記電子ビーム１６は厳密に規定されたスポッ
ト・サイズ、すなわち直径Ｄｂと、ビーム間隔（ｂｅａ
ｍ　５ｅｐａｒａｔｉｏｎ）　Ｓ　ｂを有する。なお、
所望位置りの近傍におけるＩＣフィーチャーの幅Ｗｆは
、電子ビーム１６による直接露出よりも大きく実効露出
パターンをレジスｌ−１２に形成する前述の電子後方散
乱現象により、電子ビーム１６の間隔ｓｂよりも狭くす
ることができる。

次に第２図を参照すると、電子ビーム１６によって領域
１日が露出された後、レジスト１２は現像されて露出さ
れた領域１８を除去するよう現像され、そフィーティー して最小の横幅ｗｒを有する分離レジス）ｖＡｎ（ｉｓ
ｏｌａｔｅｄ　ｒｅｓｉｓｔ　１ｉｎｅ　ｆｅａｔｕｒ
ｅ）　Ｆ　＋が残される。

電子ビームのスポット・サイズまたは直径Ｄｂが０．２
５ミクロン以上の場合でも、本発明の方法によって０．
１ミクロンの幅Ｗｆを有するレジスト綿フ４−チャーＦ
１が確実に形成される。このように、電子ビームの間隔
ｓｂを適確に設定し、そして、電子後方散乱による実効
露出面積を見積もることによって、電子ビーム１６の直
径Ｄｂよりも小さい幅ｗｒを有する機構Ｆ、を形成する
ことが可能である。

さて第３図を参照すると、レジスト線フィーチャーＦ１
が形成された後、基板１０上に絶縁層２４を設けること
ができる。絶縁層２４の材料としては、酸化ケイ素（Ｓ
ｉｎ）等の酸化物が適当である。

第４図では、絶８ｉ層２４内にギャップ・フィーチャー
Ｆｔを形成するために、前記レジスト線フ４−チャーＦ
＋　は除去される。レジスト線フ４−チ十−Ｆ１はＩＣ
製造の当業者にとって公知の溶媒リストオフ方法（ｓｏ
ｌｖｅｎｔ　Ｉｉ［−ｏｆｆ　ｐｒｏｃｅｓｓ）によっ
て除去することができる。ギャップ・フィーチャードア
の幅は、また、Ｗｆである。

第５図では、ショットキー障壁ゲート等のゲートＧが絶
縁ＩＪ２４上でギャップ・フィーチャーＦ！内に形成さ
れている。なお、ゲートＧは絶縁層２４の上にアルミニ
ウム等の導電体層をディポジットし、次に適宜のりソグ
ラフィ処理によって前記導体層をエツチングあるいはリ
フトオフすることによって形成される。

ゲートＧの上側表面２８の幅Ｗｇは、ギャップ・フィー
チャーＦ２の幅Ｗ「よりも大幅に大きくてもよいことに
留意されたい０例えば、幅Ｗｇは約０．５ミクロンであ
るのに対し、ギャップ・フ４−チャーＦ２の幅は０．２
５ミクロン以下とすることができる。しかし、任意の電
界効果型トランジスタ（これをＦＦ、Ｔと省略する）の
電気的な長さは、絶縁体におけるギャップ・フィーチャ
ーＦ、の幅ｗｒによって決定されるので、実効的電気長
を×ミグ０フ未満とすることが可能である。

前述の通り、第５図に示す特定のゲー１−Ｇは、シッッ
トキー障壁ゲートに相当するように意図されている。明
白な理由より、これは、また、′Ｔゲート”と呼ぶこと
もでき、そして一対のアーム部３０および３２と、ギャ
ップ・フィーチャーＦ２を通って下方に延びて基板１０
の上側表面１４と接触するレソブ部３４とを存している
。第６図を参照すると、ゲートＧは更に、絶縁［２４を
異方性エツチングしてゲートＧのアーム部３０．３２を
支持する絶縁部分３６および３８を残すことによってさ
らに改善することが可能である。

ゲートＧおにけるＴゲートの形伏は電力装置に対して理
想的である。ゲートＧに沿った破壊は全て自己修復され
る傾向にあり、そしてその構造によって特定の金属の選
択を決定的なものとしない。

更に、本発明の工程は既存のＦＥＴの製造方法と互換的
であり、そして電子ビームのスポット・サイズに過度に
敏感ではない。

多くの刊行物がｔＣ部品の製造工程で利用される基本的
技術を詳細に記述していることに留意されたい０例えば
、ブレストン出版社（ＰｒｅｓｔｏｎＰｕｂｌｉｓｈｉ
ｎｇ　Ｃｏｍｐａｎｙ）刊行の“半導体およびＩＣ製造
技術”　　（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　Ｉ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ　Ｆａｂｒｉｃａｔ
ｉｏｎ　Ｔｅｃｈｎｉｑｕｅｓ）を参照されたい、これ
らの技術は本発明に係る新規の製造方法と共に基本的に
利用できるものである。更に、本製造工程は市販のＩＣ
製造装置を使用して実施することができる０本発明を理
解する上で特に必要であるので、現行の技術に基づき、
好適な実施例の技術データの概要を開示する。この分野
の将来の開発により適切な調整が必要であることは当業
者にとって明らかである。

本発明をこれまで好適な実施例を参照しつつ説明してき
たが、当業者にはこれまでの説明と図面の検討によって
本発明の各様の変更と修正が可能であることが了解され
よう０例えば、本発明の製造方法を用いてシッットキー
障壁ゲート以外の多くのＩＣ構造を好適に製造すること
ができる。

〔発明の効果〕

以上説明したように、本発明は電子ビーム・リングラフ
ィ工程等によりその線幅がＡミクロン未満のＩＣフ４−
チャーの製造を可能にするので実用に供して効果大であ
る。

【図面の簡単な説明】

第１図ないし第６図は本発明の一実施例を説明するため
の各工程を示す側断面図である。 ２４：絶縁層、１０Ｘ基板、１２；レジスト、１６；電
子ビーム、３０．３２：アーム部、３４：し、グ部、Ｆ
ｌ　；レジスト線フェーチャー、Ｆ２　：ギャップ・フ
ィーチャー、Ｇ：ゲート。

Claims (5)

【特許請求の範囲】
1. （１）半導体基板上に集積回路構造の製造方法において
   、前記半導体基板表面にレジスト材料を設け、前記集積
   回路構造の所望位置付近の前記レジスト材料の部分を予
   め決められた横寸法を有する電子ビームを含むエネルギ
   源に露出させ、露出しない前記レジスト材料の部分と区
   別し、ここで前記所望位置は前記電子ビームの前記横寸
   法より小さく、前記露出した部分を除去し、前記レジス
   ト材料のストリップを設け、前記半導体基板上に誘電体
   材料を設け、前記レジスト材料の前記ストリップを除去
   し、前記誘電体材料内にギャップを設け、前記ギャップ
   を通り前記誘電体材料中に前記集積回路構造を形成する
   ことから成ることを特徴とする集積回路の製造方法。
2. （２）請求項１記載の前記集積回路構造を形成する工程
   は、前記半導体基板上、そして、前記ギャップ内に導電
   体材料を設ける工程を特徴とする。
3. （３）請求項２記載の集積回路の製造方法は、さらに、
   前記導電体材料部分と前記所望位置周囲の前記誘電体材
   料を除去する工程を含むことを特徴とする。
4. （４）基板上にギャップ・フィーチャーを形成する方法
   において、前記基板表面にレジストを設け、前記ギャッ
   プの所望位置付近の前記レジスト部分を予め決められた
   横寸法を有する電子ビームを含むエネルギ源に露出させ
   、露出しない前記レジスト部分を正別し、前記露出した
   部分を除去し、前記レジストのストリップを設け、前記
   基板に第２の材料を設け、前記レジストの前記ストリッ
   プを除去し、前記電子ビームの前記横寸法より小さい寸
   法を有するギャップを前記第２材料中に設けることより
   成るパターン形成方法。
5. （５）表面上にレジスト線フィーチャーを形成する方法
   において、前記表面にレジスト設け、予め決められた横
   寸法を有する電子ビームを含むエネルギ源に露出させ、
   前記レジスト材料の露出しない部分と正別し、前記露出
   したレジスト材料部分を除去し、前記電子ビームの前記
   横寸法より小さい寸法を有するレジスト線を設けること
   から成るパターン形成方法。