JPH06268166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06268166A JPH06268166A JP5055967A JP5596793A JPH06268166A JP H06268166 A JPH06268166 A JP H06268166A JP 5055967 A JP5055967 A JP 5055967A JP 5596793 A JP5596793 A JP 5596793A JP H06268166 A JPH06268166 A JP H06268166A
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- Japan
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- conductivity type
- silicon film
- film
- polycrystalline silicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 信頼性を損うことなく、コンタクト抵抗を可
及的に減少させ、高集積化を可能にする製造方法の提
供。 【構成】 半導体基板表面に、第１導電型領域１ａと第
２導電型領域１ｂを形成する第１の工程と、第１及び第
２導電型領域表面の所定位置に素子分離膜２を形成し、
この素子分離膜に囲まれた能動素子領域の表面にゲート
絶縁膜３を形成する第２の工程と、全面に第１のシリコ
ン膜４ａを堆積する第３の工程と、能動素子領域表面の
埋め込みコンタクト５ａ，５ｂを形成する位置の、第１
のシリコン膜及びゲート絶縁膜を除去する第４の工程
と、全面に第２シリコン膜４ｂを堆積するとともに、こ
の第２シリコン膜に、第１導電型不純物を導入する第５
の工程と、第１導電型領域上のシリコン膜にのみ選択的
に第２導電型不純物を、第１導電型不純物の濃度より高
い濃度で導入する第６の工程と、を備えていることを特
徴とする。
及的に減少させ、高集積化を可能にする製造方法の提
供。 【構成】 半導体基板表面に、第１導電型領域１ａと第
２導電型領域１ｂを形成する第１の工程と、第１及び第
２導電型領域表面の所定位置に素子分離膜２を形成し、
この素子分離膜に囲まれた能動素子領域の表面にゲート
絶縁膜３を形成する第２の工程と、全面に第１のシリコ
ン膜４ａを堆積する第３の工程と、能動素子領域表面の
埋め込みコンタクト５ａ，５ｂを形成する位置の、第１
のシリコン膜及びゲート絶縁膜を除去する第４の工程
と、全面に第２シリコン膜４ｂを堆積するとともに、こ
の第２シリコン膜に、第１導電型不純物を導入する第５
の工程と、第１導電型領域上のシリコン膜にのみ選択的
に第２導電型不純物を、第１導電型不純物の濃度より高
い濃度で導入する第６の工程と、を備えていることを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するもので、特に相補的ＭＯＳトランジスタの製造に
用いられる。
関するもので、特に相補的ＭＯＳトランジスタの製造に
用いられる。
【０００２】
【従来の技術】近年、ゲート長が０．５μｍ以下の微細
ＭＯＳトランジスタを実現するために、ｎチャネル型Ｍ
ＯＳトランジスタとｐチャネル型ＭＯＳトランジスタの
両方が表面チャネル型となるデュアルゲート相補型ＭＯ
Ｓ構造（以下、デュアルゲートＣＭＯＳともいう）が提
案されている。この構造においては、ｎチャネルＭＯＳ
トランジスタのゲート電極にはｎ型、ｐ型チャネルＭＯ
Ｓトランジスタのゲート電極にはｐ型の各々異なった導
電型を必要とし、異なった不純物を添加した多結晶シリ
コン膜を形成する必要がある。また、ＭＯＳ集積回路の
レイアウト面積を縮小し高性能化を図るために、ゲート
電極配線層とソース、ドレイン拡散層とのコンタクトを
直接とるような構造（以下、埋め込みコンタクトとい
う）の要求も大きい。上記構造はｎチャネルｐチャネル
各々のＭＯＳトランジスタにおいてこのような埋め込み
コンタクトを形成することができる点で微細ＣＭＯＳ構
造にはメリットが大きい。上記の埋め込みコンタクトを
有するデュアルゲートＣＭＯＳ構造を形成するプロセス
として、図３乃至図４に示すような方法が提案されてい
る。
ＭＯＳトランジスタを実現するために、ｎチャネル型Ｍ
ＯＳトランジスタとｐチャネル型ＭＯＳトランジスタの
両方が表面チャネル型となるデュアルゲート相補型ＭＯ
Ｓ構造（以下、デュアルゲートＣＭＯＳともいう）が提
案されている。この構造においては、ｎチャネルＭＯＳ
トランジスタのゲート電極にはｎ型、ｐ型チャネルＭＯ
Ｓトランジスタのゲート電極にはｐ型の各々異なった導
電型を必要とし、異なった不純物を添加した多結晶シリ
コン膜を形成する必要がある。また、ＭＯＳ集積回路の
レイアウト面積を縮小し高性能化を図るために、ゲート
電極配線層とソース、ドレイン拡散層とのコンタクトを
直接とるような構造（以下、埋め込みコンタクトとい
う）の要求も大きい。上記構造はｎチャネルｐチャネル
各々のＭＯＳトランジスタにおいてこのような埋め込み
コンタクトを形成することができる点で微細ＣＭＯＳ構
造にはメリットが大きい。上記の埋め込みコンタクトを
有するデュアルゲートＣＭＯＳ構造を形成するプロセス
として、図３乃至図４に示すような方法が提案されてい
る。
【０００３】即ち、まず、図３（ａ）に示すように半導
体基板１上にＮＭＯＳ領域となるＰ型不純物が添加され
たｐウェル領域１ａと、ＰＭＯＳ領域となるＮ型不純物
が添加されたＮウェル領域１ｂとを形成する。
体基板１上にＮＭＯＳ領域となるＰ型不純物が添加され
たｐウェル領域１ａと、ＰＭＯＳ領域となるＮ型不純物
が添加されたＮウェル領域１ｂとを形成する。
【０００４】そして、このＰウェル１ａ及びＮウェル１
ｂの表面の所定の位置に、厚い酸化膜よりなる素子分離
膜２を形成するとともに、この素子分離膜２に囲まれた
能動素子領域の表面に、ゲート絶縁膜３を形成する（図
３（ａ）参照）。次に、ゲート電極材料としての多結晶
シリコン膜４ａを、この全面に堆積させる（図３（ａ）
参照）。この多結晶シリコン膜４ａには不純物は添加さ
れていない。この後、リソグラフィー技術を用いて、埋
め込みコンタクトをとる位置の多結晶シリコン膜４ａ及
びゲート絶縁膜３を除去して、開孔部５ａ，５ｂを形成
する（図３（ｂ）参照）。続いて、多結晶シリコン膜４
ｂを堆積させて開孔部５ａ，５ｂで半導体基板と多結晶
シリコン膜４ｂを接触させる。次に、ＮＭＯＳ領域とな
るＰウェル１ａ上の多結晶シリコン膜４ｂの上面のみを
フォトレジスト６で覆って、ＰＭＯＳ領域となるＮウェ
ル１ｂ上の多結晶シリコン膜４の表面のみを露出させて
おき、この状態でイオン注入法を用いてＰＭＯＳ領域１
ｂの多結晶シリコン膜４ｂ，４ａにＰ型不純物を導入す
る（図３（ｃ）参照）。次に、上記と逆にＰＭＯＳ領域
１ｂ上の多結晶シリコン膜４ｂの上面のみをフォトレジ
スト７で覆って、ＮＭＯＳ領域１ａ上の多結晶シリコン
膜４ｂの表面のみを露出させておき、この状態でイオン
注入法を用いてＮＭＯＳ領域の多結晶シリコン膜４ｂに
Ｎ型不純物を導入する（図４（ａ）参照）。
ｂの表面の所定の位置に、厚い酸化膜よりなる素子分離
膜２を形成するとともに、この素子分離膜２に囲まれた
能動素子領域の表面に、ゲート絶縁膜３を形成する（図
３（ａ）参照）。次に、ゲート電極材料としての多結晶
シリコン膜４ａを、この全面に堆積させる（図３（ａ）
参照）。この多結晶シリコン膜４ａには不純物は添加さ
れていない。この後、リソグラフィー技術を用いて、埋
め込みコンタクトをとる位置の多結晶シリコン膜４ａ及
びゲート絶縁膜３を除去して、開孔部５ａ，５ｂを形成
する（図３（ｂ）参照）。続いて、多結晶シリコン膜４
ｂを堆積させて開孔部５ａ，５ｂで半導体基板と多結晶
シリコン膜４ｂを接触させる。次に、ＮＭＯＳ領域とな
るＰウェル１ａ上の多結晶シリコン膜４ｂの上面のみを
フォトレジスト６で覆って、ＰＭＯＳ領域となるＮウェ
ル１ｂ上の多結晶シリコン膜４の表面のみを露出させて
おき、この状態でイオン注入法を用いてＰＭＯＳ領域１
ｂの多結晶シリコン膜４ｂ，４ａにＰ型不純物を導入す
る（図３（ｃ）参照）。次に、上記と逆にＰＭＯＳ領域
１ｂ上の多結晶シリコン膜４ｂの上面のみをフォトレジ
スト７で覆って、ＮＭＯＳ領域１ａ上の多結晶シリコン
膜４ｂの表面のみを露出させておき、この状態でイオン
注入法を用いてＮＭＯＳ領域の多結晶シリコン膜４ｂに
Ｎ型不純物を導入する（図４（ａ）参照）。
【０００５】この後、ゲート電極低抵抗化のために高融
点金属膜８を全面に堆積させ、レジスト（図示せず）を
マスクとしてエッチングを行うことにより、ＮＭＯＳゲ
ート電極９、及び、ＰＭＯＳ電極１０を同時に形成する
（図４（ｂ）参照）。
点金属膜８を全面に堆積させ、レジスト（図示せず）を
マスクとしてエッチングを行うことにより、ＮＭＯＳゲ
ート電極９、及び、ＰＭＯＳ電極１０を同時に形成する
（図４（ｂ）参照）。
【０００６】これに、熱処理を加えて、Ｎ＋埋め込みコ
ンタクト部分５ａにはＮ型不純物を、Ｐ＋埋め込みコン
タクト部分５ｂにはＰ型不純物をそれぞれ拡散させ、埋
め込みコンタクトの低抵抗化をはかると同時に、多結晶
シリコン膜４ａ，４ｂ中の不純物を活性化する（図４
（ｂ）参照）。
ンタクト部分５ａにはＮ型不純物を、Ｐ＋埋め込みコン
タクト部分５ｂにはＰ型不純物をそれぞれ拡散させ、埋
め込みコンタクトの低抵抗化をはかると同時に、多結晶
シリコン膜４ａ，４ｂ中の不純物を活性化する（図４
（ｂ）参照）。
【０００７】
【発明が解決しようとする課題】このような埋め込みコ
ンタクトを有するデュアルゲートＣＭＯＳ構造の高性能
化の要件は以下の点である。 （１） ゲート電極多結晶シリコン中の不純物濃度が、
多結晶シリコン膜が金属的性質を示し、ＭＯＳＦＥＴ動
作時にゲート電極中で空乏層が形成されることがない、
いわゆる縮退レベルの高濃度となるように不純物を導入
する必要がある。このためには、少なくとも１０20cm-3
以上の均一な不純物濃度を必要とする。 （２） 埋め込みコンタクトの抵抗をオーミックで、か
つ、コンタクト抵抗率を１０-6Ω・cm2 以下に抑制す
る。
ンタクトを有するデュアルゲートＣＭＯＳ構造の高性能
化の要件は以下の点である。 （１） ゲート電極多結晶シリコン中の不純物濃度が、
多結晶シリコン膜が金属的性質を示し、ＭＯＳＦＥＴ動
作時にゲート電極中で空乏層が形成されることがない、
いわゆる縮退レベルの高濃度となるように不純物を導入
する必要がある。このためには、少なくとも１０20cm-3
以上の均一な不純物濃度を必要とする。 （２） 埋め込みコンタクトの抵抗をオーミックで、か
つ、コンタクト抵抗率を１０-6Ω・cm2 以下に抑制す
る。
【０００８】上記要件を満たす微細なデュアルゲートＣ
ＭＯＳトランジスタを製造する場合、従来の製造方法で
はいくつかの問題点が顕在化してきている。まず、第１
に、ＣＭＯＳ集積回路の微細化とともに、ゲート電極多
結晶シリコンの薄膜化が必要になるが、従来のようにイ
オン注入で不純物をドーピングする方法では注入の時の
加速エネルギーに制限が加わり、精密な制御を必要とす
る。即ち、イオン注入の加速エネルギーが過大である
と、不純物がゲート電極を通り抜け、ゲート絶縁膜３、
更にはＮＭＯＳ領域１ａまたはＰＭＯＳ領域１ｂにまで
達し、ＭＯＳトランジスタとしての機能を発揮しにくい
ことがある。この欠点は、より低加速のイオン注入を行
うことで回避し得るが低加速のイオン注入は、注入イオ
ンのビーム電流が小さくなり、スループットが低下する
という新たな欠点が発生する。多結晶シリコン膜４ａ，
４ｂ中のドーピング不純物は積層された高融点金属膜８
へ吸収され易い性質があるので、予め固溶度以上の高濃
度不純物ドーピングを行うことが一般的である。このた
めスループット低下はますます許容し難いものになる。
また、上記低加速のイオン注入の場合のスループットが
低下するという問題が解決されても、低い確率ではある
がゲート酸化膜３に達したイオンによって、ゲート酸化
膜３にダメージが生じ、ＭＯＳトランジスタの信頼性を
劣化させるという問題点がある。
ＭＯＳトランジスタを製造する場合、従来の製造方法で
はいくつかの問題点が顕在化してきている。まず、第１
に、ＣＭＯＳ集積回路の微細化とともに、ゲート電極多
結晶シリコンの薄膜化が必要になるが、従来のようにイ
オン注入で不純物をドーピングする方法では注入の時の
加速エネルギーに制限が加わり、精密な制御を必要とす
る。即ち、イオン注入の加速エネルギーが過大である
と、不純物がゲート電極を通り抜け、ゲート絶縁膜３、
更にはＮＭＯＳ領域１ａまたはＰＭＯＳ領域１ｂにまで
達し、ＭＯＳトランジスタとしての機能を発揮しにくい
ことがある。この欠点は、より低加速のイオン注入を行
うことで回避し得るが低加速のイオン注入は、注入イオ
ンのビーム電流が小さくなり、スループットが低下する
という新たな欠点が発生する。多結晶シリコン膜４ａ，
４ｂ中のドーピング不純物は積層された高融点金属膜８
へ吸収され易い性質があるので、予め固溶度以上の高濃
度不純物ドーピングを行うことが一般的である。このた
めスループット低下はますます許容し難いものになる。
また、上記低加速のイオン注入の場合のスループットが
低下するという問題が解決されても、低い確率ではある
がゲート酸化膜３に達したイオンによって、ゲート酸化
膜３にダメージが生じ、ＭＯＳトランジスタの信頼性を
劣化させるという問題点がある。
【０００９】第２に、埋め込みコンタクトを形成する観
点からも、イオン注入を用いた不純物導入の欠点が微細
化に伴って顕在化してきている。まず、オーミックな埋
め込みコンタクト５ａ，５ｂを形成するためには上記の
多結晶シリコン膜４ｂとシリコン基板１の界面での不純
物濃度は、ゲート電極と同様に縮退レベルまで高濃度で
ある必要がある。この意味では不純物のイオン注入量は
高い値が要求される。しかしながら、イオン注入法には
イオン注入飛程付近に結晶欠陥を発生させ易い欠点があ
る。発生した結晶欠陥は不純物の活性化を阻害し、埋め
込みコンタクト抵抗を高くしたり、ＰＮ接合逆方向リー
ク電流を増加させるため、不純物のイオン注入量は無制
限に高くすることはできない。これらの結晶欠陥は後の
熱処理によって、ある程度回復するが、ＭＯＳトランジ
スタの微細化のためには熱工程の低温短時間化を必要と
するため、許容されるイオン注入条件は極めて狭い範囲
にならざるを得ない。
点からも、イオン注入を用いた不純物導入の欠点が微細
化に伴って顕在化してきている。まず、オーミックな埋
め込みコンタクト５ａ，５ｂを形成するためには上記の
多結晶シリコン膜４ｂとシリコン基板１の界面での不純
物濃度は、ゲート電極と同様に縮退レベルまで高濃度で
ある必要がある。この意味では不純物のイオン注入量は
高い値が要求される。しかしながら、イオン注入法には
イオン注入飛程付近に結晶欠陥を発生させ易い欠点があ
る。発生した結晶欠陥は不純物の活性化を阻害し、埋め
込みコンタクト抵抗を高くしたり、ＰＮ接合逆方向リー
ク電流を増加させるため、不純物のイオン注入量は無制
限に高くすることはできない。これらの結晶欠陥は後の
熱処理によって、ある程度回復するが、ＭＯＳトランジ
スタの微細化のためには熱工程の低温短時間化を必要と
するため、許容されるイオン注入条件は極めて狭い範囲
にならざるを得ない。
【００１０】従来技術の第３の欠点は、Ｎ型、Ｐ型各々
の不純物導入をマスクプロセスとイオン注入によって行
っているためにＮ型、Ｐ型のゲート多結晶シリコン境界
付近では、レイアウト上マスク合わせずれ量に相当した
余裕を持つ必要がある。この余裕は、デュアルゲートＣ
ＭＯＳの微細化を図る上で大きな制約を与えている。
の不純物導入をマスクプロセスとイオン注入によって行
っているためにＮ型、Ｐ型のゲート多結晶シリコン境界
付近では、レイアウト上マスク合わせずれ量に相当した
余裕を持つ必要がある。この余裕は、デュアルゲートＣ
ＭＯＳの微細化を図る上で大きな制約を与えている。
【００１１】本発明は上記事情を考慮してなされたもの
であって、信頼性を損うことなく、コンタクト抵抗を可
及的に減少させ、かつ高集積化を図ることのできる半導
体装置の製造方法を提供することを目的とする。
であって、信頼性を損うことなく、コンタクト抵抗を可
及的に減少させ、かつ高集積化を図ることのできる半導
体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板表面に、第１導電型領域と第
２導電型領域を形成する第１の工程と、前記第１及び第
２導電型領域表面の所定位置に素子分離膜を形成し、こ
の素子分離膜に囲まれた能動素子領域の表面にゲート絶
縁膜を形成する第２の工程と、全面に第１のシリコン膜
を堆積する第３の工程と、前記能動素子領域表面の埋め
込みコンタクトを形成する位置の、前記第１のシリコン
膜及びゲート絶縁膜を除去する第４の工程と、全面に第
２シリコン膜を堆積するとともに、この第２シリコン膜
に、第１導電型不純物を拡散により導入する第５の工程
と、前記第１導電型領域上のシリコン膜にのみ選択的
に、第２導電型不純物を、前記第１導電型不純物の濃度
より高い濃度で導入する第６の工程と、を備えているこ
とを特徴とする。
の製造方法は、半導体基板表面に、第１導電型領域と第
２導電型領域を形成する第１の工程と、前記第１及び第
２導電型領域表面の所定位置に素子分離膜を形成し、こ
の素子分離膜に囲まれた能動素子領域の表面にゲート絶
縁膜を形成する第２の工程と、全面に第１のシリコン膜
を堆積する第３の工程と、前記能動素子領域表面の埋め
込みコンタクトを形成する位置の、前記第１のシリコン
膜及びゲート絶縁膜を除去する第４の工程と、全面に第
２シリコン膜を堆積するとともに、この第２シリコン膜
に、第１導電型不純物を拡散により導入する第５の工程
と、前記第１導電型領域上のシリコン膜にのみ選択的
に、第２導電型不純物を、前記第１導電型不純物の濃度
より高い濃度で導入する第６の工程と、を備えているこ
とを特徴とする。
【００１３】
【作用】このように構成された本発明の半導体装置の製
造方法によれば、第２シリコン膜への第１導電型不純物
の導入は拡散によって行なわれるとともに、第１導電型
領域上のシリコン膜にのみ高濃度の第２導電型不純物の
導入は拡散によって行なわれる。これにより、ゲート絶
縁膜の損傷及び不純物の半導体基板への突き抜け並びに
結晶欠陥の発生を防止することが可能となり、信頼性を
損うことなく、コンタクト抵抗を可及的に減少させるこ
とができる。また、不純物を導入する際のリソグラフィ
ー工程を１回とすることが可能となるため、合せ余裕を
小さくすることができ、高集積化を図ることができる。
造方法によれば、第２シリコン膜への第１導電型不純物
の導入は拡散によって行なわれるとともに、第１導電型
領域上のシリコン膜にのみ高濃度の第２導電型不純物の
導入は拡散によって行なわれる。これにより、ゲート絶
縁膜の損傷及び不純物の半導体基板への突き抜け並びに
結晶欠陥の発生を防止することが可能となり、信頼性を
損うことなく、コンタクト抵抗を可及的に減少させるこ
とができる。また、不純物を導入する際のリソグラフィ
ー工程を１回とすることが可能となるため、合せ余裕を
小さくすることができ、高集積化を図ることができる。
【００１４】
【実施例】以下、本発明の一実施例を図１乃至図２を参
照して説明する。
照して説明する。
【００１５】まず、図１（ａ）に示すように半導体基板
１上にＮＭＯＳ領域となる、Ｐ型不純物が添加されたＰ
ウェル領域１ａと、ＰＭＯＳ領域となる、Ｎ型不純物が
添加されたＮウェル領域１ｂとを形成する。
１上にＮＭＯＳ領域となる、Ｐ型不純物が添加されたＰ
ウェル領域１ａと、ＰＭＯＳ領域となる、Ｎ型不純物が
添加されたＮウェル領域１ｂとを形成する。
【００１６】そして、このＰウェル１ａ及びＮウェル１
ｂの表面の所定の位置に、厚い酸化膜からなる素子分離
膜２を形成し、この素子分離膜２に囲まれた能動素子領
域の表面に、ゲート酸化膜３を形成する（図１（ａ）参
照）。次に、ゲート電極材料としての多結晶シリコン膜
４ａを堆積させながらＰ型不純物、例えばボロンを導入
することにより、Ｐ型不純物を添加された多結晶シリコ
ンを、例えば５０nmの厚さで形成する（図１（ａ）参
照）。このボロンの添加は多結晶シリコンをＣＶＤ法な
どにより堆積させ、この堆積中に例えばジボラン（Ｂ2
Ｈ6 ）ガスを例えば膜中のボロン濃度が１×１０20cm-3
となる程度に混入して行う。
ｂの表面の所定の位置に、厚い酸化膜からなる素子分離
膜２を形成し、この素子分離膜２に囲まれた能動素子領
域の表面に、ゲート酸化膜３を形成する（図１（ａ）参
照）。次に、ゲート電極材料としての多結晶シリコン膜
４ａを堆積させながらＰ型不純物、例えばボロンを導入
することにより、Ｐ型不純物を添加された多結晶シリコ
ンを、例えば５０nmの厚さで形成する（図１（ａ）参
照）。このボロンの添加は多結晶シリコンをＣＶＤ法な
どにより堆積させ、この堆積中に例えばジボラン（Ｂ2
Ｈ6 ）ガスを例えば膜中のボロン濃度が１×１０20cm-3
となる程度に混入して行う。
【００１７】その後、リソグラフィー技術を用いて、コ
ンタクトをとる位置の多結晶シリコン膜４ａ及びゲート
酸化膜３を除去して、埋め込みコンタクトを形成するた
めの開孔部５ａ，５ｂを形成する（図１（ｂ）参照）。
続いてＰ型不純物が添加された多結晶シリコン膜４ｂを
Ｐ型不純物が添加された多結晶シリコン膜４ａと同様に
堆積させて埋め込みコンタクト部５ａ，５ｂで基板と多
結晶シリコン膜４ｂを接触させる（図１（ｃ）参照）。
しかる後、多結晶シリコン膜４ｂの上面に、例えばＣ
ＶＤ法などにより、シリコン酸化膜１１を、例えば１０
０nmの厚さに堆積させる。続いて、ＰＭＯＳ領域となる
Ｎウェル１ｂ上の多結晶シリコン膜４ｂの上面のみをフ
ォトレジスト（図示せず）で覆って、ＮＭＯＳ領域とな
るＰウェル１ａ上の多結晶シリコン膜４ｂ上のシリコン
酸化膜１１を除去してＮＭＯＳ領域となるＰウェル１ａ
上の多結晶シリコン膜４ｂ上の表面のみを露出させてお
き、この状態でＮ型不純物たるリンを、例えば８５０℃
の温度にてＰＯＣｌ3 ガス雰囲気中で熱処理することで
拡散させる（図１（ｃ）参照）。このときのリンの濃度
は、多結晶シリコン膜４ｂ，４ａの堆積中に添加したボ
ロンの濃度より高い、例えば１×１０21cm-3とする。こ
れにより、Ｐウェル１ａの領域上の多結晶シリコン膜４
ｂ，４ａをＮ型導電性とする。なお、このとき、Ｎウェ
ル１ｂの領域上の多結晶シリコン膜４ａ，４ｂは、シリ
コン酸化膜１１に覆われているため、リンは添加されな
い。
ンタクトをとる位置の多結晶シリコン膜４ａ及びゲート
酸化膜３を除去して、埋め込みコンタクトを形成するた
めの開孔部５ａ，５ｂを形成する（図１（ｂ）参照）。
続いてＰ型不純物が添加された多結晶シリコン膜４ｂを
Ｐ型不純物が添加された多結晶シリコン膜４ａと同様に
堆積させて埋め込みコンタクト部５ａ，５ｂで基板と多
結晶シリコン膜４ｂを接触させる（図１（ｃ）参照）。
しかる後、多結晶シリコン膜４ｂの上面に、例えばＣ
ＶＤ法などにより、シリコン酸化膜１１を、例えば１０
０nmの厚さに堆積させる。続いて、ＰＭＯＳ領域となる
Ｎウェル１ｂ上の多結晶シリコン膜４ｂの上面のみをフ
ォトレジスト（図示せず）で覆って、ＮＭＯＳ領域とな
るＰウェル１ａ上の多結晶シリコン膜４ｂ上のシリコン
酸化膜１１を除去してＮＭＯＳ領域となるＰウェル１ａ
上の多結晶シリコン膜４ｂ上の表面のみを露出させてお
き、この状態でＮ型不純物たるリンを、例えば８５０℃
の温度にてＰＯＣｌ3 ガス雰囲気中で熱処理することで
拡散させる（図１（ｃ）参照）。このときのリンの濃度
は、多結晶シリコン膜４ｂ，４ａの堆積中に添加したボ
ロンの濃度より高い、例えば１×１０21cm-3とする。こ
れにより、Ｐウェル１ａの領域上の多結晶シリコン膜４
ｂ，４ａをＮ型導電性とする。なお、このとき、Ｎウェ
ル１ｂの領域上の多結晶シリコン膜４ａ，４ｂは、シリ
コン酸化膜１１に覆われているため、リンは添加されな
い。
【００１８】次に、ＰＭＯＳ領域となるＮウェル１ｂ上
の多結晶シリコン膜４上のシリコン酸化膜１１を除去
し、両導電型のゲート電極間の電気的な接続と、ゲート
電極低抵抗化のために高融点金属膜８、例えばタングス
テンシリサイド（ＷＳｉ2 ）膜を例えば１００nm堆積さ
せる（図２（ａ）参照）。レジスト（図示せず）をマス
クとしてエッチングを行うことにより、ＮＭＯＳゲート
電極９、及び、ＰＭＯＳゲート電極１０を同時に形成す
る。このとき、同時に開孔部の底５ｂには多結晶シリコ
ン膜４ｂに添加されたボロンが拡散し、開孔部の底５ａ
には雰囲気中のリンが拡散することで各々Ｐ＋型、Ｎ＋
型の埋め込みコンタクトが形成される。埋め込みコンタ
クト５ａ，５ｂの多結晶シリコン膜４ｂと半導体基板の
界面のボロン、リンの各々の濃度は７×１０19、３×１
０20となり、埋め込みコンタクト抵抗は各々４００Ω、
１８０Ωと実用的に充分低い値が実現できた。
の多結晶シリコン膜４上のシリコン酸化膜１１を除去
し、両導電型のゲート電極間の電気的な接続と、ゲート
電極低抵抗化のために高融点金属膜８、例えばタングス
テンシリサイド（ＷＳｉ2 ）膜を例えば１００nm堆積さ
せる（図２（ａ）参照）。レジスト（図示せず）をマス
クとしてエッチングを行うことにより、ＮＭＯＳゲート
電極９、及び、ＰＭＯＳゲート電極１０を同時に形成す
る。このとき、同時に開孔部の底５ｂには多結晶シリコ
ン膜４ｂに添加されたボロンが拡散し、開孔部の底５ａ
には雰囲気中のリンが拡散することで各々Ｐ＋型、Ｎ＋
型の埋め込みコンタクトが形成される。埋め込みコンタ
クト５ａ，５ｂの多結晶シリコン膜４ｂと半導体基板の
界面のボロン、リンの各々の濃度は７×１０19、３×１
０20となり、埋め込みコンタクト抵抗は各々４００Ω、
１８０Ωと実用的に充分低い値が実現できた。
【００１９】その後、ＮＭＯＳ領域となるＰウェル１ａ
の表面にＮ型のソース／ドレイン拡散層を形成するとと
もに、ＰＭＯＳ領域となるＮウェル１ｂの表面にＰ型の
ソース／ドレイン拡散層１３を形成する（図２（ｂ）参
照）。
の表面にＮ型のソース／ドレイン拡散層を形成するとと
もに、ＰＭＯＳ領域となるＮウェル１ｂの表面にＰ型の
ソース／ドレイン拡散層１３を形成する（図２（ｂ）参
照）。
【００２０】以上述べたように、本実施例においては、
多結晶シリコン膜４ａ，４ｂの堆積時にＰ型不純物を多
結晶シリコン膜４ａ，４ｂ中に導入するとともに、ＮＭ
ＯＳ領域となるＰウェル１ａ上の多結晶シリコン膜４
ｂ，４ａにＮ型不純物を選択的に導入する。これによ
り、従来技術で問題となった、イオン注入法に付随して
顕在化してきたゲート絶縁膜の損傷、コンタクト部付近
の結晶欠陥の発生、及び半導体基板への不純物の突き抜
けを防止することが可能となるとともに、微細ＭＯＳト
ランジスタに用いられる、より薄膜のゲート電極におい
てもＭＯＳトランジスタのゲート電極として必要な縮退
レベルの高不純物濃度を実現することが可能となり、Ｍ
ＯＳトランジスタの信頼性を損うことを可及的に防止す
ることができる。
多結晶シリコン膜４ａ，４ｂの堆積時にＰ型不純物を多
結晶シリコン膜４ａ，４ｂ中に導入するとともに、ＮＭ
ＯＳ領域となるＰウェル１ａ上の多結晶シリコン膜４
ｂ，４ａにＮ型不純物を選択的に導入する。これによ
り、従来技術で問題となった、イオン注入法に付随して
顕在化してきたゲート絶縁膜の損傷、コンタクト部付近
の結晶欠陥の発生、及び半導体基板への不純物の突き抜
けを防止することが可能となるとともに、微細ＭＯＳト
ランジスタに用いられる、より薄膜のゲート電極におい
てもＭＯＳトランジスタのゲート電極として必要な縮退
レベルの高不純物濃度を実現することが可能となり、Ｍ
ＯＳトランジスタの信頼性を損うことを可及的に防止す
ることができる。
【００２１】また、選択的拡散法により所定の領域のゲ
ート電極多結晶シリコンの導電型を変えると同時に、同
一工程にて、Ｎ＋型、Ｐ＋型双方の埋め込みコンタクト
を形成することが可能となるとともに、埋め込みコンタ
クト抵抗を低減するための高界面不純物濃度を実現する
ことが可能となる。これにより、結晶欠陥の発生が無
く、コンタクト抵抗の上昇を防止することができ、結晶
欠陥回復のための熱処理が不要となる。
ート電極多結晶シリコンの導電型を変えると同時に、同
一工程にて、Ｎ＋型、Ｐ＋型双方の埋め込みコンタクト
を形成することが可能となるとともに、埋め込みコンタ
クト抵抗を低減するための高界面不純物濃度を実現する
ことが可能となる。これにより、結晶欠陥の発生が無
く、コンタクト抵抗の上昇を防止することができ、結晶
欠陥回復のための熱処理が不要となる。
【００２２】また、イオン注入で不純物を導入する際に
は従来はリソグラフィー工程を２回行うことが必要であ
ったが、本実施例では、ゲート電極材料の堆積とＰ型不
純物導入が兼ねられるためリソグラフィー工程は１回と
なり、リソグラフィー工程で必要な合わせ余裕を減らす
ことができる。これにより高集積化を図ることができ
る。
は従来はリソグラフィー工程を２回行うことが必要であ
ったが、本実施例では、ゲート電極材料の堆積とＰ型不
純物導入が兼ねられるためリソグラフィー工程は１回と
なり、リソグラフィー工程で必要な合わせ余裕を減らす
ことができる。これにより高集積化を図ることができ
る。
【００２３】なお、上記実施例においては、多結晶シリ
コン膜ａ，４ｂの堆積中にＰ型不純物を多結晶シリコン
中に導入したが、固相拡散法を用いても行うことができ
る。例えば、多結晶シリコン膜を堆積した後、Ｐ型不純
物を多く含んだ層（例えばシリケートガラス層）を堆積
し、例えば８５０℃で熱処理することによってＰ型不純
物を多結晶シリコン膜中に拡散させる。
コン膜ａ，４ｂの堆積中にＰ型不純物を多結晶シリコン
中に導入したが、固相拡散法を用いても行うことができ
る。例えば、多結晶シリコン膜を堆積した後、Ｐ型不純
物を多く含んだ層（例えばシリケートガラス層）を堆積
し、例えば８５０℃で熱処理することによってＰ型不純
物を多結晶シリコン膜中に拡散させる。
【００２４】また、上記実施例においては、ＮＭＯＳ領
域となるＰウェル１ａ上の多結晶シリコン膜にＮ型不純
物を気相拡散法を用いて選択的に導入したが、固相拡散
法を用いても行うことができる。例えば、Ｐウェル１ａ
上の多結晶シリコン膜上にのみ、ＰＳＧを堆積し、熱処
理することによって、多結晶シリコン膜中にＰを拡散さ
せる。
域となるＰウェル１ａ上の多結晶シリコン膜にＮ型不純
物を気相拡散法を用いて選択的に導入したが、固相拡散
法を用いても行うことができる。例えば、Ｐウェル１ａ
上の多結晶シリコン膜上にのみ、ＰＳＧを堆積し、熱処
理することによって、多結晶シリコン膜中にＰを拡散さ
せる。
【００２５】なお、上記実施例において、両導電型のゲ
ート電極間の電気的な接続と、ゲート電極低抵抗化のた
めのものとしてタングステンシリサイド（ＷＳｉ2 ）膜
１１を用いたが、他の金属膜及びそのケイ化物、例え
ば、チタンシリサイド、コバルトシリサイド、ニッケル
シリサイド、モリブデンシリサイド、モリブデン、タン
グステンなどの膜を用いても良いことは、勿論である。
ート電極間の電気的な接続と、ゲート電極低抵抗化のた
めのものとしてタングステンシリサイド（ＷＳｉ2 ）膜
１１を用いたが、他の金属膜及びそのケイ化物、例え
ば、チタンシリサイド、コバルトシリサイド、ニッケル
シリサイド、モリブデンシリサイド、モリブデン、タン
グステンなどの膜を用いても良いことは、勿論である。
【００２６】また、上記実施例において、ボロン添加多
結晶シリコン４ａ，４ｂは、非晶質ボロン添加シリコン
でも良い。また、同じくボロン添加多結晶シリコン４
ａ，４ｂのうちのいずれか一方は不純物無添加多結晶シ
リコンでも良く、不純物無添加非晶質シリコンでも良
い。
結晶シリコン４ａ，４ｂは、非晶質ボロン添加シリコン
でも良い。また、同じくボロン添加多結晶シリコン４
ａ，４ｂのうちのいずれか一方は不純物無添加多結晶シ
リコンでも良く、不純物無添加非晶質シリコンでも良
い。
【００２７】更に、上記実施例において、多結晶シリコ
ン膜４ａ，４ｂを堆積させながらＰ型不純物、例えばボ
ロンを導入し、その後、Ｎ型の不純物であるリンを選択
的に導入する方法を示したが、この逆の工程、即ち、多
結晶シリコン膜４を堆積させながらＮ型不純物、例えば
リンを導入し、その後、Ｐ型の不純物であるボロンを選
択的に導入するようにすることもできる。
ン膜４ａ，４ｂを堆積させながらＰ型不純物、例えばボ
ロンを導入し、その後、Ｎ型の不純物であるリンを選択
的に導入する方法を示したが、この逆の工程、即ち、多
結晶シリコン膜４を堆積させながらＮ型不純物、例えば
リンを導入し、その後、Ｐ型の不純物であるボロンを選
択的に導入するようにすることもできる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
信頼性を損なうことなく、コンタクト抵抗を可及的に減
少させ、かつ高集積化を図ることができる。
信頼性を損なうことなく、コンタクト抵抗を可及的に減
少させ、かつ高集積化を図ることができる。
【図１】本発明による半導体装置の製造方法の一実施例
の製造工程を示す断面図。
の製造工程を示す断面図。
【図２】本発明の一実施例の製造工程を示す断面図。
【図３】従来の製造方法の製造工程を示す断面図。
【図４】従来の製造方法の製造工程を示す断面図。
１ 半導体基板 １ａ Ｐウェル １ｂ Ｎウェル ２ 素子分離膜 ３ ゲート絶縁膜 ４ａ，４ｂ ポリシリコン膜 ５ａ Ｎ＋埋め込みコンタクト ５ｂ Ｐ＋埋め込みコンタクト ８ 高融点金属膜 ９，１０ ゲート電極 １１ シリコン酸化膜
Claims (4)
- 【請求項１】半導体基板表面に、第１導電型領域と第２
導電型領域を形成する第１の工程と、 前記第１及び第２導電型領域表面の所定位置に素子分離
膜を形成し、この素子分離膜に囲まれた能動素子領域の
表面にゲート絶縁膜を形成する第２の工程と、 全面に第１のシリコン膜を堆積する第３の工程と、 前記能動素子領域表面の埋め込みコンタクトを形成する
位置の、前記第１のシリコン膜及びゲート絶縁膜を除去
する第４の工程と、 全面に第２シリコン膜を堆積するとともに、この第２シ
リコン膜に、第１導電型不純物を導入する第５の工程
と、 前記第１導電型領域上のシリコン膜にのみ選択的に、第
２導電型不純物を、前記第１導電型不純物の濃度より高
い濃度で導入する第６の工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項２】前記第６の工程での第２導電型不純物の導
入は、拡散によって行うことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】前記第１導電型領域の埋め込みコンタクト
が形成される位置の半導体基板表面に、第２シリコン膜
から第２導電型不純物を熱拡散により導入する工程を更
に備えたことを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】前記第２導電型領域の埋め込みコンタクト
が形成された位置の半導体基板表面に、第２シリコン膜
から第１導電型不純物を熱拡散により導入する工程を更
に備えたことを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055967A JPH06268166A (ja) | 1993-03-16 | 1993-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055967A JPH06268166A (ja) | 1993-03-16 | 1993-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268166A true JPH06268166A (ja) | 1994-09-22 |
Family
ID=13013848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5055967A Pending JPH06268166A (ja) | 1993-03-16 | 1993-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129764A (ja) * | 1995-11-06 | 1997-05-16 | Nec Corp | 半導体装置およびその製造方法 |
-
1993
- 1993-03-16 JP JP5055967A patent/JPH06268166A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129764A (ja) * | 1995-11-06 | 1997-05-16 | Nec Corp | 半導体装置およびその製造方法 |
| US5998843A (en) * | 1995-11-06 | 1999-12-07 | Nec Corporation | Semiconductor device with stable threshold voltages |
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