JPS61194778A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、ＭＩＳＦＥＴを有する半導体集積回路装置に適用し
て有効な技術に関するものである。

［背景技術］ 高集積化の傾向にある半導体集積回路装置において、Ｍ
　Ｉ　Ｓ　ＦＥＴは、ドレイン領域近傍の電界強度を緩
和し、ホットキャリアの発生によるしきい値電圧（Ｖｔ
ｈ）の変！！ＩＪを抑制する必要がある。そこで、ドレ
イン領域近傍の電界強度を緩和するために、特に、ｎチ
ャネルＭＩＳＦＥＴは、ＬＤＤ（Ｌ　ｉｇｔ＋ｊｌｙ旦
ｏｐｅｄ旦ｒａｉｎ　）構造を探用している。

これは、ドレイン領域とチャネル形成領域との間に、ト
レイン領域と同一導電型で電気的に接続さ九かつそれよ
りも不純物濃度の低い半導体領域（以下、単にＬＤＤ部
という）を設けたものである。このＬ　Ｄ　Ｄ部によっ
て、ドレイン領域とチャネル形成領域との不純物濃度勾
配を緩やかなものにしている。

また、Ｌ　Ｄ　Ｄ部は、ドレイン領域よりも不純物濃度
が低いので、チャネル形成領域への回り込みが小さく、
短チヤネル化に適している。

しかしながら、さらに高集積化が進展し、チャネル長が
０．８［μｍコ程度以下になると、ソース領域とトレイ
ン領域との間に、それぞれの空乏領域の結合によるパン
チスルーが発生し易くなる。

そこで、ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴは、ソース領
域又はトレイン領域と高い不純物濃度のｐｎ接合部を構
成するために、反対導電型（ｐ’型）の半導体領域をｔ
、　Ｄ　Ｄ部にそって設けている。これによって、ソー
ス領域又はドレイン領域からチャネル形成領域に形成さ
れる空乏領域の伸びを抑制し。

バンチスルーの発生を抑制している。

前記ＬＤＤ部とＰ°型の半導体領域は、ゲート電極を不
純物導入用マスクとしで用い、イオン注入技術でｒ１型
及びｐ型の不純物を導入し、該不純物に引き伸し拡散を
施して形成している。

しかしながら、ｎ型に比べてｐ型の不純物の拡散速度が
速いために、前記ｐ°型の半導体領域がチャネル形成領
域に回り込み、ＬＤＤ構造のＭＩＳＦＥＴのしきい値電
圧が変動する。

なお、ＬＤＤ部にそってｐ゛型の半導体領域が設けられ
たＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴを有する半導体集積
回路装置は、例えば、ＩＥＤＭ　８２２９．Ｇ　ｒＡ　
ＨＡＬＦ　ＭＩＣＲＯＮ　ＭＯＳＦＥＴ　ＵＳＩＮＧ　
ＤＯＢＬＥ　ＩＮＰＬＡＮＴＥＤ　ＬＤＤＪｌ）７１８
〜ｐ７２１に記載されている。

［発明の目的］ 本発明の目的は、ＭｒＳＦＥＴのしきい値電圧の変動を
抑制し、半導体集積回路装置の安定した電気的特性を得
ることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要をＭＷ　Ｑｌ−に説明すれば、下記のとおりである。

すなわち、ＬＤＤ部にそって反対導電型の半導体領域を
設けたり、　Ｄ　Ｄ　ａ遣のＭ　Ｉ　Ｓ　ＦＥＴを有す
る半導体集積回路装置において、チャネル形成領域部分
の前記半導体領域の不純物濃度を、その他の部分よりも
低い不純物濃度で構成する。

これによって、前記半導体領域によるしきい値゛市川の
変動を抑制することができるので、半導体集積回路装置
の電気的特性の劣化を抑制することができる。

以下１本発明の構成について、一実施例とともに説明す
る。

［実施例］ 第１図及び第２図は、本発明の一実施例を説明するため
のＭＩＳＦＥＴを有する半導体集積回路装置の要部断面
図である。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、ｌはｐ−型の半導体基板である。

半導体基板１は、例えば、ｌ　Ｘ　Ｉ　Ｏ”　’　　［
ａｔｏｍｓ／ｃｍ”］程度の不純物濃度で構成する。な
お、ＭＩＳＦＥＴをウェル領域に設ける場合は、例えば
。

ｌ　Ｘ　ｌ　Ｏ”　　［ａｊｏｏ＋ｓ／ｃｍｊ］程度の
不純物濃度でウェル領域を半導体基板１内に構成する。

２は半導体素子間となる半導体基ｉｔの主面上部に設け
られたフィールド絶縁膜、３はフィールド絶縁膜２の下
部の半導体基板１の主面部に設けられた■１型のチャネ
ルストッパ領域である。フィールド絶縁膜２及びチャネ
ルストッパ領域３は、半導体素子間を電気的に分離する
ように構成されている。フィールド絶縁膜２で規定され
た領域にＭ　Ｉ　Ｓ　ＦＥＴが設けられる。

ＭＩＳＦＥＴは、主として、半導体基板ｌ、グー１〜絶
縁膜４、導電層６．ソース領域又はドレイン領域となる
半導体領域１０、ソース領域又はドレイン領域であって
ＬＤＤ部となる半導体領域７、ＬＤＤ部にそって設けら
れた半導体領域８及び８Ａ、該半導体領域８によるしき
い値電圧の変動を抑制する半導体領域５によって構成さ
れている。

このＭＩＳＦＥＴは、ソース領域側の半導体領域８Ａの
チャネル形成領域部分でしきい値電圧を設定できるよう
に構成されている。

絶縁１庖４は、半導体素子形成領域の半導体基板ｌの−
ｉ：、面上部に設けられている。絶縁膜４は、主として
、ＭｒｓＦＥＴのゲート絶縁膜を構成するようになって
いる。

【１−型の半導体領域５は、少なくともチャネル形成領
域の半導体基［１の主面部に設けら九でいる。

半導体領域５は、ＬＤＤ部７にそって設けられる半導体
領域８のチャネル形成領域部分の不純物濃度を低減し、
該半導体領域によるＭ　ｒ　Ｓ　ＦＥＴのしきい値電圧
の変動を抑制するように構成されている。また、半導体
領域５は、ＬＤＤ部７と該ＬＤＤ部７にそって設けられ
る半導体領域８とで祷成さ５れるＰ０接合部の急峻な不
純物濃度勾配を緩和するように構成されている。すなわ
ち、ＭＩＳＦＥＴのドレイン領域近傍の電界強度を緩和
し、ホラ１−キャリアの発生によるしきい値電圧の変動
を抑制することができる。二九らのためにｎ−型の半導
体領域５とＰ゛型の半導体領域８とによって、Ｐ型の半
導体領域８Ａが形成される。

また、前記ＬＤＤ部７にそって設けられる半導体領域８
Ａを構成する部分以外の半導体領域５は。

埋め込み型チャネルを構成するようになっている。

すなわち、ソース領域とドレイン領域との間の相互コン
ダクタンス（＃：ｍ）を向上し、ＭＩＳＦＥＴの動作速
度の高速化を図ることができるように構成されている。

半導体領域５は、例えば、ｌＸｌ０１５〜Ｉ×１０’″
’　　［ａｔｏｍｓ／ｃ＋Ｉｌ’　］程度の不純物濃度
で構成する。

６は導電層であり、絶縁膜４の所定の上部に設けられて
いる。導電層６は、主として、ＭＩＳＦＥＴのゲート電
極を構成するようになっている。

ＭＩＳＦＥＴを埋め込み型チャネルとするために、導電
層６としてボロンを高濃度にドープした多結晶シリコン
膜又はこれと類似の仕事関数を有する材料が用いられる
。

ｒｌ型の半導体領域７はＬＤＤ部であり、導電層６の両
側部、すなわち、実質的なソース領域又はドレイン領域
とチャネル形成領域との間の半導体Ｊ、ｆｉ仮１の主面
部に設けられている。半導体領域７は、ＬＤＤ構造のＭ
　Ｔ　Ｓ　ＦＥＴを構成するようになっている。半導体
領域７は、導電層６に対して自己整合で構成されている
。

半導体領域７は、実質的なドレイン領域とチャネル形成
領域とのｐ　１１接合部分の急峻な不純物濃度勾配を緩
和し、電界強度を緩和するように構成されている。こＩ
Ｌによって、ホットキャリアの発生を抑制し、Ｍ　Ｉ　
Ｓ　ＦＥＴの経時的なしきい値電圧の変動を抑制するこ
とができる。

半導体領域７は、例えば、ｌＸｌ０１７〜Ｉ×１０”　
＋［０ＬｏＩＩｌｓ／ｃｍ’　］程度の不純物濃度で構
成する。

ｐ１型の半導体領域８は、半導体領域ＣＬＤＤ部）７に
そって半導体基板１の主面部に設けられている。半導体
領域８は、導電ＷＩ６に対して自己整合で構成されてい
る。半導体領域８は、ＭＴＳＦＥＴのソース領域又はド
レイン領域と半導体基板ｌとのｐｎ接合部から半導体基
Ｆｉ１（チャネル形成領域）に形成される空乏領域の伸
びを抑制するように構成されている。すなわち、ソース
領域とドレイン領域との間のパンチスルーを抑制し、チ
ャネル長を短縮することができるので、ＭＩＳＦＥＴの
短チヤネル化を図ることができる。

前述したように、半導体領域８のチャネル形成領域に回
り込んだ部分の半導体領域８Ａは、半導体領域５によっ
て、その他の部分に比べて不純物濃度を低くしているの
で不純物濃度のばらつきは相対的に小さくなり、しきい
値電圧の変動を抑制することができる。この半導体領域
８Ａ、特に。

ソース領域側の半導体領域８Ａによって、ＭＩＳＦＥＴ
のしきい値電圧を規定することができる。

半導体領域８は１例えばｌ　Ｘ　Ｉ　Ｏ”　　［ａＬ、
ｏ＋ｍｓ／ＣＩＩＩＪ］程度の不純物濃度で構成する。

サイドウオール９は不純物導入用マスクであり、導電層
６の両側部に設けられている。不純物導入用マスク９は
、ＭＩＳＦＥＴの実質的なソース領域又は１〜レイン領
域を導電層６に対して自己整合で構成するようになって
いる。

ｒｌ”型の半導体領域ｌＯは、不純物導入用マスク９を
介した導電Ｍ６の両側部の半導体基板１の主面部に設け
られている。半導体領域１０は、ＭＩＳ　ＦＥＴの実質
的なソース領域又はドレイン頭載ＩＨ成するようになっ
ている。半導体領域１０は。

例えばｌＸｌ０”〜Ｉ　Ｘ　１０”　１［ａｔ、ｏｍｓ
／Ｃｍ’コ稈度の不純物１度で構成する。

１１は半導体素子を覆うように設けられた絶縁１漠、１
２は所定の半導体領域１０の上部の絶縁膜４．１１を除
去して設けられた接続孔である。

１３は導゛社層であり、接続孔１２を通して所定の半導
体領域１０と電気的に接続するように、絶Ｍｌｌ’Ｊ１
１の所定上部を延在して設けられている。

また、第２図に示すように、チャネル形成領域の略全域
に、半導体領域８と半導体領域５とで構成した半導体領
域８Ａを設け、ＭＩＳＦＥＴｔｉ［成してもよい。この
Ｍ　Ｉ　Ｓ　ＦＥＴは、半導体領域８Ａのチャネル形成
領域部分の全域でしきい値電圧を設定できるようになっ
ている。

次に１本実施例の具体的な製造方法について。

簡単に説明する。

第３図乃至第５図は、本発明の一実施例の製造方法を説
明するための各製造工程におけるＭＩＳＦＥＴを有する
半導体集積回路装置の要部断面図である。

まず、半導体基ｖｉ１に、フィールド絶縁膜２゜チャネ
ルストッパ領域３及び絶縁膜４を形成する。

そして、主として、フィールド絶縁膜２を不純物導入用
マスクとして用い、第３図に示すように。

絶縁膜４を通した半導体基Ｆｉ、■の主面部にｎ−型の
半導体領域５を形成する。半導体領域５は１例えば、イ
オン注入技術で形成する。

第３図に示す半導体領域５を形成する工程の後に、絶縁
膜４の所定上部に、導電層６を形成する。

導電層６は、例えば、Ｐ型不純物例えばボロンをドープ
した多結晶シリコン１模、この多結晶シリコン膜とその
上に形成した高融点全屈（Ｍｏ、Ｔａ、Ｔｉ。

Ｗ）膜、シリサイド（ＭｏＳｉ２．ＴａＳｉ２．ＴｉＳ
ｉ２゜Ｗ　Ｓ　ｉ。）膜で形成する。

次に、導電層６の両側部の半導体基板ｌの主面部にｎ型
及びｐ型の不純物を導入し、第４図に示すように、ｒｌ
型の半導体領域７及びｐ°型の半導体領域８を形成する
。半導体領域７，８は、例えば。

導電層６及びフィールド絶縁膜２を不純物導入用マスク
として用い、イオン注入技術によって形成する。

第４図に示す半導体領域７．８を形成する工程の後に、
導電層６の両側部に不純物導入用マスク９を形成する。

不純物導入用マスク９は１例えば、ＣＶＤ技術で形成し
た酸化シリコン膜に１反応性、イオンエツチングを施し
て形成する。

そして、主として、不純物導入用マスク９を用い、導電
層６の両側部の半導体領域７，８の主面部にｒｌ型の不
純物を導入し、第５図に示すように、【１°型の半導体
領域ｌＯを形成する。半導体領域ｌＯは、例えば、イオ
ン注入技術によって形成する。

第５図に示す半導体領域１０を形成する工程の後に、絶
縁膜１１、接続孔１２及び導？Ｕ層１３を形成すること
によって、前記第１図に示す半導体集積回路装置は完成
する。なお、この後に、保護膜等の処理工程を施しても
よい。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述へる効果を得ることができる。

（１）ＬＤＤ部にそって反対導電型の半導体領域を設け
たＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴを有する半導体集積
回路装置において、チャネル形成領域部分の前記半導体
領域の不純物濃度を、その他の部分よりも低い不純物濃
度で構成することによって。

前記半導体領域によるしきい値電圧の変動を抑制するこ
とができるので、半導体集積回路′ＵＡ置の電気的特性
の安定化が可能である。

（２）前記（１）により、チャネル形成領域部分の前記
ＬＤＤ部と半導体領域とのｐ０接合部の急峻な不純物濃
度勾配を緩和することができるので、ＭＩＳＦＥＴのド
レイン領域近傍の電界強度を緩和することができる。

（：３）前記（２）により、ホントキャリアの発生によ
るしきい値電圧の変動を抑制することができるので、半
導体集積回路装置の電気的特性の劣化を抑制することが
できる。

（４）前記（１）により、前記半導体領域以外のチャネ
ル形成領域は、埋め込み型チャネルを構成することがで
きるので、Ｍ　Ｉ　Ｓ　ＦＥＴのソース領域とドレイン
領域との間の相互コンダクタンスを向丘することができ
る。

（５）前記（４）により、Ｍ　Ｉ　Ｓ　ＦＥＴの動作速
度の高速化を図ることができる。

以上１本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが１本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

【図面の簡単な説明】

第１図及び第２図は、本発明の一実施例を説明するため
のＭ、ＴＳＦＥＴを有する半導体集積回路装置の要部断
面図、 第３図乃至第５図は２本発明の一実施例の製造方法を説
明するための各製造工程におけるＭＩＳＦＥＴを有する
半導体集積回路装置の要部断面図である。 図中、ｌ・・・半導体基板、４・・・絶縁１漠、５，７
゜８．８Ａ、１０・・・半導体領域、６・・・導電層、
９・・・不純物導入用マスクである。 第　　１　　図 第　　２　　図 １（Ｐつ 第　　４　　図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、ソース領域又はドレイン領域として使用される第１
   導電型の第１の半導体領域とチャネル形成領域との間に
   、第１の半導体領域と同一導電型で電気的に接続され、
   かつ、第１の半導体領域よりも不純物濃度が低い第２の
   半導体領域を設け、該第２の半導体領域をつつむように
   、第２導電型の第３の半導体領域を設けて構成されたＭ
   ＩＳＦＥＴを有する半導体集積回路装置であって、前記
   第３の半導体領域は、その他の部分に比べてチャネル形
   成領域部分の不純物濃度を低く構成してなることを特徴
   とする半導体集積回路装置。 ２、前記第３の半導体領域は、少なくともチャネル形成
   領域に導入される第１導電型の不純物によって、チャネ
   ル形成領域部分の不純物濃度を低く構成してなることを
   特徴とする特許請求の範囲第１項に記載の半導体集積回
   路装置。 ３、前記第３の半導体領域以外のチャネル形成領域は、
   第３の半導体領域と反対導電型の第４の半導体領域が設
   けられてなることを特徴とする特許請求の範囲第１項に
   記載の半導体集積回路装置。