KR20000006444A - Ｍｏｓ트랜지스터의제조방법 - Google Patents

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쯔까모또마사노리
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이데이 노부유끼
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Abstract

PMOS의 게이트 전극(7)에 p형 폴리실리콘막(5)이 포함되고, 또한 질화실리콘막(13)과 공존하는 경우에, 상기 p형 폴리실리콘막(5)으로부터 붕소가 확산되거나 이 확산된 붕소가 게이트 산화막(4)을 관통하는 것을 방지하여, PMOS 특성을 안정화시킨다.
질화실리콘막(13)에 포함된 수소는 붕소의 증속 확산에 기여하므로, 질화실리콘막(13)의 성막 공정 이후에 행해지는 모든 공정을, 이 증속 확산을 방지할 수 있는 온도 범위 내에서 행한다. 감압 CVD법에 의한 산화실리콘막(14)의 성막은, 850℃ 미만의 반응로 (퍼니스) 내에서 행하고, 컨택트홀(16)의 저면의 기판 내에 형성되는 보상 영역(17)의 불순물 활성화 어닐링은, 1000℃ 미만의 RTA(래피드 서멀 어닐링)로 행한다.

Description

ＭＯＳ 트랜지스터의 제조 방법{THE METHOD FOR MANUFACTURITNG A MOS TRANSISTOR}
본 발명은 MOS 트랜지스터의 제조 방법에 관한 것으로, 특히 기판 상에 있어서 p형 MOS 트랜지스터(PMOS)의 p형 게이트 전극과 질화실리콘막이 공존하는 경우에도, 상기 p형 게이트 전극으로부터 붕소(B)가 확산되거나 이 확산된 붕소가 게이트 산화막을 관통하는 것을 효과적으로 억제할 수 있는 방법에 관한 것이다.
동일 기판 상에 n형 MOS 트랜지스터(NMOS)와 p형 MOS 트랜지스터(PMOS)를 공존시킨 상보형 MOS 트랜지스터(CMOS) 회로는, 소비 전력이 적고, 또한 미세화나 고집적화가 용이하기 때문에 고속 동작이 가능하므로, 메모리 소자나 논리 소자를 비롯하여, 많은 LSI 구성 디바이스로서 널리 이용되고 있다.
CMOS를 구성하는 PMOS의 게이트 전극의 구성 재료로서는, 종래부터 NMOS의 게이트 전극과 마찬가지로 n+형 폴리실리콘막, 혹은 이것을 고융점 금속 실리사이드막이나 고융점 금속막과 조합시킨 폴리사이드막, 폴리메탈막이 이용되어 왔다. 그이유는, n+형 폴리실리콘막이 고온 프로세스에 잘 견디고, 또한 채널·프로파일이 매립형이 되기 때문에 높은 벌크 이동도를 이용할 수 있어, 동작의 고속화에 유리하기 때문이다.
그러나, 매립 채널형의 MOS 트랜지스터에서는, 소스/드레인 영역으로부터 좁아지는 공핍층의 선단이 게이트 전계의 영향에 의해 기판이 깊은 부분에서 상호 접근하기 때문에, 펀치스루가 생기기 용이해진다. 이것은, 디프·서브 마이크론 세대 이후에 단채널 효과의 억제가 곤란해지는 것을 의미하며, 따라서 표면 채널형으로의 이행이 필요해진다.
표면 채널형의 프로파일을 달성하기 위해서는, PMOS의 게이트 전극을 p+형 폴리실리콘막을 이용하여 구성하는 것이 필요하다.
PMOS의 게이트 전극 재료에 p+형 폴리실리콘막이 요구되는 이유는, 또 있다.
NMOS, PMOS 중 어느 한쪽의 게이트 전극에도 n+형 폴리실리콘막을 이용하는 종래의 CMOS 회로에서는, NMOS와 PMOS 사이에 일함수차가 존재하며, 이 차에 기인하여 임계치 전압 Vth가 비대칭으로 되어 있다. 이 때문에, PMOS의 채널 영역에 얕게 붕소를 이온 주입하여 양 트랜지스터의 임계치 전압 Vth를 거의 같게(통상은 1V 이하) 설정하고 있었다. 그러나, 임계치 조정용의 이온 주입에 의해 기판 표면의 불순물 농도를 상승시키면, 기판 표면 부근의 캐리어 이동도가 저하하여 동작 고속화에 불리해지기 때문에, 장래적으로는 채널 불순물 농도를 저하시키는 것이 필수이다.
그러나, 일함수가 큰 p+형 폴리실리콘막을 PMOS의 게이트 전극으로서 이용하면, 채널 불순물 농도를 올리지 않고 NMOS와 PMOS 사이에서 임계치 전압 Vth를 대칭화할 수 있다. 이것은, CMOS 인버터로서 기본 게이트를 구성한 경우의 트랜지스터의 입출력 특성을 대칭화하고, 신호 전달 특성의 대칭성을 개선하는 것으로 이어지는 것이다.
이와 같이, PMOS의 게이트 전극의 도전형을 p형, NMOS의 게이트 전극의 도전형을 n형으로 하는 CMOS의 구성을, 듀얼·게이트형이라 칭하고 있다.
CMOS 회로의 제조 공정에서는 일반적으로, NMOS의 게이트 전극도 PMOS의 게이트 전극도 공통의 폴리실리콘막의 패터닝에 의해 형성되므로, 양자에 상호 다른 도전형을 부여하기 위해서는, 각각의 게이트 전극이 될 영역에 마스크를 통해 불순물 이온을 주입하여 분리하는 경우가 많다. 즉, n+형 게이트 전극이 되는 영역에는 비소(As)나 인(P)을 이온 주입하고, 한편, p+형 게이트 전극이 되는 영역에는 붕소(B)를 이온 주입한다.
그러나, 실리콘막 중에 도입된 붕소는, 후속 공정에 있어서 기판이 고온 조건에 노출되면 확산을 일으키기 용이하다고 하는 문제가 있어, 게이트 산화막 중에 받아들여지거나, 경우에 따라서는 게이트 산화막을 관통하여 기판(Si)에까지 도달한다. 이러한 확산은, 후속 공정에 있어서의 소스/드레인의 활성화 어닐링,SALICIDE(자기 정합적 실리사이드화) 프로세스, 층간 절연막의 리플로우 등, 여러면에서 발생될 가능성이 있고, PMOS의 임계치 전압 Vth의 상승, 서브임계·스윙의 증대, 혹은 게이트 절연막의 신뢰성 저하의 원인이 된다.
더구나, 이러한 붕소의 확산은, 질화실리콘막을 성막한 경우에 촉진되는 것으로 알려져 있다.
여기서, n형 실리콘(Si) 기판 상에 여러가지 막 두께의 게이트 산화막을 통해 p형 폴리실리콘막으로 이루어지는 게이트 전극이 적층된 MOS 캐패시터, 혹은 이 게이트 전극이 더욱 얇은 산화실리콘막을 통해 두께 80㎚의 질화실리콘막으로 피복된 MOS 캐패시터를 제작하고, 이들에 여러가지 열 처리를 실시한 경우 플랫밴드 전압의 게이트 산화막 두께에 대한 의존성을 도 16에 나타낸다. 도면 중, 종축은 플랫밴드 전압(V), 횡축은 게이트 산화막의 막 두께(㎚)를 각각 나타낸다.
상기 p형 게이트 전극에는 붕소가 1×1020/㎤ 이상의 농도로 포함되어 있다.
또한, 상기 질화실리콘막은 디클로로실란(SiCl2H2)과 암모니아(NH3)의 혼합 가스를 이용하여, 760℃에 있어서의 감압 CVD에 의해 80㎚의 막 두께로 성막된 것이다.
상기 열 처리는, 1000℃, 10초의 래피드 서멀 어닐링(RTA), N2분위기 중, 800℃, 60분의 퍼니스 어닐링, 및 N2분위기 중, 760℃, 135분의 퍼니스 어닐링의 3종류이고, 이들을 단독 혹은 조합하여 행하였다.
상기 열 처리 조건 중, N2분위기 중, 760℃, 135분의 퍼니스 어닐링은, 감압 CVD법으로 두께 약 80㎚의 질화실리콘(SiN)막(8)을 성막하는 조건에 상당하는 것이다.
또 열 처리 시에는, 게이트 전극 중의 붕소가 기상 중에 방출되지 않는, 기판의 전면을 얇은 캡핑용 산화막으로 피복하였다.
도 16의 그래프 I는, 질화실리콘막으로 덮혀져 있지 않는 MOS 캐패시터에 대해, 1000℃, 10초의 RTA를 행한 경우의 플랫밴드 전압의 변화를 나타낸 것이다.
그래프 II는, 동일하게 질화실리콘막으로 덮혀져 있지 않는 MOS 캐패시터에 대하여, N2분위기 중, 760℃, 135분의 퍼니스 어닐링→N2분위기 중, 800℃, 60분의 퍼니스 어닐링→1000℃, 10초의 RTA를 연속적으로 행한 경우의 플랫밴드 전압의 변화를 나타낸다.
그래프 II는, 질화실리콘막으로 덮힌 MOS 캐패시터가, 상기 질화실리콘막의 성막 중의 가열에 의해 일으킨 플랫밴드 전압의 변화를 나타낸다.
그래프 IV는, 질화실리콘막으로 덮힌 MOS 캐패시터에 대해, 1000℃, 10초의 RTA를 행한 경우의 플랫밴드 전압의 변화를 나타낸다.
플랫밴드 전압은, 게이트 전극 중의 붕소가 게이트 산화막을 관통하여 Si 기판에 도달하면, Si 표면 전하의 영향으로 플러스 방향으로 시프트한다. 이들 4개의 그래프 중 어디에도, 게이트 산화막의 막 두께가 얇아짐에 따라서 플랫밴드 전압이 상승하는 경향이 나타나 있지만, 질화실리콘막이 존재하지 않는 그래프 I 및그래프 II의 경우에는 상승의 정도는 매우 적다. 이것에 대해, 질화실리콘막이 존재하는 그래프 Ⅲ에서는 약간의 상승을 볼 수 있고, 또한 질화실리콘막의 성막 공정에 계속해서 고온 열 처리를 실시한 그래프 IV에서는, 현저한 상승이 생기고 있다. 즉, 게이트 산화막을 관통하는 붕소량이 증대한 것을 나타내고 있다.
따라서, p형 폴리실리콘막이 존재하는 기판 상에 질화실리콘막을 형성한 경우, 기판이 성막 중, 및 그 후 공정에서 고온 조건에 노출됨으로써, 붕소의 확산이 촉진되어, 게이트 산화막을 관통하기 용이하게 되어 있는 것이 분명하다.
그런데, 실제의 MOS 트랜지스터의 제조에 있어서 성막되는 질화실리콘막은, 예를 들면 층간 절연막의 절연 내압을 향상시킬 목적으로 산화실리콘 계층간 절연막 사이에 끼워지는 형태로 성막되거나, 자기 정합 컨택트 프로세스에 있어서의 에칭 정지막으로서 소스/드레인 영역의 바로 윗쪽 근방에 성막되거나, 혹은 자기 정합 실리사이드화(SALICIDE: Self-ALIgned siliCIDE) 프로세스에 있어서의 게이트 전극 측벽부의 측벽 형성용으로 성막된다.
일반적으로 질화실리콘막은, 상술한 바와 같이 디클로로실란(SiCl2H2)과 암모니아(NH2)의 혼합 가스를 이용한 감압 CVD에 의해 성막되지만, 이 때의 반응으로 대량으로 발생하는 수소가 필연적으로 막중에 받아들여진다. 실은 이 수소가, 붕소의 증속 확산의 원인인 것이 최근 분명히 되어 있다. 그러나, 현상에서는 수소를 포함하지 않는 질화실리콘막을 성막하는 것은 매우 어렵고, 따라서 수소에 의한 붕소의 증속 확산을 억제하는 것도 곤란한 것이다.
붕소의 확산을 억제하는 데에 있어서 유효하다고 생각되는 방법은, 열 처리온도의 저하 혹은 열 처리 시간의 단축이다. 그러나, 전자에서는 이온 주입이나 드라이 에칭으로 생긴 결정 결함의 회복이 불충분하게 되기 때문에 누설 전류의 증대를 초래할 우려가 있고, 후자에서는 불순물의 활성화가 불충분하게 되기 때문에 확산층이나 배선층의 저항의 상승을 초래할 우려가 있다.
또한, 붕소의 게이트 산화막 확산을 억제하기 위해서, NH3이나 N2O 등의 질화 분위기 중에서 게이트 산화막의 급속 열질화(RTN)를 행하는 방법이 제안되어 있다. 그러나 이들 방법은, 게이트 절연막의 막 두께 증대나 캐리어 이동도의 저하에 의한 트랜지스터 특성의 저하, 혹은 고정 전하나 계면 준위의 증가에 의한 게이트 절연막의 신뢰성 저하라고 하는 문제를 초래하여, 반드시 득책은 아니다.
또한, 게이트 전극을 구성하는 폴리실리콘막의 결정 입자 지름을 증대시키는 것으로, 붕소의 확산 경로가 되는 입계를 감소시키는 방법도 제안되어 있다. 이 방법에서는, 우선 게이트 전극을 비정질·실리콘막으로 형성해 놓고, NMOS 및 PMOS의 형성 영역에서 각각 n형 불순물과 p형 불순물의 이온 주입을 행하여 게이트 전극과 소스/드레인 영역에의 불순물 도입을 동시에 행한 후, 이들 불순물의 활성화 어닐링 시에 비정질 실리콘막을 결정 성장시켜 폴리실리콘막으로 변화시킨다.
그러나, 비정질·실리콘으로부터 폴리실리콘으로의 결정화를 진행하는 경우에는, 비정질·실리콘막이 성막 후에 거치는 열 처리 조건에 의해 크게 변화하기 때문에, 상술한 방법에 의해서도 반드시 충분한 대입자 지름화가 발생하고 있다고는 말할 수 없고, 또한 입자 지름에 재현성이 있다고 말할 수 없다.
이와 같이, p형 게이트 전극으로부터의 붕소의 확산을 방지하기 위한 종래의 대책은, 어느 것이나 결정적 수단이 빠져 있는 실정이다.
따라서, 본 발명은, p형 게이트 전극, 특히 불순물로서 붕소를 포함하는 게이트 전극이 수소를 함유하는 질화실리콘막과 공존하는 경우에도, 상기 p형 게이트 전극으로부터 붕소가 확산되거나 이 확산된 붕소가 게이트 산화막을 관통하는 것을 효과적으로 억제하는 것이 가능한 MOS 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 MOS 트랜지스터의 제조 방법은, 상술한 목적을 달성하기 위해서 제안된 것으로, 게이트 절연막이 형성된 반도체 기판 상에 있어서 p형 실리콘막을 이용하여 형성된 게이트 전극과 질화실리콘막이 공존하는 경우에, 질화실리콘막을 성막하는 공정 이후에 행해지는 모든 공정을, 상기 질화실리콘막 중에 포함된 수소에 의한 상기 p형 실리콘막 중의 p형 불순물의 증속 확산을 방지할 수 있는 온도 범위 내에서 행하는 것이다.
도 1은 층간 절연막의 일부에 질화실리콘막을 포함하는 PMOS의 제조에 본 발명을 적용한 프로세스 예에 있어서, 미리 소자 분리, 웰 형성, 게이트 산화가 행해진 Si 기판 상에 p형 폴리실리콘막을 성막한 상태를 나타낸 모식적 단면도.
도 2는 도 1의 p형 폴리실리콘막을 포함하는 적층막을 패터닝하여 게이트 전극을 형성하고, 또한 LDD 이온 주입을 행한 상태를 나타낸 모식적 단면도.
도 3은 도 2의 게이트 전극의 측벽면에 측벽을 형성하고, 또한 소스/드레인 이온 주입을 행한 상태를 나타낸 모식적 단면도.
도 4는 도 3의 게이트 전극을 피복하여, 산화실리콘막, 질화실리콘막, 및 산화실리콘막을 이 순서대로 적층한 층간 절연막을 성막한 상태를 나타낸 모식적 단면도.
도 5는 도 4의 층간 절연막에 컨택트홀을 형성하고, 그 저면에 노출한 소스/드레인 영역에 보상 이온 주입을 행한 상태를 나타낸 모식적 단면도.
도 6은 자기 정합 컨택트 프로세스를 이용한 DRAM의 제조에 본 발명을 적용한 프로세스 예에 있어서, 인접한 게이트 전극(워드선)을 층간 절연막으로 피복한 상태를 나타낸 모식적 단면도.
도 7은 도 6의 층간 절연막을 질화실리콘막이 노출될 때까지 에칭하여, 컨택트홀을 도중까지 형성한 상태를 나타낸 모식적 단면도.
도 8은 도 7의 층간 절연막의 나머지를 에칭하여 컨택트홀을 완전히 형성한 상태를 나타낸 모식적 단면도.
도 9는 도 8의 컨택트홀에 상층 배선(비트선)을 매립한 상태를 나타낸 모식적 단면도.
도 10은 SALICIDE 프로세스를 이용한 CMOS의 제조에 본 발명을 적용한 프로세스 예에 있어서, PMOS 형성 영역에 LDD 이온 주입을 행하고 있는 상태를 나타낸 모식적 단면도.
도 11은 도 10의 기판에 있어서, NMOS 형성 영역에 LDD 이온 주입을 행하고 있는 상태를 나타낸 모식적 단면도.
도 12는 도 11의 기판의 전면에 측벽 형성용의 질화 실리콘막을 성막한 상태를 나타낸 모식적 단면도.
도 13은 도 12의 질화실리콘막을 이방적으로 에치백하여 측벽을 형성하고, PMOS와 NMOS의 양 형성 영역에 각각 소스/드레인 이온 주입을 행한 상태를 나타낸 모식적 단면도.
도 14는 도 13의 기판의 전면에 Ti막을 성막한 상태를 나타낸 모식적 단면도.
도 15는 도 14의 기판에 열 처리를 실시하고, 게이트 전극과 소스/드레인 영역의 표면에 자기 정합적으로 TiSix층을 형성한 상태를 나타낸 모식적 단면도.
도 16은 p형 폴리실리콘막을 포함하는 MOS 캐패시터와 질화실리콘막이 공존하는 경우와 공존하지 않는 경우에 대해, 여러가지 열 처리 조건에 의한 붕소의 확산에 기인하는 플랫밴드 전압의 변화의 게이트 산화막 두께 의존성을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : Si 기판
2 : 필드 산화막
3 : 웰
4 : 게이트 산화막
5 : p형 폴리실리콘막
6 : WSix막
7, 21, 22 : 게이트 전극
8 : 오프셋 산화막
9, 25 : LDD 영역
10, 26s : 측벽
11, 27 : 소스/드레인 영역
12, 14 : 산화실리콘막
13, 26 : 질화실리콘막
15 : 층간 절연막
16, 19 : 컨택트홀
17 : 보상 영역
20 : 상층 배선
28 : Ti막
29sd : (소스/드레인 영역 상의) TiSix층
29g : (게이트 전극 상의) TiSix층
본 발명은 상술과 같이, p형 실리콘막을 이용하여 형성된 게이트 전극으로부터의 p형 불순물의 증속 확산을 방지하는 것을 목적으로 하고 있지만, 특히 이러한 확산이 문제시되어 있는 p형 불순물은, 종래 기술 부분에서도 설명한 바와 같이, 붕소(B)이다. 이 붕소는, 게이트 전극으로서 실용에 기여할 수 있는 p형 실리콘막에는, 1×1019/㎤ 정도 이상의 농도로 포함되어 있다.
상기 p형 실리콘막은, 폴리실리콘막만이어도 좋고 비정질·실리콘막이어도 좋다.
또, 상기 게이트 전극은, p형 실리콘막 단독으로 구성되어도 좋지만, 또한 이 위에 고융점 금속 실리사이드막 혹은 고융점 금속막이 적층된 구성으로 하여도 좋다. 폴리실리콘막과 고융점 금속 실리사이드막과의 복합막은 폴리사이드막, 또한 폴리실리콘막과 고융점 금속막과의 복합막은 폴리메탈막의 명칭으로 알려져 있고, 게이트 전극의 저저항화를 도모하는 데에 있어서 유효하다.
상기 고융점 금속 실리사이드막으로서는, WSix막, TiSix막, MoSix막, TaSix막, PtSix막, NiSix막 등 종래 공지의 막을 이용할 수 있지만, 그 중에서도 대표적인 막은 WSix막이다. WSix막은, 일반적으로 WF6를 SiH4또는 SiCl2H2(디클로로실란)으로 환원하는 감압 CVD에 의해 성막된다.
또, 고융점 금속 실리사이드막은 SALICIDE 프로세스에 의해 형성하는 것도 가능하다. 이 경우에는, 폴리실리콘막 또는 비정질·실리콘막의 패터닝에 의해 게이트 전극을 형성한 후, 기판의 전면을 고융점 금속막으로 피복하고, 어닐링을 행함으로써 게이트 전극의 상면이나 기판의 활성 영역(소스/드레인 영역 등)의 표면을 자기 정합적으로 실리사이드화시키고, 이러한 후에 미반응의 고융점 금속막을 제거한다. 상기 고융점 금속막으로서는, W막, Ti막, Mo막, Ta막, Pt막, Ni막 등의 종래 공지의 막을 이용할 수 있다. 이들 막은, 감압 CVD법, 플라즈마 CVD법, 혹은스퍼터링법에 의해 성막한다.
본 발명에 있어서의 질화실리콘막은, 어떠한 방법으로 성막하여도 상관 없지만, 종래부터 가장 일반적으로 채용되어 있는 방법으로서, 실란계 화합물과 환원성 화합물을 포함하는 원료 가스를 이용한 CVD를 예로 들 수 있다. 이 방법에서 성막되는 질화실리콘막에는 필연적으로 수소가 포함되지만, 본 발명에서는 이 성막 공정 이후에 행해지는 모든 공정을 일정 범위 내에서 저온화하므로, 수소가 포함되더라도 전혀 상관 없다. 즉, 질화실리콘막의 성막에 대해서는, 프로세스가 가장 잘 확립되고, 실적이 있는 방법을 선택할 수 있는 것이다.
그런데, 상기 질화실리콘막의 사용 목적이지만, 대표적으로는 (i) 게이트 전극을 피복하는 층간 절연막의 일부, (ii) 게이트 전극을 피복하는 층간 절연막에 컨택트홀을 형성할 때의 에칭을 정지시키기 위한 막, 혹은 (iii) 상기 게이트 전극의 측벽면의 측벽을 형성하기 위한 막을 예로 들 수 있다. 이들 각각에 대해서는, 후술의 실시예 1∼실시예 3에서 상세히 설명한다.
또한 이들 이외에도, 질화실리콘막은 DRAM의 캐패시터 유전체막, 희불산 처리용의 내에칭막, 산화프로세스용의 내산화막으로서 이용된다.
본 발명에 있어서, 질화실리콘막의 성막 이후에 행해지는 모든 공정에 대한 온도의 허용 범위는, 공정의 종류에 따라 다르다.
이 모든 공정 중에서는, 당연히 고온 프로세스가 문제가 된다. 대표적인 고온 프로세스로서는, RTA와 퍼니스 어닐링을 예로 들 수 있다.
RTA는, 반도체 기판 중이나 실리콘막 중에 도입된 불순물의 활성화에 전형적으로 이용되는 기술이지만, 본 발명에서는 이 때의 온도를 1000℃ 미만으로 설정한다. 1000℃ 이상에서는, 질화실리콘막 중의 수소에 의한 p형 불순물의 증속 확산을 억제하는 것이 매우 곤란해진다. RTA의 온도의 하한은 특별히 한정되는 것이 아니지만, 예를 들면 불순물 활성화를 목적으로 하는 경우에는 활성화에 최저한도의 필요한 온도는 존재하기 때문에, 목적에 따라서 하한은 자연히 결정된다.
또한, 퍼니스 어닐링은, 질화실리콘막의 성막보다도 후의 공정에서 예를 들면 산화실리콘계의 층간 절연막을 감압 CVD에 의해 성막할 때에 기판이 필연적으로 거치는 공정이 된다. 본 발명에서는, 퍼니스 어닐링의 온도를 850℃ 미만으로 설정한다. 850℃ 이상에서는, 질화실리콘막 중의 수소에 의한 p형 불순물의 증속 확산을 억제하는 것이 매우 곤란해진다. 퍼니스 어닐링의 온도의 하한은 특별히 한정되는 것이 아니지만, 예를 들면 산화실리콘막의 성막 반응을 진행시키는 데에 있어서 최저한 필요한 온도는 존재하므로, 목적에 따라서 하한은 자연히 결정된다.
물론, 이들 고온 프로세스에 의한 붕소의 증속 확산의 정도는 프로세스 시에도 의존한다. 그러나, RTA도 퍼니스 어닐링도, 각각 반도체 디바이스의 제조 분야에서 통상 채용되는 시간이면, 상기한 온도 범위를 준수함으로써, 효과적으로 p형 불순물의 증속 확산을 방지할 수 있다.
(실시예)
이하, 본 발명의 구체적인 실시예에 대해 설명한다.
실시예1
여기서는, 층간 절연막의 일부에 질화실리콘막을 포함하는 PMOS의 제조에 본발명을 적용시킨 프로세스 예에 대해, 도 1 내지 도 5를 참조하면서 설명한다.
우선 p형의 Si 기판(1) 상에, 공지의 LOCOS법에 따른 소자 분리를 행하였다. 구체적으로는, 예를 들면 950℃에서의 웨트 산화를 행하여 필드 산화막(2)을 형성하였다.
다음에, PMOS 형성 영역에 웰을 형성하기 위해서, 도시되지 않은 레지스트·마스크를 통해 P+를 이온 주입하고, n형의 웰(3)을 형성하였다. 이 때의 이온 주입 조건은, 예를 들면 이온 가속 에너지 330keV, 도즈량 8×1012/㎠로 하였다.
계속해서, 활성 영역의 표층부에 임계치 전압 Vth조정을 위한 이온 주입, 및 기판의 심부에 펀치스루 저지용의 매립층을 형성하기 위한 이온 주입을 행한 후, 예를 들면 H2/O2혼합 가스를 이용한 850℃에 있어서의 발열성 산화를 행하고, 활성 영역의 표면에 두께 약 5㎚의 게이트 산화막(4)을 형성하였다.
또한, 기판의 전면에 p형 폴리실리콘막(5)을 성막하였다. 이 p형 폴리실리콘막(5)은, 우선 예를 들면 SiH4가스를 원료 가스로 하는 감압 CVD법에 의해, 580∼620℃의 성막 온도로 두께 50∼200㎚의 폴리실리콘막을 퇴적시킨 후, B+를 도우즈량 1∼5×1015/㎤로써 이온 주입함으로써 제작하였다. 이 후, N2분위기 중 800℃, 10분간의 퍼니스 어닐링을 행함으로써, 막 중의 붕소를 활성화시켰다. 또, 이 퍼니스 어닐링을 대신하여 RTA를 행하여도 좋다.
또, 상술된 바와 같이 성막 후의 이온 주입에 의해 붕소를 도입하는 것이 아니라, CVD의 원료 가스에 예를 들면 디보란 등의 도우펀트·가스를 첨가해 놓고, 성막과 동시에 막 중에 붕소를 도입하는 것도 가능하다.
또한, 상기 p형 폴리실리콘막(5)을 대신하여, p형 비정질·실리콘막을 형성하여도 좋다.
도 1에는, 여기까지의 공정을 종료한 상태가 나타나 있다.
다음에, 상기 p형 폴리실리콘막(5) 상에 WSix막(6)과 오프셋 산화막(8)을 순차 퇴적시켰다.
상기 WSix막(6)은, 예를 들면 WF6/SiCl2H2혼합 가스를 이용한 감압 CVD법에 의해, 퇴적 온도 580℃에서 행하고, 막 두께는 약 100㎚로 하였다.
상기 오프셋 산화막(8)은, 예를 들면 SiH4/O2혼합 가스를 이용한 감압 CVD법에 의해, 퇴적 온도 420℃에서 행하고, 막 두께는 약 150㎚로 하였다.
다음에, 도시되지 않은 레지스트·패턴을 마스크로 하고, 오프셋 산화막(8), WSix막(6), 및 p형 폴리실리콘막(5)을 일괄하여 에칭하였다. 오프셋 산화막(8)의 에칭은 플루오로 카본계 가스를 이용하여 이방적으로 행하고, 또한 WSix막(6)과 p형 폴리실리콘막(5)의 에칭은 Cl2/O2혼합 가스를 이용하여, 게이트 산화막(5)에 대한 선택비를 충분히 크게 확보하면서 이방적으로 행하였다. 이에 따라, p형 폴리실리콘막(5)의 패턴과 WSix막(6)의 패턴이 적층된 폴리사이드 구조의 게이트 전극(7)이 형성되었다.
다음에, LDD(Lightly Doped Drain) 영역을 형성하기 위한 LDD 이온 주입을 행하였다. 이 때의 이온 주입 조건은, 예를 들면 BF2 +이온 가속 에너지 20keV, 도우즈량 2×1013/㎠로 하였다. 이에 따라, 게이트 전극(7)의 패턴이 마스크로 되고, Si 기판(1)의 소자 형성 영역에 자기 정합적으로 p-형의 LDD 영역(9)이 형성되었다.
도 2에는, 여기까지의 공정을 종료한 상태가 나타나 있다.
다음에, 기판의 전면에 감압 CVD에 의해 두께 약 150㎚의 산화실리콘막을 퇴적시키고, 이것을 이방적으로 에치백하여 게이트 전극(7)의 측벽면에 측벽(10)을 형성하였다.
계속해서, 소스/드레인 영역을 형성하기 위한 소스/드레인 이온 주입을 행하였다. 이 때의 이온 주입 조건은, BF2 +이온 가속 에너지 20keV, 도우즈량 3×1015/㎠로 하였다. 이에 따라, 게이트 전극(7)과 측벽(10)의 패턴이 마스크 로 되고, Si 기판(1)의 소자 형성 영역에 자기 정합적으로 p+형의 소스/드레인 영역(11)이 형성되었다.
이들 LDD 이온 주입과 소스/드레인 이온 주입에 의해 도입된 붕소는, 예를 들면 1000℃, 10분간의 RTA를 행하여 활성화시켰다.
도 3에는, 여기까지의 공정을 종료한 상태가 나타나 있다.
다음에 4에 도시된 바와 같이, 이 기판을 덮는 층간 절연막(15)을 형성하였다.
이 층간 절연막(15)은, 하층측으로부터 순서대로, 산화실리콘막(12), 질화실리콘막(13), 산화실리콘막(14)이 적층된 것이다.
상기 산화실리콘막(12)은, 예를 들면 SiH4/O2혼합 가스를 이용한 감압 CVD법에 의해 420℃에서 행하고, 막 두께는 약 100㎚로 하였다.
상기 질화실리콘막(13)은, 예를 들면 SiCl2H2/NH3혼합 가스를 이용한 감압 CVD법에 의해 760℃에서 행하고, 막 두께는 약 30∼100㎚로 하였다. 이 질화실리콘막(13)은, 산화실리콘막에 비교하여 수분이나 나트륨의 투과 저지성에 우수하며, 층간 절연막(15)의 절연 내압을 향상시키기 위해 설치되지만, 막 중에 포함되는 수소가 p형 폴리실리콘막(5) 중의 붕소의 증속 확산에 기여할 우려가 크다.
따라서 본 실시예에서는, 이 이후의 공정의 전부를, 수소에 의한 붕소의 증속 확산을 억제할 수 있는 온도로 행하였다.
상기 산화실리콘막(14)의 성막 공정에, 즉시 온도에 대한 배려를 행하였다. 산화실리콘막(14)과 같이 층간 절연막(15)의 상층측을 구성하는 막에는, 베이스의표면 단차를 될 수 있는 한 흡수할 수 있는 평탄화 특성이 요구되기 때문에, 여기서는 예를 들면 TEOS(테트라 에톡시 실란)를 포함하는 원료 가스를 이용한 감압 CVD법에 의해, 700℃에서, BPSG(붕소·인·실리케이트·유리)막 또는 NSG(비도핑·실리케이트·유리)막을 약 300㎚의 두께로 형성하였다. 퍼니스 어닐링에 있어서 수소에 의한 붕소의 증속 확산이 생기는 온도 영역은 850℃ 이상이기 때문에, 상기한 700℃는 이 증속 확산의 걱정이 없는 안전한 온도이다.
또, 산화실리콘막(14)은, 800℃ 근방에서 행해지는 감압 CVD의 일종, HTO (High Temperature Oxide) 프로세스에서도 성막할 수 있다. 또한, 산화실리콘막(14)의 성막 후에 CMP(화학 기계 연마)나 에치백을 실시함으로써, 표면의 평탄화도를 향상시키는 것도 유효하다.
다음에, 도시되지 않은 레지스트·패턴을 마스크로 하여 상기 층간 절연막(15)의 이방성 드라이 에칭을 행함으로써, 도 5에 도시된 바와 같이, 소스/드레인 영역(11)을 향해 컨택트홀(16)을 형성하였다.
계속해서, 이 컨택트홀(16)의 저면에 노출한 Si 기판(1)에 대해, 보상 영역(17)을 형성하기 위한 보상 이온 주입을 행하였다. 이 보상 영역(17)은, 컨택트홀(16)을 형성하기 위한 에칭 시에 Si 기판(1)이 지나치게 제거된 경우나, 상기 에칭에 앞서서 포토리소그래피 공정으로 홀·패턴의 정렬 어긋남이 생겨, 이 결과로서 필드산화막(2)이 에칭된 경우에 구비하고, pn 접합 누설 전류의 억제를 목적으로 하여 설치되는 불순물 확산 영역이다. 이 때의 이온 주입 조건은, 예를 들면 BF2 +이온 가속 에너지 20keV, 도우즈량 3×1015/㎠로 하였다.
다음에, 상기 보상 영역(17)에 도입된 붕소를 활성화하기 위해서, 900℃, 10초의 RTA를 행하였다. RTA에 있어서 수소에 의한 붕소의 증속 확산이 생기는 온도 영역은 1000℃ 이상이기 때문에, 상기한 900℃는 이 증속 확산의 걱정이 없는 안전한 온도이다.
이 후, 통상법에 따라서 상기 컨택트홀(16)을 매립하는 텅스텐·플러그의 형성, Al 상층 배선의 형성을 행하여, PMOS를 완성시켰다. 본 실시예에서 작성된 PMOS는, 게이트 산화막(4)의 두께가 약간 5㎚로 얇은데도 불구하고, 플랫밴드 전압의 상승을 초래하지 않아, 안정된 고속 동작을 나타내었다.
실시예2
여기서는, 자기 정합 컨택트 프로세스를 응용한 DRAM의 제조에 본 발명을 적용한 프로세스 예에 대해, 도 6 내지 도 9를 참조하면서 설명한다. 또, 이들 도면에 있어서의 참조 부호는, 상술한 도 1 내지 도 5와 일부 공통이다.
우선, 실시예 1에서 상술한 바와 같은 게이트 전극(7)을 소자 형성 영역에 근접하여 2개 형성하고, LDD 영역(9)의 형성, 측벽(10)의 형성, 소스/드레인 영역(11)의 형성을 실시예 1과 마찬가지로 행하였다. DRAM에서는, 상기 게이트 전극(7)은 워드선으로서 기능하는 것이다.
다음에, 산화실리콘막(12), 질화실리콘막(13), 산화실리콘막(14)을 순차 적층하여 층간 절연막(15)을 형성하였다.
상기 산화실리콘막(12)은, 예를 들면 TEOS/O2혼합 가스를 이용한 감압 CVD법에 의해 720℃에서 행하고, 막 두께는 약 20㎚로 하였다.
상기 질화실리콘막(13)은, 예를 들면 SiCl2H2/NH3혼합 가스를 이용한 감압 CVD법에 의해 760℃에서 행하고, 막 두께는 약 30∼100㎚로 하였다. 이 질화실리콘막(13)은 후술의 컨택트홀(19)을 형성하기 위한 이방성 드라이 에칭에 의해 국소적인 막 두께차가 큰 산화실리콘막(14)을 에칭할 때의 에칭 정지층으로서 설치되는 것이다.
상기 산화실리콘막(14)으로서는, 예를 들면 TEOS(테트라에톡시실란)을 포함하는 원료 가스를 이용한 감압 CVD법을 700℃에서 행함으로써, BPSG막 또는 NSG막을 약 600㎚의 두께로 형성하였다. 이 시점에서, 게이트 전극(7)의 p형 폴리실리콘막(5) 중의 붕소가 수소에 의한 증속 확산을 일으키는 일은 없었다. 산화실리콘막(14)에 대해서는 그 후 CMP를 행하고, 300㎚분의 연마를 행하여 그 표면을 평탄화하였다.
도 6에는, 여기까지의 공정을 종료한 상태가 나타나 있다.
다음에, 도 7에 도시된 바와 같이, 상기 산화실리콘막(14) 상에 레지스트·패턴(18)을 형성하고, 그 개구(18a) 내에 표출하는 산화실리콘막(14)의 이방성 드라이 에칭을 행하였다. 이 드라이 에칭은, 예를 들면 마그네트론 RIE(반응성 이온·에칭) 장치와 CHF3/CO 혼합 가스를 이용함으로써, 질화실리콘막(13)에 대한 선택비를 크게 유지한 상태로 행할 수 있다. 이에 따라, 컨택트홀(19)이 도중까지 형성되었다.
질화실리콘막(13)의 이러한 에칭 정지막으로서의 기능은, 이와 같이 큰 표면단차를 갖는 기판 상에서 국부적인 막 두께 차가 큰 산화실리콘막(14)을 제거하는 데에 있어서 중요하다. 이 에칭 정지막이 없으면, 지나친 오버 에칭을 행하지 않을 수 없어, 이것에 의해 소스/드레인 영역(11)이 침식되거나, 혹은 측벽(10)이 크게 침식되어 게이트 전극(7)과 컨택트홀에 매립되는 상층 배선 사이의 절연 내압이 열화하는 등의 문제가 생기기 때문이다.
막 두께 차가 큰 산화실리콘막(14)이 일단 제거된 후에는, 막 두께가 얇고 더구나 균일한 질화실리콘막(13)과 산화실리콘막(12)을 제거할 뿐이기 때문에, 지나친 오버에칭은 불필요하고, Si 기판(1)에 대한 고선택성을 확보하는 것은 비교적 용이하다. 이 2개의 막의 에칭은, 플루오로 카본계 가스를 주체로 하는 에칭·가스를 이용하여 행하고, Si 기판(1)에 대한 선택성은 상기 에칭·가스에의 O2첨가량을 최적화함으로써 확보하였다.
이 결과, 도 8에 도시된 바와 같이, 소스/드레인 영역(11)을 향해 컨택트홀(19)을 형성하였다.
이 후, 실시예 1에서 상술한 바와 같은 보상 이온 주입을 행하여, 보상 영역을 형성하여도 좋다.
다음에, 도 9에 도시된 바와 같이, 상기 컨택트홀(19)을 매립하는 상층 배선(20)을 형성하였다. 여기서는 DRAM의 비트선 컨택트의 형성을 상정하고, 상층 배선(20)으로서 p형 폴리실리콘막을 성막하였다. 이 p형 폴리실리콘막은, 우선, 예를 들면 SiH4가스를 이용한 감압 CVD법에 의해, 580∼ 620℃에서 폴리실리콘막을 퇴적시킨 후, B+를 도우즈량 1∼5×1015/㎤에서 이온 주입함으로써 제작하였다. 이 후, 900℃, 10초 사이의 RTA를 행함으로써, 막 중의 붕소를 활성화시켰다. 또, 이 RTA에 의한 붕소의 증속 확산은 생기지 않았다.
이 후에는, 통상법에 따라서 비트선의 패터닝, 층간 절연막의 형성, 기억 노드·컨택트의 형성, 캐패시터의 형성, 그 밖의 공정을, 어느 것이나 붕소의 증속 확산을 일으키지 않는 온도로 행함으로써, 양호한 성능을 나타낸 DRAM을 제작할 수 있었다.
실시예3
여기서는, SALICIDE 프로세스를 이용한 듀얼·게이트형 CMOS의 제조에 본 발명을 적용한 프로세스예에 대해, 도 10 내지 도 15를 참조하면서 설명한다.
도 10은, 소자 분리, 웰 형성, 게이트 산화의 종료한 기판 상에서 폴리실리콘막을 패터닝하여 PMOS 형성 영역에 게이트 전극(21), NMOS 형성 영역에 게이트 전극(22)을 각각 형성하고, 계속해서 NMOS 형성 영역을 레지스트·패턴(23)으로 피복하여, PMOS 형성 영역에 BF2 +를 이용한 LDD 이온 주입을 행하고 있는 상태를 나타낸다.
상기 게이트 전극(21, 22)은, 예를 들면 SiH4가스를 이용한 감압 CVD법에 의해, 580∼620℃에서 폴리실리콘막을 150∼300㎚의 두께로 퇴적시킨 후, 예를 들면 Cl2/O2혼합 가스를 이용한 이방성 드라이 에칭에 의해 이 막을 패터닝하여 얻어진 것이다.
상기 LDD 이온 주입은, 예를 들면 BF2 +이온 가속 에너지 20keV, 도우즈량 2×1013/㎠의 조건으로 행하였다. 이에 따라, 게이트 전극(21)의 패턴이 마스크로되고, Si 기판(1)의 소자 형성 영역에 자기 정합적으로 p-형의 LDD 영역(9)이 형성되었다.
상기 레지스트·패턴(23)을 제거한 후, 도 11에 도시된 바와 같이 이번에는 PMOS 형성 영역을 레지스트·패턴(24)으로 피복하여, NMOS 형성 영역에 As+의 LDD 이온 주입을 행하였다. 이 LDD 이온 주입은, 예를 들면 As+이온 가속 에너지 20keV, 도우즈량 5×1013/㎠의 조건으로 행하였다. 이에 따라, 게이트 전극(22)의 패턴이 마스크로 되고, Si 기판(1)의 소자 형성 영역에 자기 정합적으로 n-형의 LDD 영역(25)이 형성되었다.
또, PMOS 형성 영역과 NMOS 형성 영역에의 이온 주입의 순서는, 특별히 한정되는 것이 아니라, 상술한 것과 역으로 하여도 상관 없다.
이 후, 1000℃, 10초 사이의 RTA를 행하고, PMOS, NMOS의 양 형성 영역에 도입된 불순물을 활성화시켰다.
다음에, 도 12에 도시된 바와 같이, 기판의 전면에 측벽 형성용의 질화실리콘막(26)을 성막하였다. 이 질화실리콘막(26)은, 예를 들면 SiCl2H2/NH3혼합 가스를 이용한 감압 CVD법에 의해, 760℃에서 약 150㎚의 두께로 퇴적시켰다.
다음에, 도 13에 도시된 바와 같이, 상기 질화실리콘막(26)을 이방적으로 에치백하고, 게이트 전극(21, 22)의 측벽면에 측벽(26s)을 형성하였다.
SALICIDE 프로세스를 상정하는 경우에는, 이와 같이 측벽(26s)이 산화실리콘막이 아니라, 질화실리콘막을 이용하여 형성되는 경우가 많다. 이것은, 측벽이 산화실리콘막으로 구성되어 있으면, 희불산 용액 처리 시에 있어서 상기 측벽이 침식되어 후퇴하고, 이에 따라 게이트 전극 상에 형성된 실리사이드층과, 소스/드레인 영역 상에 형성된 실리사이드층이 단락할 가능성이 있기 때문이다.
다음에, PMOS 형성 영역에는 BF2 +, NMOS 형성 영역에는 As+를 각각 이온 주입함으로써, p+형의 소스/드레인 영역(11) 및 n+형의 소스/드레인 영역(27)을 형성하였다. 이 소스/드레인 이온 주입은 상술한 LDD 이온 주입과 마찬가지로, NMOS 형성 영역과 PMOS 형성 영역을 교대로 레지스트·패턴으로 덮음으로써 행한다. As+및 BF2 +의 이온 주입 조건은 어느 것이나, 예를 들면 이온 가속 에너지 20keV, 도우즈량 3×1015/㎠로 하였다. 또, 이 이온 주입 시에는, 게이트 전극(21, 22)에도 동시에 이온이 주입되기 때문에, PMOS부의 게이트 전극(21)의 도전형은 p형, NMOS 부의 게이트 전극(22)의 도전형은 n형이 된다.
이 후, 예를 들면 900℃, 10초 사이의 조건으로 RTA를 행함으로써, p+형의 소스/드레인 영역(11) 및 n+형의 소스/드레인 영역(27)의 불순물을 활성화시켰다.
또, 이 RTA에 의한 게이트 전극(21) 중의 붕소의 증속 확산은 생기지 않았다.
다음에, 도 14에 도시된 바와 같이, 기판의 전면에 실리사이드 형성용의 Ti막(28)을, 예를 들면 스퍼터링법에 의해 30㎚의 두께로 퇴적시켰다.
이 상태에서 650℃, 30초 사이의 RTA를 행하였다. 이 고온 열 처리에 의해, Ti막(28)과 실리콘계 재료가 직접 접촉하고 있는 부위에 있어서 자기 정합적인 실리사이드화 반응이 진행하였다. 즉, 도 15에 도시된 바와 같이, 게이트 전극(21, 22) 상에는 TiSix층(29g), 소스/드레인 영역(11, 27) 상에는 TiSix층(29sd)이 각각 형성되었다. 필드 산화막(2)과 측벽(26s)의 표면에 잔존하는 미반응의 Ti막(28)은, H2SO4/H2O2혼합 용액을 이용하여 용해 제거하였다.
단 이 단계의 TiSix의 결정상은 고저항형의 C49이므로, 계속해서 800℃, 30초 사이의 RTA를 행하고, 저저항형의 결정상 C54로 상전이시켰다. TiSix 형성에 관련된 이들 2회의 RTA도, 붕소의 증속 확산에는 아무런 영향을 미치게 하지 않았다.
이 후, 통상법에 따라서 층간 절연막의 퇴적, 컨택트홀의 형성, 상층 배선의 형성을 행하여, CMOS를 완성시켰다. 본 실시예에서 작성된 CMOS는, 저항의 상승, 임계치 전압 Vth의 변동, 계면 준위의 증가를 초래하지 않고, 안정된 고속 동작을 나타내었다.
이상, 본 발명을 3예의 실시예에 기초하여 설명하였지만, 본 발명은 이들 실시예에 한정되는 것은 아니다. 예를 들면, 자기 정합 컨택트 프로세스와 SALICIDE 프로세스를 개별의 실시예로서 설명하였지만, 이들을 조합하여도 상관 없다. 또한, 질화실리콘막이 상술한 바와 같은 층간 절연막의 일부, 에칭 정지막, 측벽 이외의 용도로 성막되는 경우에도, 본 발명에서 규정되는 바와 같이 후속 공정의 온도 범위로 배려함으로써, 붕소의 증속 확산을 억제할 수 있다. 이 밖에, 상술한 각 실시예에서 설명한 PMOS, DRAM, CMOS의 구성의 세부, 이들 디바이스를 구성하는 재료막의 종류나 막 두께, 산화, 감압 CVD, 이온 주입, 어닐링, 드라이 에칭 등의 프로세스 조건의 세부에 대해서는, 적절하게 선택, 변경, 조합이 가능하다.
이상의 설명에서도 알 수 있듯이, 본 발명에 따르면 MOS 트랜지스터의 구조 중에서 p형 게이트 전극, 특히 p형 불순물로서 붕소를 포함하는 게이트 전극과, 수소를 함유하는 질화실리콘막이 공존하고 있어도, 수소에 의한 붕소의 증속 확산 및 게이트 산화막 확산을 효과적으로 억제할 수 있다. 따라서, 게이트 산화막의 두께가 수 ㎚의 레벨로 박막화된 경우에서도 플랫밴드 전압의 상승이 적절하게 억제되어, 동작 속도와 신뢰성이 우수한 PMOS를 제조할 수 있다.
p형 게이트 전극을 갖는 PMOS의 성능이 향상하는 것은, 듀얼 게이트형 CMOS의 성능의 향상으로도 연결되고, 나아가서는 메모리 소자나 논리 소자의 고성능화로도 이어지므로, 본 발명의 산업상의 가치는 매우 크다.

Claims (8)

  1. MOS 트랜지스터의 제조 방법에 있어서,
    반도체 기판의 표면에 형성된 게이트 절연막 상에 p형 실리콘막을 이용하여 게이트 전극을 형성하는 공정과,
    기판 상에 질화실리콘막을 성막하는 공정과,
    상기 질화실리콘막의 성막 공정 이후에 행해지는 모든 공정을, 상기 질화실리콘막 중에 포함되어 있는 수소에 의한 상기 p형 실리콘막 중의 p형 불순물의 증속 확산을 방지할 수 있는 온도 범위 내에서 행하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 p형 실리콘막에, 상기 p형 불순물로서 붕소가 1019/㎤ 이상의 농도로 포함되어 있는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 질화실리콘막을, 실란계 화합물과 환원성 화합물을 포함하는 원료 가스를 이용한 CVD법에 의해 성막하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 질화실리콘막을, 상기 게이트 전극을 피복하는 층간 절연막의 일부로서 성막하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 질화실리콘막을, 상기 게이트 전극을 피복하는 층간 절연막에 컨택트홀을 형성할 때의 에칭을 정지시키기 위한 막으로서 적어도 소스/드레인 영역의 바로 상측 근방에 성막하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  6. 제1항에 있어서,
    상기 질화실리콘막을, 상기 게이트 전극의 측벽면에 측벽(side wall)을 형성하기 위한 막으로서 성막하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 질화실리콘막의 성막 공정 이후에 행해지는 공정 중에, 1000℃ 미만의 온도로 행해지는 래피드 서멀 어닐링이 포함되는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
  8. 제1항에 있어서,
    상기 질화실리콘막의 성막 공정 이후에 행해지는 공정 중에, 850℃ 미만의 온도로 행해지는 퍼니스 어닐링이 포함되는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
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