JP2002110973A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタのしきい値を制御する工
程と、ゲート絶縁膜の信頼性を向上させる為の工程とを
一つの工程で行い、製造工程数を減らす。 【解決手段】 ＭＯＳトランジスタのしきい値制御の為
に、ゲート絶縁膜への窒化処理による固定電荷の変動を
利用する事により、ゲート絶縁膜の信頼性向上と、ＭＯ
Ｓトランジスタのしきい値制御を一つの工程で兼ねる事
が出来るようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にＭＯＳトランジスタのしきい値を制御
し、かつＭＯＳトランジスタのゲート絶縁膜の信頼性を
向上させる方法に関する。
【０００２】
【従来の技術】従来、半導体基板上にＭＯＳトランジス
タを製造する際、ＭＯＳトランジスタのしきい値を制御
する為に以下の工程を用いてきた。
【０００３】まず図２（ａ）に示すように、シリコン半
導体基板９上に素子分離膜１０と、ゲート絶縁膜１１を
公知の技術により形成する。
【０００４】次に図２（ｂ）に示すように、チャネル領
域の不純物濃度を制御し、ＭＯＳトランジスタのしきい
値を所望のものにする為に、公知の技術、例えばイオン
注入法によりゲート絶縁膜下に不純物を注入する。
【０００５】更にＭＯＳトランジスタの信頼性を上げる
必要がある場合には、図２（ｃ）に示すように、公知の
技術によりゲート絶縁膜の信頼性を向上させる為の処理
を行う。
【０００６】次に図２（ｄ）に示すように、公知の技術
によりゲート電極膜１２（ａ）を形成する。
【０００７】引き続き図２（ｅ）に示すように前記ゲー
ト電極膜１２（ａ）をパターニングしエッチング除去に
よりトランジスタのゲート電極膜１２（ｂ）を形成し、
以下公知の技術によりトランジスタのソース／ドレイン
１３、層間絶縁膜１４、コンタクトホール１５、および
メタル配線１６を形成してＭＯＳトランジスタを製造し
ていた。
【０００８】
【発明が解決しようとする課題】従来の製造方法ではＭ
ＯＳトランジスタのしきい値を制御する工程と、ゲート
絶縁膜の信頼性を向上させる為の工程とが独立してお
り、高信頼性のＭＯＳトランジスタを得る為には、製造
工程数が多くなるという問題点があった。
【０００９】本発明は製造方法を改善して、上記の問題
点を取り除くことを課題とする。
【００１０】
【課題を解決するための手段】本発明の製造方法では、
ＭＯＳトランジスタのしきい値制御の為に、ゲート絶縁
膜への窒化処理を用いる事により、ゲート絶縁膜の信頼
性向上と、ＭＯＳトランジスタのしきい値制御を一つの
工程で兼ねられる作用を持つ。
【００１１】
【発明の実施の形態】本発明の第１の実施例を以下に説
明する。
【００１２】まず図１（ａ）に示すように、シリコン半
導体基板１上に素子分離膜２とを公知の技術により形成
し、ゲート絶縁膜３を例えばシリコン半導体基板の熱酸
化等により３０〜６５０Åの膜厚で形成する。
【００１３】次に図１（ｂ）に示すように、ゲート絶縁
膜に対し窒化処理を行う。通常この工程はランプアニー
ラ等によるＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎ
ｎｅａｌｉｎｇ）により行われ、例えばＮ2Ｏ雰囲気下
で８００〜１１２５℃ １５〜１２０秒の処理、あるい
はＮＨ3雰囲気下で８００〜１１００℃ ５〜９０秒の
処理に続き、Ｏ2雰囲気下で８００〜１１２５℃ １５
〜１２０秒の処理等を行う。
【００１４】この前記窒化処理により、窒素はシリコン
半導体基板とゲート絶縁膜界面において負の固定電荷と
して存在する事になる。これはゲート絶縁膜下に、例え
ばイオン注入法によりリンを注入してしきい値制御をし
た場合と同様の結果を生ずることになる。
【００１５】ＮチャンネルＭＯＳトランジスタに対して
は低しきい値側、あるいはデプレッション型になる訳だ
が、リンのイオン注入で形成した場合は埋め込みチャネ
ル型となるものが、基板界面の固定電荷として存在する
ため表面チャネル型となり、サブスレッショルド特性が
改善される事にもなる。
【００１６】ＰチャンネルＭＯＳトランジスタについて
も同様に、チャネル領域の不純物濃度を濃くせずしきい
値を上げられる為、基板効果の抑制や、サブスレッショ
ルド特性の改善が成される。
【００１７】しきい値の変動量はゲート絶縁膜界面に存
在する固定電荷量により決まるので、所望のしきい値を
得るには前記窒化処理時のＮ2Ｏ雰囲気下、あるいはＮ
Ｈ3雰囲気下、およびＯ2雰囲気下での処理温度や、処理
時間を変化させる事で可能となる。
【００１８】同時にこの工程によりゲート絶縁膜界面の
界面準位、トラップ、結晶の未結合手を窒素が埋め、ホ
ットエレクトロン耐性等ゲート絶縁膜の信頼性を向上さ
せることにもなる。
【００１９】本工程をＣＭＯＳトランジスタ製造方法に
適用すれば、Ｎ、ＰチャンネルＭＯＳトランジスタの双
方に一度に前述の効果をおよぼすことが出来るのは言う
までもない。
【００２０】次に図１（ｃ）に示すように、ゲート電極
膜４（ａ）を例えば多結晶シリコンにより１０００〜４
０００Å形成する。
【００２１】引き続き図１（ｅ）に示すように前記ゲー
ト電極膜４（ａ）をパターニングしエッチング除去によ
りトランジスタのゲート電極膜４（ｂ）を形成し、以下
公知の技術によりトランジスタのソース／ドレイン５、
層間絶縁膜６、コンタクトホール７、およびメタル配線
８を形成してＭＯＳトランジスタを製造する。
【００２２】
【発明の効果】本発明は以上説明したように、しきい値
の制御にゲート絶縁膜の窒化処理を用いる為、以下に記
載する効果を持つ。１．ＭＯＳトランジスタのしきい値
制御と、信頼性向上を同一工程で処理でき、製造工程の
削減が図れる。２．ゲート絶縁膜界面の固定電荷により
ＭＯＳトランジスタのしきい値を制御する為、トランジ
スタの基板効果抑制や、サブスレッショルド特性の改善
が成される。
【図面の簡単な説明】
【図１】本発明の第１の実施例の説明図である。
【図２】従来の技術の説明図である。
【符号の説明】
１、９ シリコン半導体基板 ２、１０ 素子分離膜 ３、１１ ゲート絶縁膜 ４（ａ）、４（ｂ）、１２（ａ）、１２（ｂ） ゲート
電極膜 ５、１３ ソース、ドレイン ６、１４ 層間絶縁膜 ７、１５ コンタクトホール ８、１６ メタル配線膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｄ 27/092 Ｆターム(参考） 5F040 DA06 DA17 DB02 DB03 EC07 ED03 ED04 5F048 AA07 AA09 AC01 AC03 BA01 BB11 BB14 BD04 BG12 5F058 BA01 BD01 BD04 BD10 BD15 BF29 BF30 BF52 BF64 BF75 BJ01

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 シリコン半導体基板上にＭＯＳトランジ
    スタを形成する工程において、ゲート絶縁膜を形成する
    工程と、ゲート電極膜をパターニングしエッチング除去
    する工程との間に、ゲート絶縁膜を窒化する工程のみを
    含む事を特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記ゲート絶縁膜を窒化する工程が、Ｎ
    2Ｏ雰囲気下でのＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ
    −Ａｎｎｅａｌｉｎｇ）により行われる事を特徴とする
    請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記ゲート絶縁膜を窒化する工程が、Ｎ
    Ｈ3雰囲気下でのＲＴＡにより行われる事を特徴とする
    請求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記ＮＨ3雰囲気下でのＲＴＡに引き続
    き、Ｏ2雰囲気下でのＲＴＡ処理を含む事を特徴とする
    請求項３記載の半導体装置の製造方法。
  5. 【請求項５】 シリコン半導体基板上にＮチャンネルの
    デプレッション型ＭＯＳトランジスタを形成する工程に
    おいて、ゲート絶縁膜を形成する工程と、ゲート電極膜
    をパターニングしエッチング除去する工程との間に、ゲ
    ート絶縁膜を窒化する工程のみを含む事を特徴とする半
    導体装置の製造方法。
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