JP2005072316A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板上に第1導電材料膜をゲート絶縁膜を介して形成する工程と、前記第1導電材料膜上にこの導電膜を還元し得る第2導電材料膜を選択的に形成する工程と、前記第2導電材料膜で選択的に覆われた前記第1導電材料膜部分をその第2導電材料膜で還元反応させることにより組成を変えて第1導電材料膜と仕事関数が異なる第3導電材料膜に変換する工程と、前記第1導電材料膜を有する第1ゲート電極および前記第3導電材料膜を少なくとも有し、前記第1ゲート電極と仕事関数の異なる第2ゲート電極をそれぞれ形成する工程とを含むことを特徴とする。
【選択図】 図1
Description
前記第1導電材料膜上にこの導電膜を還元し得る第2導電材料膜を選択的に形成する工程と、
前記第2導電材料膜で選択的に覆われた前記第1導電材料膜部分をその第2導電材料膜で還元反応させることにより組成を変えて第1導電材料膜と仕事関数が異なる第3導電材料膜に変換する工程と、
前記第1導電材料膜を有する第1ゲート電極および前記第3導電材料膜を少なくとも有し、前記第1ゲート電極と仕事関数の異なる第2ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
前記第1導電材料膜に反応阻止層を選択的に形成する工程と、
前記反射防止層を含む前記第1導電材料膜上にこの導電膜を還元し得る第2導電材料膜を選択的に形成する工程と、
前記第2導電材料膜が直接する前記第1導電材料膜部分をその第2導電材料膜で還元反応させることにより組成を変えて第1導電材料膜と仕事関数が異なる第3導電材料膜に変換する工程と、
前記第1導電材料膜を少なくとも有する第1ゲート電極および前記第3導電材料膜を少なくとも有し、前記第1ゲート電極と仕事関数の異なる第2ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
図1の(A)〜(D)は、この第1実施形態のおける半導体装置の製造工程を示す断面図である。
図1の(A)に示すように半導体基板1上にゲート絶縁膜2を形成した後、このゲート絶縁膜2上に第1導電材料膜3およびこの第1導電材料膜3を還元し得る第2導電材料膜4をこの順序で堆積する。つづいて、マスク材、例えばレジストパターン5を前記第2導電材料膜4上に選択的に形成する。ひきつづき、図1の(B)に示すようにレジストパターン5をマスクにして前記第2導電材料膜4を選択的にエッチング除去することにより前記第1導電材料膜3上にパターン状の第2導電材料膜6を形成する。
ここで、M1,M2は金属、M1Nx、M2Nxはそれぞれ窒化物である。
レジストパターン5を剥離除去した後、還元反応可能な温度で熱処理を施す。この時、前記パターン状の第2導電材料膜6で覆われた前記第1導電材料膜3部分において、その第2導電材料膜6との間で還元反応がなされる。その結果、図1の(C)に示すように前記パターン状の第2導電材料膜6で覆われた前記第1導電材料膜3部分は組成が変化して第1導電材料膜3と仕事関数が異なる第3導電材料膜7に変換される。また、前記パターン状の第2導電材料膜6自体も組成が変化してパターン状の第4導電材料膜8になる。具体的には、前記第1、第2の導電材料がそれぞれWNx、Tiである場合、前記(1)式の関係からWNxからなる第1導電材料膜3部分はNが脱離してWからなる第3導電材料膜7に、Tiからなるパターン状の第2導電材料膜6は脱離したNが導入されてTiNxからなるパターン状の第4導電材料膜8になる。
前記第1導電材料膜3および積層されたパターン状の第4導電材料膜8と第3導電材料膜7をそれぞれパターニングすることにより図1の(D)に示すように前記ゲート絶縁膜2上に第1導電材料膜3からなる第1ゲート電極9と、前記第3導電材料膜7および第4導電材料膜8からなり、前記第1ゲート電極9と仕事関数の異なる第2ゲート電極10とをそれぞれ形成する。形成された第2ゲート電極10は、積層構造を有するが、その仕事関数はゲート絶縁膜2に接する第3導電材料膜(例えばW膜)により決定される。
図2の(A)〜(D)は、この第2実施形態のおける半導体装置の製造工程を示す断面図である。
図2の(A)に示すように半導体基板11上にゲート絶縁膜12を形成した後、このゲート絶縁膜12上に第1導電材料膜13を堆積する。つづいて、全面に反応阻止層14を堆積した後、マスク材、例えばレジストパターン15を前記反応阻止層14上に選択的に形成する。ひきつづき、図2の(B)に示すようにレジストパターン15をマスクにして前記反応阻止層14を選択的にエッチング除去することにより前記第1導電材料膜13上にパターン状の反応阻止層16を形成する。この後、前記レジストパターン15を剥離除去し、全面に前記第1導電材料膜13を還元し得る第2導電材料膜17を堆積する。
還元可能な温度で熱処理を施す。この時、前記第2導電材料膜17が前記パターン状の反応阻止層16を介さずに直接接する前記第1導電材料膜13部分において、その第2導電材料膜17との間で還元反応させる。その結果、図2の(C)に示すように前記第2導電材料膜17と直接接する前記第1導電材料膜13部分は組成が変化して第1導電材料膜3と仕事関数が異なる第3導電材料膜18に変換される。また、前記第1導電材料膜13部分に対応する前記第2導電材料膜17自体も組成が変化してパターン状の第4導電材料膜19になる。具体的には、前記第1、第2の導電材料がそれぞれWNx、Tiである場合、前記(1)式の関係から第2導電材料膜17と直接接するWNxからなる第1導電材料膜13部分はNが脱離してWからなる第3導電材料膜18に、この第1導電材料膜13部分に対応するTiからなる第2導電材料膜17部分は脱離したNが導入されてTiNxからなる第4導電材料膜19になる。
積層された前記第1導電材料膜13、パターン状の反応阻止層16および第2導電材料膜17と、積層された第4導電材料膜19および第3導電材料膜18をそれぞれパターニングすることにより図2の(D)に示すように前記ゲート絶縁膜12上に第1導電材料膜13、パターン状の反応阻止層16および第2導電材料膜17からなる第1ゲート電極20と、前記第3導電材料膜18および第4導電材料膜19からなり、前記第1ゲート電極20と仕事関数の異なる第2ゲート電極21とをそれぞれ形成する。形成された第1、第2ゲート電極20、21は、それぞれ積層構造を有するが、それらの仕事関数はゲート絶縁膜12に接する第1導電材料膜(例えばWNx膜)13、第3導電材料膜(例えばW膜)18により決定される。
まず、図3の(A)に示すようにN型の半導体基板(例えばN型シリコンウェハ)31にバッファ酸化膜、窒化シリコン膜(いずれも図示せず)を形成し、この窒化シリコン膜上にレジストパンを形成し、このレジストパターンをマスクとして窒化シリコン膜を選択的にエッチングして前記バッファ酸化膜の素子領域に窒化シリコン膜パターンを形成した。この窒化シリコン膜パターンをマスクとしてリアクティブイオンエッチングにより前記バッファ酸化膜およびシリコンウェハ31をエッチングして溝を形成した。つづいて、全面の酸化シリコン膜を堆積し、CMP(Chemical Mechanical Polishing)処理を施して窒化シリコン膜パターン上面まで平坦化する。その後、窒化シリコン膜パターンとバッファ酸化膜を除去することにより図3の(A)の右側から素子領域32、33に分離するための浅溝型素子分離(STI)領域34を形成した。つづいて、前記素子領域32にP型不純物、例えばボロンをイオン注入し、活性化することによりP型素子領域とした。なお、前記素子領域33はN型素子領域となる。必要に応じて、シリコンウェハ31の各素子領域32,33にチャンネル制御のためのP型不純物、例えばボロンのイオン注入、活性化アニールを実施して各素子領域32,33の不純物濃度の調整を行った。ひきつづき、前記バッファ酸化膜を除去し、CVD法により例えば厚さ4〜8nmのTa2O5からなるゲート酸化膜35を前記シリコンウェハ31の各素子領域32,33上に形成した。なお、Taと各素子領域のシリコンとの反応を防ぐためにゲート絶縁膜の形成に先立って、例えば各素子領域のシリコン表面を窒化処理して界面層を形成することが好ましい。これらのゲート絶縁膜の形成後に必要に応じて膜質を改善するためポストアニールを行うことを許容する。ひきつづき、全面にCVD法により例えば厚さ10nmの窒化タングステン(WNx)膜36を堆積した。その後、全面にCVD法により例えば厚さ10〜50nmのTi膜を堆積し、さらにこのTi膜上にマスク材、例えばレジストパターンを形成し、このレジストパターンをマスクとして前記Ti膜をパターニングしてパターン状のTi膜37を前記N型素子領域33側のWNx膜36上に形成した。
前述した実施例1において、P型素子領域32およびN型素子領域33に位置するゲート絶縁膜35上にWNx膜36およびこれと仕事関数の異なるW膜38を形成する工程はパターン状のTi膜37をN型素子領域33側の窒化タングステン(WNx)膜36上に形成し、所望の熱処理を施すことにより行なった。この実施例2では、シリコン酸化膜やカーボンのような反応阻止層をP型素子領域32側の窒化タングステン(WNx)膜36上に形成し、全面にTi膜を堆積した後、実施例1と同様な熱処理を施すことによりP型素子領域32およびN型素子領域33に位置するゲート絶縁膜35上にWNx膜36およびこれと仕事関数の異なるW膜38をそれぞれ形成することできた。
まず、図4の(A)に示すようにN型の半導体基板(例えばN型シリコンウェハ)51に前述した実施例1と同様な方法で右側から素子領域52、53に分離するための浅溝型素子分離(STI)領域54を形成した。つづいて、前記素子領域32にP型不純物、例えばボロンをイオン注入し、活性化することによりP型素子領域とした。なお、前記素子領域33はN型素子領域となる。必要に応じて、シリコンウェハ51の各素子領域52,53にチャンネル制御のためのP型不純物、例えばボロンのイオン注入、活性化アニールを実施して各素子領域52,53の不純物濃度の調整を行った。なお、チャンネルイオン注入は通常、ゲート電極の形成前に行なわれるが、ダマシンゲートプロセスでは後述するゲート溝を形成した後での実施できるために必ずしもこの段階で行わなくてもよい。つづいて、バッファ酸化膜を残存させた状態で全面にCVD法により厚さ200nmの多結晶シリコン膜、厚さ40nmの窒化シリコン膜のこの順序で堆積した。ひきつづき、図示しないレジストパターンを前記窒化シリコン膜上に形成し、RIE等の異方性エッチングにより前記窒化シリコン膜および多結晶シリコン膜をエッチングし、前記各素子領域52,53に多結晶シリコン膜55および窒化シリコン膜56の積層膜からなる第1、第2のダミーゲート57、58をそれぞれ形成した。レジストパターンを剥離、除去し、再度、図示しないレジストパターンをN型素子領域53に形成し、このレジストパターンおよび第1ダミーゲート57をマスクとしてN型不純物、例えば砒素をP型素子領域52にイオン注入し、活性化して低濃度のN型のソース、ドレイン拡散層59,60を形成した。ひきつづき、レジストパターンを剥離、除去し、再度、図示しないレジストパターンをPMOS領域52に形成し、このレジストパターンおよび第2ダミーゲート58をマスクとしてP型不純物、例えばボロンをN型素子領域53にイオン注入し、活性化して低濃度のP型のソース、ドレイン拡散層61,62を形成した。
前述した実施例3において、P型素子領域52に位置するゲート絶縁膜73上にWNx膜75、N型素子領域53に位置するゲート絶縁膜74上にWNx膜75と仕事関数の異なるW膜78を形成する工程は、パターン状のTi膜77をN型素子領域53側の窒化タングステン(WNx)膜75上に形成し、所望の熱処理を施すことにより行なった。この実施例4では、シリコン酸化膜やカーボンのような反応阻止層をP型素子領域52側の窒化タングステン(WNx)膜75上に形成し、全面にTi膜を堆積した後、実施例3と同様な熱処理を施すことによりP型素子領域52およびN型素子領域53に位置するゲート絶縁膜73,74上にそれぞれWNx膜75およびこれと仕事関数の異なるW膜78を形成することできた。
Claims (6)
- 半導体基板上に第1導電材料膜をゲート絶縁膜を介して形成する工程と、
前記第1導電材料膜上にこの導電膜を還元し得る第2導電材料膜を選択的に形成する工程と、
前記第2導電材料膜で選択的に覆われた前記第1導電材料膜部分をその第2導電材料膜で還元反応させることにより組成を変えて第1導電材料膜と仕事関数が異なる第3導電材料膜に変換する工程と、
前記第1導電材料膜を有する第1ゲート電極および前記第3導電材料膜を少なくとも有し、前記第1ゲート電極と仕事関数の異なる第2ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に第1導電材料膜をゲート絶縁膜を介して形成する工程と、
前記第1導電材料膜に反応阻止層を選択的に形成する工程と、
前記反射防止層を含む前記第1導電材料膜上にこの導電膜を還元し得る第2導電材料膜を選択的に形成する工程と、
前記第2導電材料膜が直接する前記第1導電材料膜部分をその第2導電材料膜で還元反応させることにより組成を変えて第1導電材料膜と仕事関数が異なる第3導電材料膜に変換する工程と、
前記第1導電材料膜を少なくとも有する第1ゲート電極および前記第3導電材料膜を少なくとも有し、前記第1ゲート電極と仕事関数の異なる第2ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記ゲート絶縁膜は、金属酸化物膜またはシリケート膜であることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記第1導電材料膜は、窒化金属膜であり、前記第2導電材料膜は金属膜であることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記第1導電材料膜は、窒化タングステン膜であり、前記第2導電材料膜はチタン膜であることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記反応阻止層は、カーボンを含む層であることを特徴とする請求項1または2記載の半導体装置の製造方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007504671A (ja) * | 2003-09-04 | 2007-03-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | high−kゲート誘電体と関連の構造を有するCMOSゲートを形成するための、異なる仕事関数を有する金属を統合する方法 |
JP2007142153A (ja) * | 2005-11-18 | 2007-06-07 | Tokyo Electron Ltd | 半導体装置およびその製造方法 |
JP2007200946A (ja) * | 2006-01-23 | 2007-08-09 | Toshiba Corp | 半導体装置およびその製造方法 |
US7537987B2 (en) | 2005-10-28 | 2009-05-26 | Renesas Technology Corp. | Semiconductor device manufacturing method |
JP2012033770A (ja) * | 2010-07-30 | 2012-02-16 | Renesas Electronics Corp | 半導体装置の製造方法 |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7045847B2 (en) * | 2003-08-11 | 2006-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with high-k gate dielectric |
US7952118B2 (en) * | 2003-11-12 | 2011-05-31 | Samsung Electronics Co., Ltd. | Semiconductor device having different metal gate structures |
JP4085051B2 (ja) * | 2003-12-26 | 2008-04-30 | 株式会社東芝 | 半導体装置およびその製造方法 |
US7018887B1 (en) * | 2004-03-01 | 2006-03-28 | Advanced Micro Devices, Inc. | Dual metal CMOS transistors with silicon-metal-silicon stacked gate electrode |
US7030001B2 (en) * | 2004-04-19 | 2006-04-18 | Freescale Semiconductor, Inc. | Method for forming a gate electrode having a metal |
US7528024B2 (en) * | 2004-05-24 | 2009-05-05 | Texas Instruments Incorporated | Dual work function metal gate integration in semiconductor devices |
US7202123B1 (en) * | 2004-07-02 | 2007-04-10 | Advanced Micro Devices, Inc. | Mesa isolation technology for extremely thin silicon-on-insulator semiconductor devices |
US20060105533A1 (en) * | 2004-11-16 | 2006-05-18 | Chong Yung F | Method for engineering hybrid orientation/material semiconductor substrate |
JP2006156807A (ja) * | 2004-11-30 | 2006-06-15 | Toshiba Corp | 半導体装置およびその製造方法 |
JP4626411B2 (ja) * | 2005-06-13 | 2011-02-09 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
US7183596B2 (en) * | 2005-06-22 | 2007-02-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Composite gate structure in an integrated circuit |
US20070059874A1 (en) * | 2005-07-06 | 2007-03-15 | Sematech, Inc. | Dual Metal Gate and Method of Manufacture |
KR100697694B1 (ko) * | 2005-08-02 | 2007-03-20 | 삼성전자주식회사 | 듀얼 게이트를 갖는 반도체 장치 및 그 제조 방법 |
US20070048920A1 (en) * | 2005-08-25 | 2007-03-01 | Sematech | Methods for dual metal gate CMOS integration |
US7332433B2 (en) * | 2005-09-22 | 2008-02-19 | Sematech Inc. | Methods of modulating the work functions of film layers |
KR100663375B1 (ko) * | 2006-01-18 | 2007-01-02 | 삼성전자주식회사 | 금속질화막을 게이트전극으로 채택하는 반도체소자의제조방법 |
US7432164B2 (en) * | 2006-01-27 | 2008-10-07 | Freescale Semiconductor, Inc. | Semiconductor device comprising a transistor having a counter-doped channel region and method for forming the same |
KR100827435B1 (ko) * | 2006-01-31 | 2008-05-06 | 삼성전자주식회사 | 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법 |
JP2007214436A (ja) * | 2006-02-10 | 2007-08-23 | Tokyo Electron Ltd | 半導体装置の製造方法および半導体装置 |
US7435638B2 (en) * | 2006-05-26 | 2008-10-14 | Texas Instruments Incorporated | Dual poly deposition and through gate oxide implants |
JP4271230B2 (ja) * | 2006-12-06 | 2009-06-03 | 株式会社東芝 | 半導体装置 |
US8093116B2 (en) * | 2008-10-06 | 2012-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for N/P patterning in a gate last process |
US8293122B2 (en) * | 2009-01-21 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual metal for a backside package of backside illuminated image sensor |
JP5432798B2 (ja) * | 2010-03-30 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US8802524B2 (en) * | 2011-03-22 | 2014-08-12 | United Microelectronics Corp. | Method of manufacturing semiconductor device having metal gates |
KR20140028992A (ko) * | 2012-08-31 | 2014-03-10 | 에스케이하이닉스 주식회사 | 텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법 |
FR3018627A1 (fr) * | 2014-03-14 | 2015-09-18 | St Microelectronics Crolles 2 | Procede de formation de regions metalliques de grilles differentes de transistors mos |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4814854A (en) * | 1985-05-01 | 1989-03-21 | Texas Instruments Incorporated | Integrated circuit device and process with tin-gate transistor |
KR970011744B1 (ko) * | 1992-11-04 | 1997-07-15 | 마쯔시다덴기산교 가부시기가이샤 | 상보형 반도체장치 및 그 제조방법 |
KR0158608B1 (ko) * | 1993-12-29 | 1998-12-01 | 김광호 | 3단자 전력 절연 게이트 트랜지스터 및 그 제조방법 |
JPH08172139A (ja) * | 1994-12-19 | 1996-07-02 | Sony Corp | 半導体装置製造方法 |
US6027961A (en) | 1998-06-30 | 2000-02-22 | Motorola, Inc. | CMOS semiconductor devices and method of formation |
US6074915A (en) * | 1998-08-17 | 2000-06-13 | Taiwan Semiconductor Manufacturing Company | Method of making embedded flash memory with salicide and sac structure |
US6140688A (en) * | 1998-09-21 | 2000-10-31 | Advanced Micro Devices Inc. | Semiconductor device with self-aligned metal-containing gate |
US6291282B1 (en) | 1999-02-26 | 2001-09-18 | Texas Instruments Incorporated | Method of forming dual metal gate structures or CMOS devices |
US6524904B1 (en) * | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
US6111619A (en) * | 1999-05-27 | 2000-08-29 | Sharp Laboratories Of America, Inc. | Method of forming polycrystalline silicon TFTs with TiN/Cu/TiN interconnections for a liquid crystal display pixel array |
US6373111B1 (en) * | 1999-11-30 | 2002-04-16 | Intel Corporation | Work function tuning for MOSFET gate electrodes |
KR20010066122A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 |
KR100353551B1 (ko) * | 2000-01-28 | 2002-09-27 | 주식회사 하이닉스반도체 | 실리사이드 형성방법 |
KR100379510B1 (ko) * | 2000-07-29 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
JP2002198441A (ja) | 2000-11-16 | 2002-07-12 | Hynix Semiconductor Inc | 半導体素子のデュアル金属ゲート形成方法 |
KR100422342B1 (ko) * | 2000-12-29 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
KR100387259B1 (ko) * | 2000-12-29 | 2003-06-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100402381B1 (ko) * | 2001-02-09 | 2003-10-17 | 삼성전자주식회사 | 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법 |
KR100399356B1 (ko) * | 2001-04-11 | 2003-09-26 | 삼성전자주식회사 | 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법 |
US6693333B1 (en) * | 2001-05-01 | 2004-02-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator circuit with multiple work functions |
US6458695B1 (en) * | 2001-10-18 | 2002-10-01 | Chartered Semiconductor Manufacturing Ltd. | Methods to form dual metal gates by incorporating metals and their conductive oxides |
US6475908B1 (en) * | 2001-10-18 | 2002-11-05 | Chartered Semiconductor Manufacturing Ltd. | Dual metal gate process: metals and their silicides |
US6468851B1 (en) * | 2002-01-02 | 2002-10-22 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating CMOS device with dual gate electrode |
US6794234B2 (en) * | 2002-01-30 | 2004-09-21 | The Regents Of The University Of California | Dual work function CMOS gate technology based on metal interdiffusion |
US6808985B1 (en) * | 2002-02-21 | 2004-10-26 | Taiwan Semiconductor Manufacturing Company | Products derived from embedded flash/EEPROM products |
US6660577B2 (en) * | 2002-02-23 | 2003-12-09 | Taiwan Semiconductor Manufacturing Co. Ltd | Method for fabricating metal gates in deep sub-micron devices |
KR20030090411A (ko) * | 2002-05-23 | 2003-11-28 | 삼성전자주식회사 | 선택적 성장을 이용한 씨모스 게이트 및 그 제조방법 |
KR100476926B1 (ko) * | 2002-07-02 | 2005-03-17 | 삼성전자주식회사 | 반도체 소자의 듀얼 게이트 형성방법 |
US6689676B1 (en) * | 2002-07-26 | 2004-02-10 | Motorola, Inc. | Method for forming a semiconductor device structure in a semiconductor layer |
KR100440263B1 (ko) * | 2002-10-29 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
US6706581B1 (en) * | 2002-10-29 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices |
US6790719B1 (en) * | 2003-04-09 | 2004-09-14 | Freescale Semiconductor, Inc. | Process for forming dual metal gate structures |
-
2003
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007504671A (ja) * | 2003-09-04 | 2007-03-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | high−kゲート誘電体と関連の構造を有するCMOSゲートを形成するための、異なる仕事関数を有する金属を統合する方法 |
US7537987B2 (en) | 2005-10-28 | 2009-05-26 | Renesas Technology Corp. | Semiconductor device manufacturing method |
JP2007142153A (ja) * | 2005-11-18 | 2007-06-07 | Tokyo Electron Ltd | 半導体装置およびその製造方法 |
JP2007200946A (ja) * | 2006-01-23 | 2007-08-09 | Toshiba Corp | 半導体装置およびその製造方法 |
JP4528727B2 (ja) * | 2006-01-23 | 2010-08-18 | 株式会社東芝 | 半導体装置の製造方法 |
JP2012033770A (ja) * | 2010-07-30 | 2012-02-16 | Renesas Electronics Corp | 半導体装置の製造方法 |
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