JP2010087150A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】電界効果トランジスタ(142)は、基板(102)表面に形成されたp型低濃度領域110と、p型低濃度領域110表面に設けられたn型ドレイン側拡散領域112およびn型ソース側拡散領域114と、素子分離絶縁膜132および素子分離絶縁膜134とを含む。ここで、素子分離絶縁膜132が素子分離絶縁膜134よりも膜厚が厚く形成され、n型ソース側拡散領域114において、n型ドレイン側拡散領域112よりも、不純物の濃度が最も高いピーク濃度部分が深い位置に形成されている。
【選択図】図1
Description
基板と、前記基板の表面に形成されたゲート長Lのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置であって、
前記電界効果トランジスタは、
前記基板表面に形成された第1導電型の低濃度領域と、
前記第1導電型の前記低濃度領域表面に設けられ、表面の一部に前記ドレイン電極が形成された第2導電型のドレイン側拡散領域と、
前記第1導電型の前記低濃度領域表面において、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられ、表面の一部に前記ソース電極が形成された前記第2導電型のソース側拡散領域と、
前記第2導電型の前記ドレイン側拡散領域上に形成され、前記基板表面で当該ドレイン側拡散領域を分離するとともに前記チャネル領域と前記ドレイン電極とを分離する第1の素子分離絶縁膜と、
前記第2導電型の前記ソース側拡散領域上に、前記基板表面で当該ソース側拡散領域を分離するとともに前記チャネル領域と前記ソース電極とを分離する第2の素子分離絶縁膜と、
を含み、
前記第1の素子分離絶縁膜が前記第2の素子分離絶縁膜よりも膜厚が厚く形成され、前記ソース側拡散領域において、前記ドレイン側拡散領域よりも、前記第2導電型の不純物の濃度が最も高いピーク濃度部分が深い位置に形成された半導体装置が提供される。
基板と、前記基板の表面に形成されたゲート長Lのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置の製造方法であって、
前記基板表面に形成された第1導電型の低濃度領域の表面に、互いに距離を隔てて形成された第1の素子分離絶縁膜および第2の素子分離絶縁膜を形成する工程と、
前記第1導電型の前記低濃度領域表面に、前記第1の素子分離絶縁膜で分離される第2導電型のドレイン側拡散領域および、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられるとともに前記第2の素子分離絶縁膜で分離される前記第2導電型のソース側拡散領域を形成する工程と、
前記ドレイン側拡散領域表面の前記第1の素子分離絶縁膜で前記チャネル領域から分離された側に前記ドレイン電極を形成する工程と、
前記ソース側拡散領域表面の前記第2の素子分離絶縁膜で前記チャネル領域から分離された側に前記ソース電極を形成する工程と、
を含み、
前記第1の素子分離絶縁膜および前記第2の素子分離絶縁膜を形成する工程において、前記第1の素子分離絶縁膜を前記第2の素子分離絶縁膜よりも膜厚が厚くなるように形成する半導体装置の製造方法が提供される。
図1は、本実施の形態における半導体装置の構成を示す断面図である。図2は、図1の半導体装置の構成を示す平面図である。図1は、図2のB−B’断面図に該当する。
本実施の形態において、半導体装置100は、半導体基板102(基板)と、半導体基板102上に形成された高耐圧MOSトランジスタ142(電界効果トランジスタ)とを含む。
まず、半導体基板102上に所定の開口パターンを有するレジスト膜150を形成し、レジスト膜150をマスクとしてp型不純物イオン152をイオン注入する。ここで、p型不純物イオン152は、ボロン(B)とすることができる。これにより、半導体基板102表面にp型低濃度領域110が形成される(図3(a))。
図5は、本実施の形態における半導体装置の構成を示す断面図である。図6は、図5の半導体装置の構成を示す平面図である。図5は、図6のC−C’断面図に該当する。
本実施の形態において、半導体装置100の基板は、半導体ウェハである半導体基板102上に半導体層104が形成された構成とすることができる。半導体基板102は、たとえばp型のシリコン基板(シリコンウェハ)とすることができる。半導体層104は、たとえばp型のシリコンエピタキシャル層とすることができる。また、半導体装置100の半導体基板102および半導体層104中には、n型埋込領域106およびn型埋込領域106上に形成されるとともにn型埋込領域106から半導体層104表面にわたって継続的に形成されたn型シンカー領域108が形成されている。本実施の形態において、p型低濃度領域110は、半導体層104中のn型埋込領域106およびn型シンカー領域108に囲まれた領域に形成されている。n型埋込領域106やn型シンカー領域108の濃度は、1e19〜1e20cm−3程度とすることができる。n型埋込領域106およびn型シンカー領域108を設けることにより、バックゲート電極122に所定の電位を設定することができる。そのため、このような構成により、本実施の形態における半導体装置100のようなNMOSを、電流能力の比較的低いPMOSの代わりとして回路内の電源側(ハイサイド)に用いることができる。
まず、半導体基板102表面にn型埋込領域106を形成した後、エピタキシャル成長により、半導体基板102上に半導体層104を形成する。これにより、n型埋込領域106が半導体層104内にも広がる(図7(a))。次いで、半導体層104上に所定の開口パターンを有するレジスト膜150を形成し、レジスト膜150をマスクとしてp型不純物イオン152をイオン注入する。ここで、p型不純物イオン152は、ボロン(B)とすることができる。これにより、半導体層104表面にp型低濃度領域110が形成される(図7(b))。
図9は、第1の実施の形態で説明したのと同様の構成の半導体装置100を想定し、素子分離絶縁膜134をLOCOSで形成した場合の素子分離絶縁膜134の幅と膜厚との関係のシミュレーション結果を示す図である。
図12において、半導体装置100は、n型ドレイン側拡散領域112のソース電極120下方に形成されたn型ウェル領域170、およびバックゲート電極122の下方に形成されたp型ウェル領域172を含む。n型ウェル領域170およびp型ウェル領域172は、n型ドレイン側拡散領域112およびn型ソース側拡散領域114を形成する工程の前に形成することができる。
102 半導体基板
104 半導体層
106 n型埋込領域
108 n型シンカー領域
110 p型低濃度領域
110a チャネル領域
112 n型ドレイン側拡散領域
114 n型ソース側拡散領域
116 ドレイン電極
118 ドレイン電極
120 ソース電極
122 バックゲート電極
128 素子分離絶縁膜
130 素子分離絶縁膜
132 素子分離絶縁膜
134 素子分離絶縁膜
136 ゲート絶縁膜
138 ゲート電極
142 高耐圧MOSトランジスタ
150 レジスト膜
152 p型不純物イオン
154 酸化膜
156 レジスト膜
158 n型不純物イオン
160 レジスト膜
162 n型不純物イオン
170 n型ウェル領域
172 p型ウェル領域
Claims (6)
- 基板と、前記基板の表面に形成されたゲート長Lのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置であって、
前記電界効果トランジスタは、
前記基板表面に形成された第1導電型の低濃度領域と、
前記第1導電型の前記低濃度領域表面に設けられ、表面の一部に前記ドレイン電極が形成された第2導電型のドレイン側拡散領域と、
前記第1導電型の前記低濃度領域表面において、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられ、表面の一部に前記ソース電極が形成された前記第2導電型のソース側拡散領域と、
前記第2導電型の前記ドレイン側拡散領域上に形成され、前記基板表面で当該ドレイン側拡散領域を分離するとともに前記チャネル領域と前記ドレイン電極とを分離する第1の素子分離絶縁膜と、
前記第2導電型の前記ソース側拡散領域上に、前記基板表面で当該ソース側拡散領域を分離するとともに前記チャネル領域と前記ソース電極とを分離する第2の素子分離絶縁膜と、
を含み、
前記第1の素子分離絶縁膜が前記第2の素子分離絶縁膜よりも膜厚が厚く形成され、前記ソース側拡散領域において、前記ドレイン側拡散領域よりも、前記第2導電型の不純物の濃度が最も高いピーク濃度部分が深い位置に形成された半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の素子分離絶縁膜が前記第2の素子分離絶縁膜よりも幅が広く形成された半導体装置。 - 請求項1または2に記載の半導体装置において、
前記ドレイン側拡散領域と前記ソース側拡散領域とが、同一のイオン注入工程で形成された半導体装置。 - 基板と、前記基板の表面に形成されたゲート長Lのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置の製造方法であって、
前記基板表面に形成された第1導電型の低濃度領域の表面に、互いに距離を隔てて形成された第1の素子分離絶縁膜および第2の素子分離絶縁膜を形成する工程と、
前記第1導電型の前記低濃度領域表面に、前記第1の素子分離絶縁膜で分離される第2導電型のドレイン側拡散領域および、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられるとともに前記第2の素子分離絶縁膜で分離される前記第2導電型のソース側拡散領域を形成する工程と、
前記ドレイン側拡散領域表面の前記第1の素子分離絶縁膜で前記チャネル領域から分離された側に前記ドレイン電極を形成する工程と、
前記ソース側拡散領域表面の前記第2の素子分離絶縁膜で前記チャネル領域から分離された側に前記ソース電極を形成する工程と、
を含み、
前記第1の素子分離絶縁膜および前記第2の素子分離絶縁膜を形成する工程において、前記第1の素子分離絶縁膜を前記第2の素子分離絶縁膜よりも膜厚が厚くなるように形成する半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、
前記第1の素子分離絶縁膜および前記第2の素子分離絶縁膜を形成する工程において、前記第1の素子分離絶縁膜および前記第2の素子分離絶縁膜を、LOCOSにより形成し、前記第1の素子分離絶縁膜が前記第2の素子分離絶縁膜よりも幅が広くなるように形成する半導体装置の製造方法。 - 請求項4または5に記載の半導体装置の製造方法において、
前記ドレイン側拡散領域および前記ソース側拡散領域を形成する工程において、前記ドレイン側拡散領域と前記ソース側拡散領域とを、同一のイオン注入工程で形成する半導体装置の製造方法。
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