JPH07107932B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07107932B2 JPH07107932B2 JP61197074A JP19707486A JPH07107932B2 JP H07107932 B2 JPH07107932 B2 JP H07107932B2 JP 61197074 A JP61197074 A JP 61197074A JP 19707486 A JP19707486 A JP 19707486A JP H07107932 B2 JPH07107932 B2 JP H07107932B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity concentration
- region
- low impurity
- drain
- concentration region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 239000012535 impurity Substances 0.000 claims description 124
- 230000007704 transition Effects 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 17
- 229910052787 antimony Inorganic materials 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 230000005669 field effect Effects 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000012552 review Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008014 freezing Effects 0.000 description 2
- 238000007710 freezing Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 206010060904 Freezing phenomenon Diseases 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005428 wave function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁ゲート型電解効果トランジスタを少なく
とも有する半導体装置に係り、特に、低温下においても
ドレイン電流の減少を最小限に抑えながらソース、ドレ
イン間の耐圧を向上し得る半導体装置に関する。
とも有する半導体装置に係り、特に、低温下においても
ドレイン電流の減少を最小限に抑えながらソース、ドレ
イン間の耐圧を向上し得る半導体装置に関する。
絶縁ゲート型電界効果トランジスタとしては、半導体基
板表面を熱酸化して形成した酸化膜をゲート絶縁膜とし
たMOS型電界効果トランジスタ（以下MOSFETと略記す
る）が代表的であり、以下このMOSFETを例として説明す
る。
板表面を熱酸化して形成した酸化膜をゲート絶縁膜とし
たMOS型電界効果トランジスタ（以下MOSFETと略記す
る）が代表的であり、以下このMOSFETを例として説明す
る。
第２図は、特開昭51−68776号に開示された従来のｎチ
ャネルMOSFETの一例の断面図である。図において、１は
ｐ型Si（シリコン）基板、２はゲート電極、３はSi基板
１の表面を熱酸化して形成され薄いゲート酸化膜、４は
ｎ型低不純物濃度領域、５、６はｎ型高不純物濃度ソー
ス、ドレイン領域である。
ャネルMOSFETの一例の断面図である。図において、１は
ｐ型Si（シリコン）基板、２はゲート電極、３はSi基板
１の表面を熱酸化して形成され薄いゲート酸化膜、４は
ｎ型低不純物濃度領域、５、６はｎ型高不純物濃度ソー
ス、ドレイン領域である。
MOSFETにおいてチャネル長が短くなると、ソース、ドレ
イン間の耐圧が劣化するため、第２図に示したように、
ソース、ドレイン領域５、６のゲート電極２下の伝導チ
ャネル領域に隣接する端部領域に低不純物濃度領域４を
形成してドレイン端部近傍の電界を緩和し、耐圧を向上
させる方法が従来採用されている。
イン間の耐圧が劣化するため、第２図に示したように、
ソース、ドレイン領域５、６のゲート電極２下の伝導チ
ャネル領域に隣接する端部領域に低不純物濃度領域４を
形成してドレイン端部近傍の電界を緩和し、耐圧を向上
させる方法が従来採用されている。
上記従来技術によって作製したMOSFETを、室温より低い
温度で動作させると、低不純物濃度領域４におけるキャ
リアの凍結現象によってキャリア数が減少し、これがソ
ース、ドレイン抵抗となって働き、MOSFETのドレイン電
流を低減させるため、MOSFETの高速動作の妨げとなると
いう問題があった。
温度で動作させると、低不純物濃度領域４におけるキャ
リアの凍結現象によってキャリア数が減少し、これがソ
ース、ドレイン抵抗となって働き、MOSFETのドレイン電
流を低減させるため、MOSFETの高速動作の妨げとなると
いう問題があった。
本発明の目的は、室温からOK近傍の極低温までの広い温
度範囲にわたって高速に動作し、かつ、ソース、ドレイ
ン間における耐圧の低下を防止し得る絶縁ゲート型電界
効果トランジスタを提供することにある。
度範囲にわたって高速に動作し、かつ、ソース、ドレイ
ン間における耐圧の低下を防止し得る絶縁ゲート型電界
効果トランジスタを提供することにある。
不純物を含む半導体の極低温下における電気伝導度につ
いては、レビューズ・オブ・モダン・フィジックス（Re
v.Mod.Phys.）40（1968年）第815〜829頁およびフィジ
カル・レビュー・レターズ（Phys.Rev.Lett.）45（1980
年）、第1723〜1726頁において述べられている。第３図
は、Siにリン（Ｐ）をドープした試料の電気伝導度の不
純物濃度依存性を示す図で、横軸に不純物濃度（×1018
/cm3）を取り、縦軸に電気伝導度（（Ω・cm）-1）をと
ってある。温度は1mKの場合である。
いては、レビューズ・オブ・モダン・フィジックス（Re
v.Mod.Phys.）40（1968年）第815〜829頁およびフィジ
カル・レビュー・レターズ（Phys.Rev.Lett.）45（1980
年）、第1723〜1726頁において述べられている。第３図
は、Siにリン（Ｐ）をドープした試料の電気伝導度の不
純物濃度依存性を示す図で、横軸に不純物濃度（×1018
/cm3）を取り、縦軸に電気伝導度（（Ω・cm）-1）をと
ってある。温度は1mKの場合である。
すなわち、第３図に示すように、極低温下の不純物添加
半導体における電気伝導度は、ある臨界不純物濃度ncを
境に急激に変化する。これをMott転移と称し、Mott転移
濃度nc以上の不純物濃度では、極低温下でも低い抵抗値
が実現できる。
半導体における電気伝導度は、ある臨界不純物濃度ncを
境に急激に変化する。これをMott転移と称し、Mott転移
濃度nc以上の不純物濃度では、極低温下でも低い抵抗値
が実現できる。
本発明では従来技術の問題点を解決するために、絶縁ゲ
ート型電界効果トランジスタの伝導チャネル領域に隣接
する上記低不純物濃度領域の不純物濃度をMott転移濃度
ncの近傍あるいはそれ以上に設定することを要旨とす
る。
ート型電界効果トランジスタの伝導チャネル領域に隣接
する上記低不純物濃度領域の不純物濃度をMott転移濃度
ncの近傍あるいはそれ以上に設定することを要旨とす
る。
さらに詳しく言えば、本発明は、第１導電型の半導体基
板上に薄いゲート酸化膜を介して形成されたゲート電極
と、該ゲート電極の両側の上記半導体基板の表面領域に
形成された上記第１導電型とは反対の導電型の第２導電
型のソース、ドレイン領域とを具備する絶縁ゲート型電
界効果トランジスタを少なくとも有する半導体装置にお
いて、上記第２導電型のソース、ドレイン領域の少なく
ともドレイン領域のうち、上記ゲート電極下の伝導チャ
ネル領域に隣接する端部領域に低不純物濃度領域を有
し、該低不純物濃度領域の少なくとも一部の不純物濃度
が、当該ドレインもしくはソース領域の他の部分の不純
物濃度よりも低く、かつ半導体材料および不純物種によ
り決定されるMott転移濃度の近傍あるいはこれよりも高
いことを特徴とするものである。
板上に薄いゲート酸化膜を介して形成されたゲート電極
と、該ゲート電極の両側の上記半導体基板の表面領域に
形成された上記第１導電型とは反対の導電型の第２導電
型のソース、ドレイン領域とを具備する絶縁ゲート型電
界効果トランジスタを少なくとも有する半導体装置にお
いて、上記第２導電型のソース、ドレイン領域の少なく
ともドレイン領域のうち、上記ゲート電極下の伝導チャ
ネル領域に隣接する端部領域に低不純物濃度領域を有
し、該低不純物濃度領域の少なくとも一部の不純物濃度
が、当該ドレインもしくはソース領域の他の部分の不純
物濃度よりも低く、かつ半導体材料および不純物種によ
り決定されるMott転移濃度の近傍あるいはこれよりも高
いことを特徴とするものである。
なお、Mott転移濃度ncの値は、半導体材料および不純物
種によって決まり、フィジカル・レビュー・ビー（Phy
s.Rev.B）17（1978年）第2575〜2581頁に記載されてい
るように、例えばSi基板を用いて、As（ヒ素）を不純物
とした場合は６×1018/cm3、Ｐ、Sb（アンチモン）、あ
るいはＢ（ボロン）を不純物とた場合は３×1018/cm3と
いう値である。このMott転移濃度ncは nc＝（x/aH）３ （但し、ｘは0.2〜0.3の定数、aHは不純物原子の半径）
で計算することができる。aHはe2/dεE0（但し、ｅは電
子の電荷量、εは半導体基板の誘電率、E0はイオン化エ
ネルギー）によって計算できる。
種によって決まり、フィジカル・レビュー・ビー（Phy
s.Rev.B）17（1978年）第2575〜2581頁に記載されてい
るように、例えばSi基板を用いて、As（ヒ素）を不純物
とした場合は６×1018/cm3、Ｐ、Sb（アンチモン）、あ
るいはＢ（ボロン）を不純物とた場合は３×1018/cm3と
いう値である。このMott転移濃度ncは nc＝（x/aH）３ （但し、ｘは0.2〜0.3の定数、aHは不純物原子の半径）
で計算することができる。aHはe2/dεE0（但し、ｅは電
子の電荷量、εは半導体基板の誘電率、E0はイオン化エ
ネルギー）によって計算できる。
従って、上記低不純物濃度領域の不純物濃度をこの値の
近傍以上に設定する。その不純物濃度上限は、言うまで
もなく高不純物濃度ソース、ドレイン領域の不純物濃度
より低く、具体的には１×1020/cm3以下が望ましい。
近傍以上に設定する。その不純物濃度上限は、言うまで
もなく高不純物濃度ソース、ドレイン領域の不純物濃度
より低く、具体的には１×1020/cm3以下が望ましい。
上記低不純物濃度領域の不純物濃度をMott転移濃度ncの
近傍以上に設定すると、不純物に捕えられた電子（ｎ型
不純物の場合;p型不純物の場合は正孔）の波動関数の重
なりが大きくなり、これによって不純物イオンのクーロ
ン場（静電気力）が遮蔽される。この遮蔽距離が不純物
イオンの原子半径（ボーア半径）より小さくなれば電子
（あるいは正孔）は一つの不純物に束縛されなくなり、
電子（あるいは正孔）は、半導体の伝導帯に熱的に励起
されなくても伝導可能な状態となる。
近傍以上に設定すると、不純物に捕えられた電子（ｎ型
不純物の場合;p型不純物の場合は正孔）の波動関数の重
なりが大きくなり、これによって不純物イオンのクーロ
ン場（静電気力）が遮蔽される。この遮蔽距離が不純物
イオンの原子半径（ボーア半径）より小さくなれば電子
（あるいは正孔）は一つの不純物に束縛されなくなり、
電子（あるいは正孔）は、半導体の伝導帯に熱的に励起
されなくても伝導可能な状態となる。
第４図は、従来および本発明のMOSFETの低不純物濃度領
域の電気伝導度の温度依存性を比較して示す図である。
図の横軸は温度（Ｋ）を、縦軸は低不純物濃度領域の電
気伝導度（1/Ω・cm）を示す。半導体基板してSiにＰを
ドープしたものを用い、この場合のMott転移濃度ncは３
×1018/cm3である。本発明のMOSFETの低不純物濃度領域
の不純物濃度は４×1018/cm3、従来のMOSFETの低不純物
濃度領域の不純物濃度は１×1018/cm3である。
域の電気伝導度の温度依存性を比較して示す図である。
図の横軸は温度（Ｋ）を、縦軸は低不純物濃度領域の電
気伝導度（1/Ω・cm）を示す。半導体基板してSiにＰを
ドープしたものを用い、この場合のMott転移濃度ncは３
×1018/cm3である。本発明のMOSFETの低不純物濃度領域
の不純物濃度は４×1018/cm3、従来のMOSFETの低不純物
濃度領域の不純物濃度は１×1018/cm3である。
この図から明らかなように、Mott転移濃度ncより低い不
純物濃度のMOSFETの低不純物濃度領域では、温度を下げ
るに従いキャリアが凍結してキャリア数が減少し、特に
200K以下の温度において急激に電気伝導度が低下する。
これに対して、本発明の半導体装置の低不純物濃度領域
は、低温下においても、極端に高抵抗化することがな
い。
純物濃度のMOSFETの低不純物濃度領域では、温度を下げ
るに従いキャリアが凍結してキャリア数が減少し、特に
200K以下の温度において急激に電気伝導度が低下する。
これに対して、本発明の半導体装置の低不純物濃度領域
は、低温下においても、極端に高抵抗化することがな
い。
従って、本発明による絶縁ゲート型電界効果トランジス
タは、低温下でも従来構造より大きなドレイン電流値を
示す。すなわち、室温から極低温までの広い温度範囲に
わたり高速に動作する絶縁ゲート型電界効果トランジス
タが実現できる。また、この低不純物濃度領域はドレイ
ン端部近傍の電界を緩和するので、室温から極低温にわ
たる広い温度範囲にわたりソース・ドレイン間の耐圧を
向上することが可能となる。
タは、低温下でも従来構造より大きなドレイン電流値を
示す。すなわち、室温から極低温までの広い温度範囲に
わたり高速に動作する絶縁ゲート型電界効果トランジス
タが実現できる。また、この低不純物濃度領域はドレイ
ン端部近傍の電界を緩和するので、室温から極低温にわ
たる広い温度範囲にわたりソース・ドレイン間の耐圧を
向上することが可能となる。
実施例 １ 第１図は、本発明の第１の実施例のｎチャネルMOSFETの
断面図である。
断面図である。
図において、１はｐ型Si基板、２はゲート電極、３はゲ
ート酸化膜、５、６はそれぞれｎ型高不純物濃度ソース
領域、ドレイン領域、４はｎ型低不純物濃度領域、７は
素子間分離用の厚いSiO2膜を示す。ここで、ソース、ド
レイン領域５、６は、ひ素（As）、リン（Ｐ）、アンチ
モン（Sb）などの公知のｎ型不純物を１×1019/cm3以上
の濃度で導入して形成した低抵抗領域である。低不純物
濃度領域４は、As、Ｐ、Sbなどのｎ型不純物を上記Mott
転移濃度ncの近傍以上の濃度だけ、イオン打ち込み、熱
拡散などの公知の不純物領域形成法を用いて形成する。
ここで、Mott転移濃度ncの値は、前述のように、上記文
献のフィジカル・レビュー・ビーに記載されているよう
に、Si基板を用いて、Asを不純物とした場合は６×1018
/cm3、ＰあるいはSbを不純物とした場合は３×1018/cm3
という値である。
ート酸化膜、５、６はそれぞれｎ型高不純物濃度ソース
領域、ドレイン領域、４はｎ型低不純物濃度領域、７は
素子間分離用の厚いSiO2膜を示す。ここで、ソース、ド
レイン領域５、６は、ひ素（As）、リン（Ｐ）、アンチ
モン（Sb）などの公知のｎ型不純物を１×1019/cm3以上
の濃度で導入して形成した低抵抗領域である。低不純物
濃度領域４は、As、Ｐ、Sbなどのｎ型不純物を上記Mott
転移濃度ncの近傍以上の濃度だけ、イオン打ち込み、熱
拡散などの公知の不純物領域形成法を用いて形成する。
ここで、Mott転移濃度ncの値は、前述のように、上記文
献のフィジカル・レビュー・ビーに記載されているよう
に、Si基板を用いて、Asを不純物とした場合は６×1018
/cm3、ＰあるいはSbを不純物とした場合は３×1018/cm3
という値である。
本実施例では、特に、高不純物濃度ソース、ドレイン領
域５、６形成用の不純物としてはAsを用い、不純物濃度
を１×1020/cm3、低不純物濃度領域４の形成用不純物と
してはＰを用い、不純物濃度を５×1018/cm3に形成し
た。
域５、６形成用の不純物としてはAsを用い、不純物濃度
を１×1020/cm3、低不純物濃度領域４の形成用不純物と
してはＰを用い、不純物濃度を５×1018/cm3に形成し
た。
このような構造を有するｎチャネルMOSFETを動作させた
場合、低不純物濃度領域４があるためにドレイン近傍の
電界が緩和され、ソース、ドレイン間の耐圧を向上させ
ることができる。また、該低不純物濃度領域４の濃度が
Mott転移濃度ncの近傍以上の濃度に設定されているた
め、低温下の動作においても、キャリアの凍結を回避で
き、低不純物濃度領域は極端に高抵抗化することがな
く、デバイスは正常に動作する。これによって室温から
OK近傍の極低温までの広い温度範囲にわたって、大きな
ドレイン電流値を示し、従って高速動作が可能となる。
このことは、第５図に示した測定値から明らかである。
場合、低不純物濃度領域４があるためにドレイン近傍の
電界が緩和され、ソース、ドレイン間の耐圧を向上させ
ることができる。また、該低不純物濃度領域４の濃度が
Mott転移濃度ncの近傍以上の濃度に設定されているた
め、低温下の動作においても、キャリアの凍結を回避で
き、低不純物濃度領域は極端に高抵抗化することがな
く、デバイスは正常に動作する。これによって室温から
OK近傍の極低温までの広い温度範囲にわたって、大きな
ドレイン電流値を示し、従って高速動作が可能となる。
このことは、第５図に示した測定値から明らかである。
すなわち、第５図は、従来および本発明のｎチャネルMO
SFETのドレイン電流値のチャネル長依存性を示す図であ
る。横軸はチャネル長（μｍ）を、縦軸はドレイン電流
値（mA/mm）を示し、ゲーと電圧（VG）−しきい電圧（V
T）＝4V、ドレイン電圧（VD）＝0.1Vであり、●は本発
明、○は従来のMOSFETを示し、それぞれ77K、300Kの温
度で動作させた場合を示す。
SFETのドレイン電流値のチャネル長依存性を示す図であ
る。横軸はチャネル長（μｍ）を、縦軸はドレイン電流
値（mA/mm）を示し、ゲーと電圧（VG）−しきい電圧（V
T）＝4V、ドレイン電圧（VD）＝0.1Vであり、●は本発
明、○は従来のMOSFETを示し、それぞれ77K、300Kの温
度で動作させた場合を示す。
この図から明らかなように、短いチャネル長のMOSFETに
おいては本発明と従来構造ではドレイン電流に顕著な差
がみられ、本発明のMOSFETの方が大きなドレイン電流を
得ることができる。
おいては本発明と従来構造ではドレイン電流に顕著な差
がみられ、本発明のMOSFETの方が大きなドレイン電流を
得ることができる。
このように、本実施例のMOSFETにおいては、ソース、ド
レイン間の耐圧の低下を防止できるとともに、高速動作
が可能なMOSFETが実現できる。
レイン間の耐圧の低下を防止できるとともに、高速動作
が可能なMOSFETが実現できる。
実施例 ２ 第６図は、本発明の第２の実施例のｎチャネルMOSFETの
断面図である。図において、第１図と同符号のものは同
一のものを示す。４′、４″は低不純物濃度領域である
が、それぞれ不純物種を変えて形成した。例えば、低不
純物濃度領域４′の形成用不純物はAs、低不純物濃度領
域４″の形成用不純物はＰである。この場合、４′、
４″のうちいずれか少なくとも一方が、Mott転移濃度nc
の近傍以上であればよい。なぜなら、一方をnc近傍以上
の濃度とすることにより、その部分のキャリアの凍結を
回避でき、低温下でも低抵抗とすることができるからで
ある。従って、低不純物濃度領域４′のAs濃度を６×10
18/cm3以上に設定するか、あるいは低不純物濃度領域
４″のＰ濃度を３×1018/cm3以上の濃度に設定すること
により、ソース、ドレイン間の耐圧の低下を防止し、か
つ高速に動作するMOSFETが実現できる。本実施例は、二
種類の不純物を用いて低不純物濃度領域の濃度分布を制
御できるため、ドレイン近傍の電流経路が制御可能であ
り、このため高耐圧で拘束の素子を最適に実現できると
いう特長がある。
断面図である。図において、第１図と同符号のものは同
一のものを示す。４′、４″は低不純物濃度領域である
が、それぞれ不純物種を変えて形成した。例えば、低不
純物濃度領域４′の形成用不純物はAs、低不純物濃度領
域４″の形成用不純物はＰである。この場合、４′、
４″のうちいずれか少なくとも一方が、Mott転移濃度nc
の近傍以上であればよい。なぜなら、一方をnc近傍以上
の濃度とすることにより、その部分のキャリアの凍結を
回避でき、低温下でも低抵抗とすることができるからで
ある。従って、低不純物濃度領域４′のAs濃度を６×10
18/cm3以上に設定するか、あるいは低不純物濃度領域
４″のＰ濃度を３×1018/cm3以上の濃度に設定すること
により、ソース、ドレイン間の耐圧の低下を防止し、か
つ高速に動作するMOSFETが実現できる。本実施例は、二
種類の不純物を用いて低不純物濃度領域の濃度分布を制
御できるため、ドレイン近傍の電流経路が制御可能であ
り、このため高耐圧で拘束の素子を最適に実現できると
いう特長がある。
実施例 ３ 第７図は、本発明の第３の実施例のｎチャネルMOSFETの
断面図である。同図において４、11は低不純物濃度領域
であるが、ソース、ドレイン領域５、６の端部からゲー
ト電極下の伝導チャネルが形成される領域をも含む形で
形成されている。本実施例では、低不純物濃度領域４お
よび11は、As、Ｐ、Sbなどの公知のｎ型不純物を用いて
形成し、低不純物濃度領域４の不純物濃度はMott移転濃
度nc近傍以上の濃度に設定し、低不純物濃度領域11の濃
度はnc以下の濃度に設定する。本実施例においても、ド
レイン領域６の端部の低不純物濃度領域４の濃度をncの
近傍以上に設定することにより、ソース、ドレイン間の
耐圧の低下を防止し、かつ高速に動作するMOSFETが実現
できる。また、本実施例では、低不純物濃度領域11があ
ることにより、伝導チャネルが基板表面から離れた、い
わゆる埋め込みチャネルとなるためキャリア移動度が向
上し、第１の実施例と比べて高速動作が可能である。
断面図である。同図において４、11は低不純物濃度領域
であるが、ソース、ドレイン領域５、６の端部からゲー
ト電極下の伝導チャネルが形成される領域をも含む形で
形成されている。本実施例では、低不純物濃度領域４お
よび11は、As、Ｐ、Sbなどの公知のｎ型不純物を用いて
形成し、低不純物濃度領域４の不純物濃度はMott移転濃
度nc近傍以上の濃度に設定し、低不純物濃度領域11の濃
度はnc以下の濃度に設定する。本実施例においても、ド
レイン領域６の端部の低不純物濃度領域４の濃度をncの
近傍以上に設定することにより、ソース、ドレイン間の
耐圧の低下を防止し、かつ高速に動作するMOSFETが実現
できる。また、本実施例では、低不純物濃度領域11があ
ることにより、伝導チャネルが基板表面から離れた、い
わゆる埋め込みチャネルとなるためキャリア移動度が向
上し、第１の実施例と比べて高速動作が可能である。
実施例 ４ 第８図は、本発明の第４の実施例のｎチャネルMOSFETの
断面図である。本実施例では、As、Ｐ、Sbなどの公知の
ｎ型不純物をMott転移濃度ncの近傍以上の濃度導入する
ことにより形成された低不純物濃度領域４が、ドレイン
領域６の端部にのみ形成されている。この構造によって
もドレイン領域６の近傍における電界を低不純物濃度領
域４が緩和し、ソース、ドレイン間の耐圧低下を防止
し、かつ高速に動作するMOSFETが実現できる。本実施例
では、ソース領域５の端部に低不純物濃度領域がないた
め、第１の実施例に比べて、寄生的な抵抗成分が小さく
なり、より高速な動作が可能となる。
断面図である。本実施例では、As、Ｐ、Sbなどの公知の
ｎ型不純物をMott転移濃度ncの近傍以上の濃度導入する
ことにより形成された低不純物濃度領域４が、ドレイン
領域６の端部にのみ形成されている。この構造によって
もドレイン領域６の近傍における電界を低不純物濃度領
域４が緩和し、ソース、ドレイン間の耐圧低下を防止
し、かつ高速に動作するMOSFETが実現できる。本実施例
では、ソース領域５の端部に低不純物濃度領域がないた
め、第１の実施例に比べて、寄生的な抵抗成分が小さく
なり、より高速な動作が可能となる。
なお、上記実施例では、本発明をｎチャネルMOSFETに適
用した例を示したが、ｐチャネルMOSFETおよび他の絶縁
ゲート型電界効果トランジスタにも同様に本発明を適用
することができる。例えば、ｐチャネルMOSFETに本発明
を適用する場合には、低不純物濃度領域４はホウ素
（Ｂ）を用いて形成し、その不純物濃度はその場合のMo
tt転移濃度ncである３×1018/cm3の近傍以上に設定す
る。また、ここでとり上げなかった他の不純物種の場合
にもMott転移濃度ncは上記の式 nc＝（x/aH）３ によって計算することができるので、この計算値ncの近
傍以上の濃度値に低不純物濃度領域の濃度を設定するこ
とにより、上記実施例では使用しなかった不純物を用い
ても本発明を適用することができる。
用した例を示したが、ｐチャネルMOSFETおよび他の絶縁
ゲート型電界効果トランジスタにも同様に本発明を適用
することができる。例えば、ｐチャネルMOSFETに本発明
を適用する場合には、低不純物濃度領域４はホウ素
（Ｂ）を用いて形成し、その不純物濃度はその場合のMo
tt転移濃度ncである３×1018/cm3の近傍以上に設定す
る。また、ここでとり上げなかった他の不純物種の場合
にもMott転移濃度ncは上記の式 nc＝（x/aH）３ によって計算することができるので、この計算値ncの近
傍以上の濃度値に低不純物濃度領域の濃度を設定するこ
とにより、上記実施例では使用しなかった不純物を用い
ても本発明を適用することができる。
次に、本発明による絶縁ゲート型電界効果トランジスタ
の製造プロセスをｎチャネルMOSFETに例を挙げて説明す
る。
の製造プロセスをｎチャネルMOSFETに例を挙げて説明す
る。
第９図（Ａ）〜（Ｅ）は、本発明のnMOSFETの製造プロ
セスの一例を示す工程断面図である。まず、同図（Ａ）
に示すように、ｐ型Si基板１の表面に素子間分離用の厚
さ約0.5〜1.0μｍのSiO2膜７を形成し、次に、厚さ約２
〜50nmの薄いゲート酸化膜３およびゲート電極２を公知
の方法により形成する。
セスの一例を示す工程断面図である。まず、同図（Ａ）
に示すように、ｐ型Si基板１の表面に素子間分離用の厚
さ約0.5〜1.0μｍのSiO2膜７を形成し、次に、厚さ約２
〜50nmの薄いゲート酸化膜３およびゲート電極２を公知
の方法により形成する。
次に、ｎ型不純物、例えばＰを200KeV以下の打ち込みエ
ネルギー、ドーズ量２×1013〜２×1014/cm2程度の条件
でイオン打ち込みし、同図（Ｂ）に示すように、ｎ型低
不純物濃度領域４を形成する。このときの不純物濃度は
２×1018〜２×1019/cm3程度である。
ネルギー、ドーズ量２×1013〜２×1014/cm2程度の条件
でイオン打ち込みし、同図（Ｂ）に示すように、ｎ型低
不純物濃度領域４を形成する。このときの不純物濃度は
２×1018〜２×1019/cm3程度である。
次に、化学気相堆積法（CVD法）によりSiO2膜あるいはP
SG膜を厚さ約0.05〜0.3μｍ堆積し、その後、異方性の
ドライエッチングによりゲート電極２の側壁部に、同図
（Ｃ）に示すように、ザイドウォールスペーサ８を形成
する。
SG膜を厚さ約0.05〜0.3μｍ堆積し、その後、異方性の
ドライエッチングによりゲート電極２の側壁部に、同図
（Ｃ）に示すように、ザイドウォールスペーサ８を形成
する。
その後、ｎ型不純物、例えばAsをドーズ量1015〜1016/c
m2の条件でイオン打ち込みして、同図（Ｄ）に示すよう
に、ｎ型高不純物濃度ソース、ドレイン領域５、６を形
成する。
m2の条件でイオン打ち込みして、同図（Ｄ）に示すよう
に、ｎ型高不純物濃度ソース、ドレイン領域５、６を形
成する。
最後に、同図（Ｅ）に示すように、PSG膜による表面保
護膜９と電極孔、電極10を形成して、目的とする高性能
MOSFETの構造を実現する。
護膜９と電極孔、電極10を形成して、目的とする高性能
MOSFETの構造を実現する。
以上説明したように、本発明によれば、絶縁ゲート型電
界効果トランジスタの少なくともドレイン端部の低不純
物濃度領域の不純物濃度を、その半導体基板材料および
不純物種により決まるMott転移濃度の近傍以上に設定す
ることにより、室温からOK近傍の極低温にわたる広い温
度範囲において、正常に動作し、ドレイン電流の減少が
少ないので高速に移動し、かつソース、ドレイン間の耐
圧低下を防止でき、従って、このトランジスタを組み入
れた半導体装置の信頼性を向上できる等の顕著な効果を
得ることができる。
界効果トランジスタの少なくともドレイン端部の低不純
物濃度領域の不純物濃度を、その半導体基板材料および
不純物種により決まるMott転移濃度の近傍以上に設定す
ることにより、室温からOK近傍の極低温にわたる広い温
度範囲において、正常に動作し、ドレイン電流の減少が
少ないので高速に移動し、かつソース、ドレイン間の耐
圧低下を防止でき、従って、このトランジスタを組み入
れた半導体装置の信頼性を向上できる等の顕著な効果を
得ることができる。
第１図は本発明の第１の実施例のｎチャネルMOSFETの断
面図、第２図は従来のｎチャネルMOSFETの一例の断面
図、第３図はｎ型不純物Ｐを含有するSiの電気伝導度の
不純物濃度依存性を示す図、第４図は従来および本発明
のｎチャネルMOSFETの低不純物濃度領域の電気伝導度の
温度依存性を比較して示す図、第５図は従来および本発
明のｎチャネルMOSFETのドレイン電流値のチャネル長依
存性を比較して示す図、第６図〜第８図はそれぞれ本発
明の別の実施例のｎチャネルMOSFETの断面図、第９図
（Ａ）〜（Ｅ）は本発明のｎチャネルMOSFETの製造プロ
セスの一例を示す工程断面図である。 １……ｐ型Si基板 ２……ゲート電極 ３……ゲート酸化膜 ４、４′、４″……低不純物濃度領域 ５……高不純物濃度ソース領域 ６……高不純物濃度ドレイン領域 ７……素子間分離用SiO2膜 ８……サイドウォールスペーサ ９……PSG表面保護膜 10……電極 11……伝導チャネル領域における低不純物濃度領域
面図、第２図は従来のｎチャネルMOSFETの一例の断面
図、第３図はｎ型不純物Ｐを含有するSiの電気伝導度の
不純物濃度依存性を示す図、第４図は従来および本発明
のｎチャネルMOSFETの低不純物濃度領域の電気伝導度の
温度依存性を比較して示す図、第５図は従来および本発
明のｎチャネルMOSFETのドレイン電流値のチャネル長依
存性を比較して示す図、第６図〜第８図はそれぞれ本発
明の別の実施例のｎチャネルMOSFETの断面図、第９図
（Ａ）〜（Ｅ）は本発明のｎチャネルMOSFETの製造プロ
セスの一例を示す工程断面図である。 １……ｐ型Si基板 ２……ゲート電極 ３……ゲート酸化膜 ４、４′、４″……低不純物濃度領域 ５……高不純物濃度ソース領域 ６……高不純物濃度ドレイン領域 ７……素子間分離用SiO2膜 ８……サイドウォールスペーサ ９……PSG表面保護膜 10……電極 11……伝導チャネル領域における低不純物濃度領域
Claims (6)
- 【請求項１】第１導電型を有する半導体基板の表面領域
に所定の間隔を介して互いに離間して形成された上記第
１導電型とは逆の第２導電型を有するソースおよびドレ
インと、当該ソースとドレインの間の上記半導体基板の
主表面上にゲート絶縁膜を介して形成されたゲート電極
と、上記ソースおよびドレインの少なくともドレイン
の、上記ゲート電極の下方に対向する側の端部に接して
上記半導体基板の表面領域に形成された上記第２導電型
を有する低不純物濃度領域を具備し当該低不純物濃度領
域の不純物濃度は、上記ドレインの不純物濃度より低
く、かつ上記半導体基板を構成する半導体と上記低不純
物濃度領域にドープされた不純物の種類によって定まる
Mott転移濃度以上であることを特徴とする半導体装置。 - 【請求項２】上記半導体および上記低不純物濃度領域に
ドープされた不純物は、それぞれシリコンおよび砒素で
あり、上記低不純物濃度領域の不純物濃度はほぼ６×10
18/cm3以上であることを特徴とする特許請求の範囲第１
項記載の半導体装置。 - 【請求項３】上記半導体はシリコンであり、上記低不純
物濃度領域にドープされた不純物はリン若しくはアンチ
モンであり、上記低不純物濃度領域の不純物濃度はほぼ
３×1018/cm3以上であることを特徴とする特許請求の範
囲第１項記載の半導体装置。 - 【請求項４】上記半導体および上記低不純物濃度領域に
ドープされた不純物は、それぞれシリコンおよびホウ素
であり、上記低不純物濃度領域の不純物濃度はほぼ３×
1018/cm3以上であることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - 【請求項５】上記低不純物濃度領域の不純物濃度は１×
1020/cm3以下であることを特徴とする特許請求の範囲第
１項から第４項のいずれかに記載の半導体装置。 - 【請求項６】上記低不純物濃度領域は互いに異なる不純
物がドープされた二つの領域が積層されて形成され、当
該二つの領域の少なくとも一方の領域の不純物濃度が、
Mott転移濃度以上の不純物濃度を有していることを特徴
とする特許請求の範囲第１項から第６項のいずれかに記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197074A JPH07107932B2 (ja) | 1986-08-25 | 1986-08-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197074A JPH07107932B2 (ja) | 1986-08-25 | 1986-08-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6353976A JPS6353976A (ja) | 1988-03-08 |
| JPH07107932B2 true JPH07107932B2 (ja) | 1995-11-15 |
Family
ID=16368283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61197074A Expired - Fee Related JPH07107932B2 (ja) | 1986-08-25 | 1986-08-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107932B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182171A (ja) * | 1984-02-29 | 1985-09-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61234077A (ja) * | 1985-04-10 | 1986-10-18 | Oki Electric Ind Co Ltd | Ｍｉｓ型電界効果トランジスタ |
-
1986
- 1986-08-25 JP JP61197074A patent/JPH07107932B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182171A (ja) * | 1984-02-29 | 1985-09-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61234077A (ja) * | 1985-04-10 | 1986-10-18 | Oki Electric Ind Co Ltd | Ｍｉｓ型電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6353976A (ja) | 1988-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4004040B2 (ja) | 半導体装置 | |
| US11424244B2 (en) | Integrated circuit having a vertical power MOS transistor | |
| KR940004446B1 (ko) | 반도체장치의 제조방법 | |
| JP5433352B2 (ja) | 半導体装置の製造方法 | |
| JP3247801B2 (ja) | Ｓｏｉ構造を有する半導体装置およびその製造方法 | |
| US9281390B2 (en) | Structure and method for forming programmable high-K/metal gate memory device | |
| US5734181A (en) | Semiconductor device and manufacturing method therefor | |
| JP2917922B2 (ja) | 半導体装置及びその製造方法 | |
| EP0187016A2 (en) | MISFET with lightly doped drain and method of manufacturing the same | |
| US20080173944A1 (en) | MOSFET on SOI device | |
| US20030209782A1 (en) | Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction | |
| JP5529846B2 (ja) | 相補型ｐ、及びｎＭＯＳＦＥＴトランジスタの製造方法、このトランジスタを包含する電子デバイス、及び少なくとも１つのこのデバイスを包含するプロセッサ | |
| US6639273B1 (en) | Silicon carbide n channel MOS semiconductor device and method for manufacturing the same | |
| US20050051856A1 (en) | Semiconductor device | |
| JP3103159B2 (ja) | 半導体装置 | |
| US5686735A (en) | Silicon-on-insulator (SOI) transistor | |
| US20040227186A1 (en) | Semiconductor device | |
| US10964815B2 (en) | CMOS finFET with doped spacers and method for forming the same | |
| JP3658564B2 (ja) | 半導体装置 | |
| JPH05102179A (ja) | 半導体装置及びその製造方法 | |
| JP2781918B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH07107932B2 (ja) | 半導体装置 | |
| JPH04212467A (ja) | 半導体装置およびその製造方法 | |
| JPH05183153A (ja) | 半導体装置 | |
| JP4365568B2 (ja) | ドーピング方法およびそれを用いた半導体素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |