JP4365568B2 - ドーピング方法およびそれを用いた半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造プロセスのうち、ｐ−ｎ接合形成のためのドーピング方法と、それを用いた半導体素子に関し、特に極浅い接合を有する高濃度ドーピング方法と、それを用いたＭＯＳ型電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴという）に関する。
【０００２】
【従来の技術】
これまで半導体ＬＳＩ（Large Scale Integration）デバイスは、加工寸法の微細化により、高集積化と高速化を同時に達成してきた。ＭＯＳＦＥＴの場合においても、素子の大きさを縮小する技術改善が行われてきたが、チャネル長が短くなるにつれ、短チャンネル効果やホットキャリア現象と呼ばれる素子の性能上好ましくない現象が顕著となる。
【０００３】
これら素子の性能に悪影響を及ぼす現象を抑制するためには、ソース、ドレイン接合の深さを浅くする必要がある。また、トランジスタの電流駆動能力を上げるために、ソース、ドレインのドーピング層の抵抗値（層抵抗）はできるだけ低くする必要がある。そこで、微細なＭＯＳＦＥＴでは、ドーピング層のキャリア濃度を高くして、この要求を満たすことになる。すなわち、微細なＭＯＳＦＥＴでは、ソース、ドレインの浅接合化と低抵抗化が同時に達成されなければならない。
【０００４】
従来、浅いソース、ドレイン接合を形成する技術として、低エネルギーのイオン注入と短時間急峻熱処理（Rapid Thermal Annealing Process）との組み合わせ（A. Ono et al.: 2000 Symposium on VLSI Technology Digest of Technical Papers, p.14）の他、プラズマドーピング（水野文三：応用物理、第７０巻、第１２号、ｐ１４５８−１４６２、２００１年）、選択エピタキシャル成長によるエレベイテッドソース／ドレイン（武藤勝彦：電子材料１１月号別冊／２００２年版超ＬＳＩ製造・試験装置ガイドブック、ｐ．９５−１０４、２００１年）、固層拡散（村上英一等：特開平８−１６７６５８号公報）、レーザードーピング（K. Shibahara et al.: 2001 Solid State Devices and Materials, p.236）などが試みられている。
【０００５】
【発明が解決しようとする課題】
しかし、上記従来の技術で得られる接合深さは高々２０ｎｍ、層抵抗は４００Ω／□程度である。今後、トランジスタの微細化を計るために、これら従来技術の限界を超えて極浅で高濃度なドーピング層を形成する技術が必要とされている。
【０００６】
また、これらのプロセス、特に短時間急峻熱処理は、実行するのに多大な電力を要し、エネルギー効率の点からも問題となっていただけでなく、高誘電率ゲート絶縁膜材料や金属ゲート材料など、耐熱性に制約のある新材料を用いることができない原因ともなっていた。
【０００７】
さらに、上記従来の技術はいずれも、イオン注入や熱拡散などの確率過程を経て不純物原子を半導体内に導入するため、不純物原子の位置や濃度に、必然的に統計的なばらつきが避けがたい。これに起因して、作製した素子の特性がばらつくことが、素子の微細化と共に重大な問題として浮上している。しかし、これを解決しうるドーピング方法はまったく知られておらず、新規な方法が必要とされている。
【０００８】
この発明は上記に鑑み提案されたもので、ソース、ドレインの浅接合化と低抵抗化を実現することができ、また製造する際のエネルギー効率を改善でき、耐熱性に制約のある材料にも適用することができ、さらに素子の特性をばらつかせることのないドーピング方法およびそれを用いた半導体素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、シリコン表面に付着させたクラスターからシリコン表面への電荷移動により、シリコン表面付近にキャリアを発生させ、上記クラスターは、ＴａＳｉ 12 、ＲｅＳｉ 16 、周期律表５族原子を含むシリコンクラスター、および周期律表３族原子を含むシリコンクラスターの何れかである、ことを特徴とするドーピング方法である。
【００１０】
また、請求項５に記載の発明は、シリコン表面に付着させたクラスターからシリコン表面への電荷移動により、シリコン表面付近にキャリアを発生させて製造し、上記クラスターは、ＴａＳｉ 12 、ＲｅＳｉ 16 、周期律表５族原子を含むシリコンクラスター、および周期律表３族原子を含むシリコンクラスターの何れかである、ことを特徴とする半導体素子である。
【００１１】
【発明の実施の形態】
以下にこの発明の実施の形態を図面に基づいて詳細に説明する。
【００１２】
図１は本発明の原理を説明するための図である。本発明は、キャリア供給源として働く分子またはクラスターを半導体表面に付着させ、これらキャリア供給源である分子またはクラスターから半導体表面への電荷移動により、半導体表面内部近傍に極薄い高濃度キャリア伝導層を形成する。
【００１３】
上記高濃度キャリア伝導層形成において、キャリア供給源である分子またはクラスターと半導体表面との化学ポテンシャルの差により、キャリアの種類が決定される。図１（ａ）に示すように、キャリア供給源である、半導体表面に付着させた分子またはクラスターの最高占有軌道（highest occupied molecular orbital，ＨＯＭＯ）のエネルギー準位が半導体表面の伝導帯下端より高ければ、分子またはクラスターから半導体表面に負の電荷が誘起される電荷移動が起こり、分子またはクラスターには正の電荷が生じ、半導体の表面付近には電子が引き寄せられて、キャリア伝導層を形成する。この場合、キャリア伝導層の電流の担い手は伝導電子である。
【００１４】
逆の場合、つまり図１（ｂ）に示すように、半導体表面に付着させた分子またはクラスターの最低非占有軌道（lowest unoccupied molecular orbital，ＬＵＭＯ）のエネルギー準位が半導体表面の価電子帯上端より低ければ、半導体表面から分子またはクラスターに負の電荷が誘起される電荷移動が起こり、分子またはクラスターには負の電荷が生じ、半導体の表面付近には正孔が引き寄せられて、キャリア伝導層を形成する。この場合、キャリア伝導層の電流の担い手は正孔となる。前者の場合、基板をｐ型半導体とすれば分子またはクラスターとの間にｐ−ｎ接合が形成され、後者の場合、基板をｎ型半導体とすれば分子またはクラスターとの間にｐ−ｎ接合が形成されることになる。
【００１５】
このとき、キャリア供給源となる分子またはクラスターとしては、半導体の価電子帯あるいは伝導帯に対して、分子またはクラスターの分子軌道が上記のエネルギー条件を満たすものを用いることができる。特に、半導体がシリコン（Ｓｉ）である場合には、遷移金属原子を内包するＳｉクラスター、または、砒素、アンチモンなどの周期律表５族原子を内包するＳｉクラスター、またはホウ素、ガリウムなどの周期律表３族原子を内包するＳｉクラスターを利用できる。
【００１６】
このうち、例えばタンタル原子１個を含むＳｉ原子１２個からなるシリコンクラスターＴａＳｉ12は、電子受容性に富み、負に帯電する能力が大きく、アクセプターとして作用する。逆に、レニウム原子を含むシリコンクラスターＲｅＳｉ16は、電子供給能力が大きく、ドナーとして作用する。同様に、砒素、アンチモンなどの周期律表５族原子を含むシリコンクラスターはドナーとして、ホウ素、ガリウムなどの周期律表３族原子を含むシリコンクラスターはアクセプターとして機能する。
【００１７】
このキャリア供給源（半導体表面に付着させた分子またはクラスター）の厚さは、分子またはクラスターの大きさと同レベルであるから、サブナノメートルで、このｐ−ｎ接合は、反転層の厚さと同じく、ナノメートルという極限的な浅さである。
【００１８】
また、本発明では、半導体表面に分子またはクラスターを付着させるのみでドーピングが実現でき、高温での活性化処理を必要としないので、高誘電率ゲート絶縁膜材料や金属ゲート材料など、耐熱性に制約のある新材料を、問題なく用いることができる。また、素子製造に必要な電力消費を低減させられる。
【００１９】
従来の通常のドーピング方法で形成される接合においては、キャリア供給源がキャリア伝導層内部に存在するため、ドーピングの際の欠陥やドーパント原子による散乱のため、移動度が低下し、高抵抗化する。これに対して、本発明では、キャリア供給源とキャリア伝導層が分離しているため、本質的にドーパント原子による散乱が小さい。また、欠陥のない理想的な半導体表面に分子またはクラスターを堆積する際の運動エネルギーを低くして、ソフトランディングさせれば、半導体表面は物理的ダメージを受けず、欠陥のない半導体表面を保つことができる。従って、移動度の低減はなく、層抵抗は、理想的な半導体表面に期待される値となる。すなわち、本発明によれば、層抵抗が極限的に低い接合を形成できる。
【００２０】
また、従来方法では、半導体の内部にランダムに不純物原子を導入していたのに対し、本発明の方法では、キャリア供給源となる分子やクラスターを半導体表面に高密度に付着させるので、分子やクラスターが表面上に稠密に並ぶことになり、結果として統計的揺らぎの極めて小さなドーピングを達成できる。
【００２１】
このとき、キャリア供給源となる分子やクラスターは、半導体表面に直接付着させる必要はなく、適当な絶縁物薄膜を介して付着させても、上記の原理はそのまま成立し、同様な効果が得られる。むしろ、絶縁膜を介在させることにより、半導体表面の表面準位を消滅させ、電荷移動の効率を上昇させることができる。半導体がＳｉの場合には、絶縁膜として、例えば熱酸化膜を用いることができる。
【００２２】
次に、本発明で示される電荷移動によるキャリア発生の原理を証明する実験として、微細加工技術により４つ電極が形成されたシリコン基板に、キャリア発生のためのクラスターを堆積した後、４端子電気測定を行った。キャリア発生のためのクラスターとしては、この第１実施例では、金属内包シリコンクラスターの１つであるＴａＳｉ12を用いた（特開２０００−３２７３１９公報参照）。このシリコンクラスターＴａＳｉ12は、イオントラップ装置（特許第２８６９５１７号公報参照）を用いて合成し、合成したシリコンクラスターＴａＳｉ12は、イオントラップ装置から４端子電気測定のためのシリコン基板が格納される真空装置まで、イオンガイドなどで輸送し、抵抗率が１０Ω・ｃｍであるｎ型シリコン基板上に、２ｅＶの低エネルギーで２．５×１０14ｃｍ-2のドーズ量で堆積した。シリコンクラスターＴａＳｉ12を堆積したシリコン表面はＳＴＭ（走査トンネル顕微鏡）で観察した。また、移動度測定のためにホール測定も行った。なお、すべての測定は、室温、超高真空中（１×１０-7Ｐａ）で行った。
【００２３】
ＳＴＭによる観察の結果、サンプルのシリコン基板表面をシリコンクラスターＴａＳｉ12がほぼ一層堆積し、被覆率は約９０％であった。４端子測定の結果、層抵抗は約３００Ω／□であった。また、ホール係数は正であることから、電流の担い手は正孔で、正孔の移動度は１００ｃｍ2／Ｖ・ｓであった。従って、シリコンクラスターＴａＳｉ12からシリコン基板への電荷移動は、ほぼ１００％の効率で起こることが分かった。以上より、本発明の原理が証明された。
【００２４】
次に、第２実施例では、上記の微細加工技術により４つ電極が形成されたｐ型シリコン基板（抵抗率：１０Ω・ｃｍ）表面上に、砒素原子を含む水素化シリコンクラスターイオンＡｓＳｉ5Ｈx +を２．５×１０14ｃｍ-2のドーズ量で堆積した。水素原子数ｘは２〜６で、被覆率は約６０％であった。このとき、４端子測定によれば、試料表面に誘起された伝導層の層抵抗は、約２００Ω／□で、電子移動度は２００ｃｍ2／Ｖ・ｓであった。
【００２５】
次に、本発明の第３実施例を図２〜図４を用いて説明する。この第３実施例では、図２に概略的に示すようなＭＯＳトランジスタ１１を図３の工程で作製した。先ずＳｉ基板３の表面上に乾燥酸素中での熱酸化により厚さ５ｎｍの酸化膜を形成し、ゲート絶縁膜４とした。この上に、多結晶Ｓｉを堆積して、光リソグラフィーにより長さ１ミクロンのゲート電極１に加工した。通常のイオン注入の方法で、Ｓｉ基板３に、エネルギー５０ｋｅＶのボロンイオンを１×１０15／ｃｍ2注入し、通常の熱処理炉中で９００℃での活性化処理を経て、ソース２ａとドレイン２ｂを形成した。ゲート電極１とソース２ａ、ドレイン２ｂの距離は、それぞれ１ミクロンである。この構造の表面（ゲート電極１とゲート絶縁膜４）全面に、シリコンクラスターＴａＳｉ12を１×１０14／ｃｍ2堆積し、ソース・ドレインのエクステンション領域を形成した。その後、安定化のために保護膜として、窒化シリコン膜９を堆積し、シリコンクラスターＴａＳｉ12を埋め込んだ。その後、再び光リソクグラフィーにより窒化シリコン膜９に窓を開けて、アルミ電極１０を堆積し、ＭＯＳトランジスタ１１を完成した。
【００２６】
図４は図２のＭＯＳトランジスタ１１のソース、ドレイン近傍の拡大図で、シリコンクラスターＴａＳｉ12（キャリア発生に利用されるシリコンクラスター７）からシリコン基板３表面への電荷移動の様子を表している。この図４に示すＭＯＳトランジスタ１１において、シリコンクラスターＴａＳｉ12は、ソース２ａやドレイン２ｂと接触して電子を受け取り、容易に負の電荷６に帯電するとともに、ソース２ａやドレイン２ｂは正の電荷８に帯電する。すなわち、半導体表面に付着させたクラスターから半導体表面への電荷移動により、半導体表面付近にキャリアを発生させている。このように、キャリア供給源（半導体表面に付着させたシリコンクラスター７）の厚さは、クラスターの大きさと同レベルであるから、シリコンクラスター７の層抵抗が極限的に低い接合を形成でき、作製したＭＯＳトランジスタ１１は、良好な特性を示した。
【００２７】
なお、上記の例では、半導体表面に絶縁物薄膜を介して分子またはクラスターを体積させるようにしたが、半導体表面に直接分子またはクラスターを付着させた後に絶縁物膜を堆積するようにしてもよい。
【００２８】
【発明の効果】
本発明によれば、２０１０年に量産されると予想される、ゲート長１８ｎｍのＭＯＳＦＥＴのソース、ドレイン接合に要求される接合深さ１０ｎｍ、層抵抗８３０Ω／□を十分に達成することが可能であり、本発明は浅接合化と低抵抗化に著しい効果がある。
【図面の簡単な説明】
【図１】本発明の原理を説明するための図である。
【図２】本発明の第３実施例で製造されるＭＯＳＦＥＴの構造を概略的に示す図である。
【図３】本発明の第３実施例で製造されるＭＯＳＦＥＴの製造工程を示す図である。
【図４】図２のＭＯＳトランジスタのソース、ドレイン近傍の拡大図である。
【符号の説明】
１ ゲート電極
２ａ ソース
２ｂ ドレイン
３ 半導体基板（シリコン基板）
４ ゲート絶縁膜
５ チャネル
６ 電荷移動でクラスターに誘起される負の電荷
７ キャリア発生に利用されるシリコンクラスター
８ 電荷移動で基板に誘起される正の電荷
【発明の属する技術分野】
本発明は、半導体素子の製造プロセスのうち、ｐ−ｎ接合形成のためのドーピング方法と、それを用いた半導体素子に関し、特に極浅い接合を有する高濃度ドーピング方法と、それを用いたＭＯＳ型電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴという）に関する。
【０００２】
【従来の技術】
これまで半導体ＬＳＩ（Large Scale Integration）デバイスは、加工寸法の微細化により、高集積化と高速化を同時に達成してきた。ＭＯＳＦＥＴの場合においても、素子の大きさを縮小する技術改善が行われてきたが、チャネル長が短くなるにつれ、短チャンネル効果やホットキャリア現象と呼ばれる素子の性能上好ましくない現象が顕著となる。
【０００３】
これら素子の性能に悪影響を及ぼす現象を抑制するためには、ソース、ドレイン接合の深さを浅くする必要がある。また、トランジスタの電流駆動能力を上げるために、ソース、ドレインのドーピング層の抵抗値（層抵抗）はできるだけ低くする必要がある。そこで、微細なＭＯＳＦＥＴでは、ドーピング層のキャリア濃度を高くして、この要求を満たすことになる。すなわち、微細なＭＯＳＦＥＴでは、ソース、ドレインの浅接合化と低抵抗化が同時に達成されなければならない。
【０００４】
従来、浅いソース、ドレイン接合を形成する技術として、低エネルギーのイオン注入と短時間急峻熱処理（Rapid Thermal Annealing Process）との組み合わせ（A. Ono et al.: 2000 Symposium on VLSI Technology Digest of Technical Papers, p.14）の他、プラズマドーピング（水野文三：応用物理、第７０巻、第１２号、ｐ１４５８−１４６２、２００１年）、選択エピタキシャル成長によるエレベイテッドソース／ドレイン（武藤勝彦：電子材料１１月号別冊／２００２年版超ＬＳＩ製造・試験装置ガイドブック、ｐ．９５−１０４、２００１年）、固層拡散（村上英一等：特開平８−１６７６５８号公報）、レーザードーピング（K. Shibahara et al.: 2001 Solid State Devices and Materials, p.236）などが試みられている。
【０００５】
【発明が解決しようとする課題】
しかし、上記従来の技術で得られる接合深さは高々２０ｎｍ、層抵抗は４００Ω／□程度である。今後、トランジスタの微細化を計るために、これら従来技術の限界を超えて極浅で高濃度なドーピング層を形成する技術が必要とされている。
【０００６】
また、これらのプロセス、特に短時間急峻熱処理は、実行するのに多大な電力を要し、エネルギー効率の点からも問題となっていただけでなく、高誘電率ゲート絶縁膜材料や金属ゲート材料など、耐熱性に制約のある新材料を用いることができない原因ともなっていた。
【０００７】
さらに、上記従来の技術はいずれも、イオン注入や熱拡散などの確率過程を経て不純物原子を半導体内に導入するため、不純物原子の位置や濃度に、必然的に統計的なばらつきが避けがたい。これに起因して、作製した素子の特性がばらつくことが、素子の微細化と共に重大な問題として浮上している。しかし、これを解決しうるドーピング方法はまったく知られておらず、新規な方法が必要とされている。
【０００８】
この発明は上記に鑑み提案されたもので、ソース、ドレインの浅接合化と低抵抗化を実現することができ、また製造する際のエネルギー効率を改善でき、耐熱性に制約のある材料にも適用することができ、さらに素子の特性をばらつかせることのないドーピング方法およびそれを用いた半導体素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、シリコン表面に付着させたクラスターからシリコン表面への電荷移動により、シリコン表面付近にキャリアを発生させ、上記クラスターは、ＴａＳｉ 12 、ＲｅＳｉ 16 、周期律表５族原子を含むシリコンクラスター、および周期律表３族原子を含むシリコンクラスターの何れかである、ことを特徴とするドーピング方法である。
【００１０】
また、請求項５に記載の発明は、シリコン表面に付着させたクラスターからシリコン表面への電荷移動により、シリコン表面付近にキャリアを発生させて製造し、上記クラスターは、ＴａＳｉ 12 、ＲｅＳｉ 16 、周期律表５族原子を含むシリコンクラスター、および周期律表３族原子を含むシリコンクラスターの何れかである、ことを特徴とする半導体素子である。
【００１１】
【発明の実施の形態】
以下にこの発明の実施の形態を図面に基づいて詳細に説明する。
【００１２】
図１は本発明の原理を説明するための図である。本発明は、キャリア供給源として働く分子またはクラスターを半導体表面に付着させ、これらキャリア供給源である分子またはクラスターから半導体表面への電荷移動により、半導体表面内部近傍に極薄い高濃度キャリア伝導層を形成する。
【００１３】
上記高濃度キャリア伝導層形成において、キャリア供給源である分子またはクラスターと半導体表面との化学ポテンシャルの差により、キャリアの種類が決定される。図１（ａ）に示すように、キャリア供給源である、半導体表面に付着させた分子またはクラスターの最高占有軌道（highest occupied molecular orbital，ＨＯＭＯ）のエネルギー準位が半導体表面の伝導帯下端より高ければ、分子またはクラスターから半導体表面に負の電荷が誘起される電荷移動が起こり、分子またはクラスターには正の電荷が生じ、半導体の表面付近には電子が引き寄せられて、キャリア伝導層を形成する。この場合、キャリア伝導層の電流の担い手は伝導電子である。
【００１４】
逆の場合、つまり図１（ｂ）に示すように、半導体表面に付着させた分子またはクラスターの最低非占有軌道（lowest unoccupied molecular orbital，ＬＵＭＯ）のエネルギー準位が半導体表面の価電子帯上端より低ければ、半導体表面から分子またはクラスターに負の電荷が誘起される電荷移動が起こり、分子またはクラスターには負の電荷が生じ、半導体の表面付近には正孔が引き寄せられて、キャリア伝導層を形成する。この場合、キャリア伝導層の電流の担い手は正孔となる。前者の場合、基板をｐ型半導体とすれば分子またはクラスターとの間にｐ−ｎ接合が形成され、後者の場合、基板をｎ型半導体とすれば分子またはクラスターとの間にｐ−ｎ接合が形成されることになる。
【００１５】
このとき、キャリア供給源となる分子またはクラスターとしては、半導体の価電子帯あるいは伝導帯に対して、分子またはクラスターの分子軌道が上記のエネルギー条件を満たすものを用いることができる。特に、半導体がシリコン（Ｓｉ）である場合には、遷移金属原子を内包するＳｉクラスター、または、砒素、アンチモンなどの周期律表５族原子を内包するＳｉクラスター、またはホウ素、ガリウムなどの周期律表３族原子を内包するＳｉクラスターを利用できる。
【００１６】
このうち、例えばタンタル原子１個を含むＳｉ原子１２個からなるシリコンクラスターＴａＳｉ12は、電子受容性に富み、負に帯電する能力が大きく、アクセプターとして作用する。逆に、レニウム原子を含むシリコンクラスターＲｅＳｉ16は、電子供給能力が大きく、ドナーとして作用する。同様に、砒素、アンチモンなどの周期律表５族原子を含むシリコンクラスターはドナーとして、ホウ素、ガリウムなどの周期律表３族原子を含むシリコンクラスターはアクセプターとして機能する。
【００１７】
このキャリア供給源（半導体表面に付着させた分子またはクラスター）の厚さは、分子またはクラスターの大きさと同レベルであるから、サブナノメートルで、このｐ−ｎ接合は、反転層の厚さと同じく、ナノメートルという極限的な浅さである。
【００１８】
また、本発明では、半導体表面に分子またはクラスターを付着させるのみでドーピングが実現でき、高温での活性化処理を必要としないので、高誘電率ゲート絶縁膜材料や金属ゲート材料など、耐熱性に制約のある新材料を、問題なく用いることができる。また、素子製造に必要な電力消費を低減させられる。
【００１９】
従来の通常のドーピング方法で形成される接合においては、キャリア供給源がキャリア伝導層内部に存在するため、ドーピングの際の欠陥やドーパント原子による散乱のため、移動度が低下し、高抵抗化する。これに対して、本発明では、キャリア供給源とキャリア伝導層が分離しているため、本質的にドーパント原子による散乱が小さい。また、欠陥のない理想的な半導体表面に分子またはクラスターを堆積する際の運動エネルギーを低くして、ソフトランディングさせれば、半導体表面は物理的ダメージを受けず、欠陥のない半導体表面を保つことができる。従って、移動度の低減はなく、層抵抗は、理想的な半導体表面に期待される値となる。すなわち、本発明によれば、層抵抗が極限的に低い接合を形成できる。
【００２０】
また、従来方法では、半導体の内部にランダムに不純物原子を導入していたのに対し、本発明の方法では、キャリア供給源となる分子やクラスターを半導体表面に高密度に付着させるので、分子やクラスターが表面上に稠密に並ぶことになり、結果として統計的揺らぎの極めて小さなドーピングを達成できる。
【００２１】
このとき、キャリア供給源となる分子やクラスターは、半導体表面に直接付着させる必要はなく、適当な絶縁物薄膜を介して付着させても、上記の原理はそのまま成立し、同様な効果が得られる。むしろ、絶縁膜を介在させることにより、半導体表面の表面準位を消滅させ、電荷移動の効率を上昇させることができる。半導体がＳｉの場合には、絶縁膜として、例えば熱酸化膜を用いることができる。
【００２２】
次に、本発明で示される電荷移動によるキャリア発生の原理を証明する実験として、微細加工技術により４つ電極が形成されたシリコン基板に、キャリア発生のためのクラスターを堆積した後、４端子電気測定を行った。キャリア発生のためのクラスターとしては、この第１実施例では、金属内包シリコンクラスターの１つであるＴａＳｉ12を用いた（特開２０００−３２７３１９公報参照）。このシリコンクラスターＴａＳｉ12は、イオントラップ装置（特許第２８６９５１７号公報参照）を用いて合成し、合成したシリコンクラスターＴａＳｉ12は、イオントラップ装置から４端子電気測定のためのシリコン基板が格納される真空装置まで、イオンガイドなどで輸送し、抵抗率が１０Ω・ｃｍであるｎ型シリコン基板上に、２ｅＶの低エネルギーで２．５×１０14ｃｍ-2のドーズ量で堆積した。シリコンクラスターＴａＳｉ12を堆積したシリコン表面はＳＴＭ（走査トンネル顕微鏡）で観察した。また、移動度測定のためにホール測定も行った。なお、すべての測定は、室温、超高真空中（１×１０-7Ｐａ）で行った。
【００２３】
ＳＴＭによる観察の結果、サンプルのシリコン基板表面をシリコンクラスターＴａＳｉ12がほぼ一層堆積し、被覆率は約９０％であった。４端子測定の結果、層抵抗は約３００Ω／□であった。また、ホール係数は正であることから、電流の担い手は正孔で、正孔の移動度は１００ｃｍ2／Ｖ・ｓであった。従って、シリコンクラスターＴａＳｉ12からシリコン基板への電荷移動は、ほぼ１００％の効率で起こることが分かった。以上より、本発明の原理が証明された。
【００２４】
次に、第２実施例では、上記の微細加工技術により４つ電極が形成されたｐ型シリコン基板（抵抗率：１０Ω・ｃｍ）表面上に、砒素原子を含む水素化シリコンクラスターイオンＡｓＳｉ5Ｈx +を２．５×１０14ｃｍ-2のドーズ量で堆積した。水素原子数ｘは２〜６で、被覆率は約６０％であった。このとき、４端子測定によれば、試料表面に誘起された伝導層の層抵抗は、約２００Ω／□で、電子移動度は２００ｃｍ2／Ｖ・ｓであった。
【００２５】
次に、本発明の第３実施例を図２〜図４を用いて説明する。この第３実施例では、図２に概略的に示すようなＭＯＳトランジスタ１１を図３の工程で作製した。先ずＳｉ基板３の表面上に乾燥酸素中での熱酸化により厚さ５ｎｍの酸化膜を形成し、ゲート絶縁膜４とした。この上に、多結晶Ｓｉを堆積して、光リソグラフィーにより長さ１ミクロンのゲート電極１に加工した。通常のイオン注入の方法で、Ｓｉ基板３に、エネルギー５０ｋｅＶのボロンイオンを１×１０15／ｃｍ2注入し、通常の熱処理炉中で９００℃での活性化処理を経て、ソース２ａとドレイン２ｂを形成した。ゲート電極１とソース２ａ、ドレイン２ｂの距離は、それぞれ１ミクロンである。この構造の表面（ゲート電極１とゲート絶縁膜４）全面に、シリコンクラスターＴａＳｉ12を１×１０14／ｃｍ2堆積し、ソース・ドレインのエクステンション領域を形成した。その後、安定化のために保護膜として、窒化シリコン膜９を堆積し、シリコンクラスターＴａＳｉ12を埋め込んだ。その後、再び光リソクグラフィーにより窒化シリコン膜９に窓を開けて、アルミ電極１０を堆積し、ＭＯＳトランジスタ１１を完成した。
【００２６】
図４は図２のＭＯＳトランジスタ１１のソース、ドレイン近傍の拡大図で、シリコンクラスターＴａＳｉ12（キャリア発生に利用されるシリコンクラスター７）からシリコン基板３表面への電荷移動の様子を表している。この図４に示すＭＯＳトランジスタ１１において、シリコンクラスターＴａＳｉ12は、ソース２ａやドレイン２ｂと接触して電子を受け取り、容易に負の電荷６に帯電するとともに、ソース２ａやドレイン２ｂは正の電荷８に帯電する。すなわち、半導体表面に付着させたクラスターから半導体表面への電荷移動により、半導体表面付近にキャリアを発生させている。このように、キャリア供給源（半導体表面に付着させたシリコンクラスター７）の厚さは、クラスターの大きさと同レベルであるから、シリコンクラスター７の層抵抗が極限的に低い接合を形成でき、作製したＭＯＳトランジスタ１１は、良好な特性を示した。
【００２７】
なお、上記の例では、半導体表面に絶縁物薄膜を介して分子またはクラスターを体積させるようにしたが、半導体表面に直接分子またはクラスターを付着させた後に絶縁物膜を堆積するようにしてもよい。
【００２８】
【発明の効果】
本発明によれば、２０１０年に量産されると予想される、ゲート長１８ｎｍのＭＯＳＦＥＴのソース、ドレイン接合に要求される接合深さ１０ｎｍ、層抵抗８３０Ω／□を十分に達成することが可能であり、本発明は浅接合化と低抵抗化に著しい効果がある。
【図面の簡単な説明】
【図１】本発明の原理を説明するための図である。
【図２】本発明の第３実施例で製造されるＭＯＳＦＥＴの構造を概略的に示す図である。
【図３】本発明の第３実施例で製造されるＭＯＳＦＥＴの製造工程を示す図である。
【図４】図２のＭＯＳトランジスタのソース、ドレイン近傍の拡大図である。
【符号の説明】
１ ゲート電極
２ａ ソース
２ｂ ドレイン
３ 半導体基板（シリコン基板）
４ ゲート絶縁膜
５ チャネル
６ 電荷移動でクラスターに誘起される負の電荷
７ キャリア発生に利用されるシリコンクラスター
８ 電荷移動で基板に誘起される正の電荷
Claims (6)
- シリコン表面に付着させたクラスターからシリコン表面への電荷移動により、シリコン表面付近にキャリアを発生させ、
上記クラスターは、ＴａＳｉ 12 、ＲｅＳｉ 16 、周期律表５族原子を含むシリコンクラスター、および周期律表３族原子を含むシリコンクラスターの何れかである、
ことを特徴とするドーピング方法。 - 上記シリコン表面に絶縁薄膜を設け、その絶縁物薄膜を介してクラスターを付着させる、請求項１に記載のドーピング方法。
- 上記シリコン表面にクラスターを付着させた後に絶縁物膜を堆積する、請求項１に記載のドーピング方法。
- 上記の周期律表５族原子は、砒素またはアンチモンであり、上記の周期律表３族原子は、ホウ素またはガリウムである、請求項１に記載のドーピング方法。
- シリコン表面に付着させたクラスターからシリコン表面への電荷移動により、シリコン表面付近にキャリアを発生させて製造し、
上記クラスターは、ＴａＳｉ 12 、ＲｅＳｉ 16 、周期律表５族原子を含むシリコンクラスター、および周期律表３族原子を含むシリコンクラスターの何れかである、
ことを特徴とする半導体素子。 - 上記の周期律表５族原子は、砒素またはアンチモンであり、上記の周期律表３族原子は、ホウ素またはガリウムである、請求項５に記載の半導体素子。
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